KR100856988B1 - 매립된 다공성 실리콘층의 산화에 의한 절연체상 실리콘 게르마늄 구조의 형성 - Google Patents

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Abstract

Ge-함유층 아래에 생성되는 다공성 실리콘층(또는 영역)의 산화에 의존하는 절연체상 SiGe를 형성하는 간단하고 직접적인 방법이 제공된다. 본 방법은 정공-고농도(hole-rich) 영역이 내부에 형성되어 있는 Si-함유 기판 및 Si-함유 기판 상부의 Ge-함유층을 포함하는 구조체를 제공하는 단계, 정공-고농도 영역을 다공성 영역으로 변환하는 단계, 및 실질적으로 완화된 절연체상 SiGe 재료를 제공하기 위해 다공성 영역을 포함하는 구조체를 어닐링하는 단계를 포함한다.

Description

매립된 다공성 실리콘층의 산화에 의한 절연체상 실리콘 게르마늄 구조의 형성{FORMULATION OF A SILICON GERMANIUM-ON-INSULATOR STRUCTURE BY OXIDATION OF A BURIED POROUS SILICON LAYER}
본 발명은 반도체 구조체를 제조하는 방법에 관한 것으로서, 보다 상세하게는 제조 공정에서 웨이퍼 본딩 및/또는 산소 주입이 이용되지 않는 SGOI(SiGe-on-insulator, 절연체상 SiGe) 구조체를 제조하는 방법에 관한 것이다.
반도체 산업에서, 최근에 CMOS 응용에 대한 높은 캐리어 이동도 구조를 구현하기 위해 변형된 Si계 헤테로구조(strained Si-based heterostructure)를 사용하는 많은 활동이 있었다. 전통적으로, NFET 및 PFET 장치의 성능을 높이기 위해, 이것을 구현하는 종래 기술의 방법은 두꺼운(약 1 내지 약 5 마이크로미터 정도) 완화된 SiGe 버퍼층(relaxed SiGe buffer layer) 상에 변형된 Si층(strained Si layer)을 성장시켰다.
종래 기술의 헤테로구조에 대해 보고된 높은 채널 전자 이동도에도 불구하고, 두꺼운 SiGe 버퍼층의 사용은 그와 연관된 몇가지 두드러진 단점을 갖는다. 첫째, 두꺼운 SiGe 버퍼층은 일반적으로 기존의 Si계 CMOS 기술로 집적하기가 쉽지 않다. 둘째, 쓰레딩 변위(threading dislocation, TD) 및 부정합 변위(misfit dislocation)를 비롯한 결함 밀도는 약 106 내지 약 108 결함/cm2이며, 이는 실제 VLSI(very large scale integration)에 대해 여전히 너무 높다. 셋째, 종래 기술 구조의 특성은 SiGe 버퍼층의 선택적인 성장을 배제하고 있으며, 따라서 변형된 Si, 비변형된 Si 및 SiGe 재료를 갖는 장치를 사용하는 장치는 집적하기가 어려우며, 어떤 경우에는 거의 불가능하다.
Si 기판 상에 완화된 SiGe 재료를 생성하기 위해, 종래 기술의 방법은 일반적으로 준안정 임계 두께(metastable critical thickness)(이 두께를 넘으면 응력을 완화시키기 위해 변위가 형성됨)를 넘어서까지 균일한 경사형(graded) 또는 계단형(stepped) SiGe 층을 성장시키고 또 부정합 변위가 연관된 쓰레딩 변위와 함께 SiGe 버퍼층을 통해 형성될 수 있게 해준다. 구조에서의 부정합 변위 섹션의 길이를 증가시키고 그에 따라 TD 밀도를 감소시키기 위해 여러가지 버퍼 구조가 사용되어 왔다.
일반적인 종래 기술의 준안정 변형된 SiGe 층이 충분히 높은 온도에서 어닐링될 때, 부정합 변위가 형성되어 성장하며 그에 따라 막에 대한 총 변형을 완화시킨다. 환언하면, 막의 초기 탄성 변형(elastic strain)이 결정 격자의 소성 변형(plastic deformation)의 시작으로 완화된다. SOI(silicon-on-insulator, 절연체상 실리콘) 기판 상에 성장된 종래 기술의 준안정 변형된 SiGe의 경우에, 실험 결과 대부분의 어닐링/산화 조건 하에서 부정합 변위의 형성이 ~700℃ 이상의 온도에 대해 어닐링 과정 초기에 일어남을 보여주었다. 이들 결함의 다수는 이어서 구조 의 고온 어닐링 동안에 소모되거나 전멸되지만, 원래의 부정합 배열의 표면 형상(surface topography)이 산화 동안에 존속된다. 게다가, 열 확산에 의해 제조된 SGOI 기판 재료는 SiGe 합금층을 완전히 완화시키지 않는다. 그 대신에, 최종 SiGe 격자는 평형값의 수분의 1 정도까지만 확장된다.
SOI 기판 상부에 두꺼운 SiGe 버퍼층을 성장시키고 이어서 어닐링/산화에의해 SiGe 층을 완화시키는 것 이외에, 웨이퍼 본딩 및/또는 산소 주입에 의해 절연체상 SiGe(SiGe-on-insulator, SGOI) 기판을 형성하는 것도 공지되어 있다. 이들 종래 기술 공정이 완화된 SGOI 기판을 형성할 수 있지만, 이들 공정에서는 부가의 처리 단계를 필요로 하며(웨이퍼 본딩의 경우에 특히 그러함) 및/또는 SGOI 기판의 제조에 부가의 비용이 든다.
종래 기술에서의 상기 단점을 고려하여, 변형된 Si 층을 그 위에 형성하기 위한 격자 부정합된 템플릿(lattice mismatched template)으로서 사용될 수 있는 고품질의 실질적으로 완화된 SGOI 기판을 형성하는 간단하면서 저비용인 방법이 필요하다.
본 발명의 한 목적은 고품질의 실질적으로 완화된 절연체상 SiGe 기판 재료를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 실질적으로 완화된 SiGe층이 얇은(즉 약 2000Å 이하 정도의 두께를 갖는), 고품질의 실질적으로 완화된 절연체상 SiGe 기판 재료를 제조하는 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 부정합 변위 및 쓰레딩 변위 등의 결함 생성에 대해 열역학적으로 안정된, 얇고 고품질인 실질적으로 완화된 절연체상 SiGe 기판 재료를 제조하는 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 상보성 금속 산화물 반도체(CMOS) 처리 단계와 부합되는, 얇고 고품질인 실질적으로 완화된 절연체상 SiGe 기판 재료를 제조하는 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 변형된 Si층을 형성하기 위한 격자 부정합된 템플릿, 즉 기판으로서 사용될 수 있는, 얇고 고품질인 실질적으로 완화된 절연체상 SiGe 기판 재료를 제조하는 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 높은 캐리어 이동도를 가지며 또 고성능 CMOS 응용에 유용한 변형된 Si/실질적으로 완화된 절연체상 SiGe 구조체를 제공하는 데 있다.
이들 및 다른 목적 및 이점이 본 발명에서는 Ge-함유층 아래에 생성되는 다공성 실리콘층(또는 영역)의 산화에 의존하는 간단하고 직접적인 방법을 이용하여 달성된다. 본 발명의 방법은 절연체상 SiGe(SGOI) 기판 재료를 제조하기 위해 웨이퍼 본딩 및/또는 산소 주입이 사용되는 종래 기술의 공정에 대한 저비용의 대안을 제공한다. 게다가, 절연체상 SiGe 기판 재료를 형성하는 본 발명의 방법은 웨이퍼 본딩 및/또는 산소 이온 주입 기술에 의존하지 않고 SiGe 합금층 아래에 매립 산화물 영역을 동시에 형성할 수 있는 점에서 독보적이다.
구체적으로는, 광의적으로, 본 발명의 방법은,
정공-고농도(hole-rich) 영역이 내부에 형성되어 있는 Si-함유 기판 및 Si-함유 기판 상부의 Gi-함유층을 포함하는 구조체를 제공하는 단계,
정공-고농도 영역을 다공성 영역으로 변환하는 단계, 및
실질적으로 완화된 절연체상 SiGe 재료를 제공하기 위해 다공성 영역을 포함하는 구조체를 어닐링하는 단계를 포함한다.
본 발명에서 다공성 영역은 양극 산화 처리 단계를 이용하여 형성되며, 양극 산화조(anodization bath)는 HF-함유 용액을 포함한다. 양극 산화 공정은 정공 농도가 높은 영역에, 즉 높은 농도의 p-형 도펀트를 포함하는 영역에 구조의 다른 영역보다 빠르게 공극을 생성한다. 본 발명의 어닐링 단계는 다공성 Si 영역이 매립 산화물 영역으로 변환되면서 매립 산화물 상부에 실질적으로 완화된 SiGe 합금층을 동시에 형성하도록 하는 산화 조건 하에서 수행된다. 어닐링 단계 동안에 표면 산화물이 또한 형성되며, 이는 실질적으로 완화된 절연체상 SiGe 기판 재료의 효과적인 혼합(intermixing) 및 형성을 가능하게 해준다.
도 1a 내지 도 1f는 본 발명의 기본적인 처리 단계들을 (단면도를 통해) 나타낸 도면.
도 2a 내지 도 2c는 본 발명의 대체 실시예를 (단면도를 통해) 나타낸 도면.
도 3a 및 도 3b는 본 발명의 대체 실시예를 (단면도를 통해) 나타낸 도면.
도 4는 본 발명의 방법을 사용하여 형성된 절연체상 SiGe 재료의 단면 SEM 이미지를 나타낸 도면.
도 5는 본 발명의 방법에 의해 형성된 이중층의 절연체상 SiGe 재료의 단면 SEM 이미지를 나타낸 도면.
도 6은 본 발명의 SGOI 기판의 단면 SEM 이미지를 나타낸 도면.
웨이퍼 본딩 및/또는 산소 주입이 이용되지 않으면서 실질적으로 완화된 절연체상 SiGe(SiGe-on-insulator) 기판 재료를 형성하는 저비용 방법을 제공하는 본 발명에 대해 이제부터 본 명세서에 첨부된 도면을 참조하여 보다 상세히 설명한다. 첨부 도면에서, 유사한 및/또는 대응하는 구성요소에는 유사한 참조 번호가 부기되어 있다.
먼저, 실질적으로 완화된 SiGe 합금층이 웨이퍼의 표면에 걸쳐 전체적으로 뻗어 있는 연속적인 매립 산화물 상부에 형성되어 있는 것인 본 발명의 실시예를 나타낸 도 1a 내지 도 1f를 참조한다. 도 1a는 본 발명의 초기 단계 동안의 구조체를 나타낸 것이다. 상세하게는, 도 1에 도시된 구조는 Si-함유 기판(10)을 포함하며, 여기서 정공-고농도(hole-rich) 영역(12)이 Si-함유 기판(10)에 형성되어 있다.
용어 "Si-함유 기판"은 본 발명에서 적어도 실리콘을 포함하는 반도체 재료를 말하는 데 사용된다. 이러한 Si-함유 재료의 예시적인 예는 임의의 수의 매립 절연성(즉, 연속적, 비연속적 또는 연속적 및 비연속적의 조합) 영역을 내부에 포함할 수 있는 Si, SiGe, SiGeC, Si/Si, Si/SiC, Si/SiGeC, 및 사전 형성된 절연체상 실리콘(silicon-on-insulator, SOI) 또는 절연체상 SiGe(SiGe-on-insulator)를 포함하지만, 이에 한정되는 것은 아니다. 본 발명에서 사용되는 Si-함유 기판은 도핑되어 있지 않거나 전자-농도가 높거나(electron-rich) 정공-고농도(hole-rich) Si-함유 기판일 수 있다.
정공-고농도 영역(12)은 주변의 Si-함유 재료보다 진하게 도핑되어 있는 영역이다. 일반적으로, 정공-고농도 영역은 약 1E19 원자/cm3 이상의 p-형 도펀트 농도를 함유하며, 약 1E20 내지 약 5E20 원자/cm3의 p-형 도펀트 농도가 보다 양호하다.
본 발명의 일 실시예에서, 정공-고농도 영역(12)은 먼저 초기 Si-함유 기판의 표면 상에 p-고농도 에피택셜층을 성장시키고 이어서 이전에 성장된 층 상부에 p-고농도 에피택셜층보다 낮은 도핑을 갖는 단결정 Si-함유층을 성장시킴으로써 형성될 수 있다. p-고농도 에피택셜층은 공지의 에피택셜 성장법을 사용하여 성장되며, 여기서 도펀트는 Si 소스 가스 내에 포함되어 있다. 본 발명의 이 시점에서 사용될 수 있는 여러가지 에피택셜 성장법의 예로는 예를 들어 LPCVD(low-pressure chemical vapor deposition, 저압 화학 기상 증착), RTCVD(rapid thermal chemical vapor deposition, 고속 열 화학 기상 증착), LEPD(low-energy plasma deposition, 저 에너지 플라즈마 증착), UHVCVD(ultra-high vacuum chemical vapor deposition, 초고진공 화학 기상 증착), APCVD(atmospheric pressure chemical vapor deposition, 대기압 화학 기상 증착), MBE(molecular beam epitaxy, 분자 빔 에피택시) 및 PECVD(plasma-enhanced chemical vapor deposition, 플라즈마-여기 화학 기상 증착)가 있다.
p-고농도 에피택셜층 및 단결정 Si-함유층의 두께는 SGOI 또는 SOI 층에서의 최종 매립 산화물 두께 요건에 따라 변할 수 있다. 일반적으로, p-고농도 에피택셜층은 약 5 내지 약 500 nm의 두께를 가지며, 약 100 내지 약 200 nm의 두께가 보다 양호한 반면, 단결정 Si-함유층은 약 50 내지 약 1000 nm의 두께를 가지며, 약 100 내지 약 500 nm의 두께가 보다 양호하다.
p-고농도 에피택셜층 및 단결정 Si-함유층은 2개의 서로 다른 단계에서 성장될 수 있거나 또는 p-고농도 에피택셜층 및 단결정 Si-함유층을 형성하는 데 진공을 깨뜨리지 않고 단일의 단계가 사용될 수 있다. 도 1a에서, 단결정 Si-함유층은 정공-고농도 영역(12) 상부에 위치하고 있다. 단결정 Si-함유층은 기판(10)과 동일하거나 다른 Si 재료를 포함할 수 있다.
본 발명의 다른 실시예에서, 도 1a에 도시한 구조는 p-형 도펀트의 피크 농도가 기판의 상부 표면 아래에 있는 어떤 미리 정해진 깊이에 있도록 p-형 도펀트를 초기의 단결정 Si-함유 기판에 이온 주입함으로써 형성된다.
용어 "p-형 도핑"은 본 명세서에서 원소들의 주기율표의 III-A족 중의 원소를 말하는 데 사용된다. 정공-고농도 영역을 형성하는 데 이용될 수 있는 p-형 도핑의 예로는 Ga, Al, B 및 BF2가 있지만, 이에 한정되는 것은 아니다. p-형 주입의 경우에, 본 발명에서 B 또는 BF2가 특히 바람직하다. 양호한 실시예에서, 약 100 keV 내지 500 keV의 에너지를 갖는 붕소 또는 약 500 keV 내지 약 2500 keV의 에너 지를 갖는 BF2 및 약 5E15 원자/cm2 내지 약 5E16 원자/cm2의 주입량이 정공-고농도 영역(12)을 형성하는 데 사용될 수 있다.
Si-함유 기판(10)에 정공-고농도 영역(12)을 형성하는 데 이온 주입이 사용되는 실시예에서, 정공을 생성하기 위해 B를 전기적으로 활성화시키는 데 선택적인 어닐링 단계가 수행될 수 있다.
본 발명의 이 시점에서 사용되는 어닐링은 노 어닐링(furnace anneal), 고속 열 어닐링(rapid thermal anneal) 또는 스파이크 어닐링(spike anneal)을 포함할 수 있다. 노 어닐링이 사용되는 경우, 노 어닐링은 일반적으로 약 600℃ 이상의 온도에서 약 15분 이상의 기간 동안 수행된다. 양호하게는, 노 어닐링은 약 650℃ 내지 약 800℃의 온도에서 약 15 내지 약 250분의 기간 동안 수행된다. 노 어닐링은 일반적으로 예를 들어 He, Ar, O2, N2 및 이들의 혼합물을 비롯한 불활성 가스 분위기 및/또는 산화 분위기의 존재 상태에서 수행된다.
고속 열 어닐링(RTA)이 사용되는 경우, RTA는 일반적으로 약 800℃ 이상의 온도에서 약 5분 이하의 기간 동안 수행된다. 양호하게는, RTA는 약 900℃ 내지 약 1050℃의 온도에서 약 5 내지 약 30초의 기간 동안 수행된다. RTA는 일반적으로 예를 들어 He, Ar, O2, N2 및 이들의 혼합물을 비롯한 불활성 가스 분위기 및/또는 산화 분위기의 존재 상태에서 수행된다.
스파이크 어닐링이 사용되는 경우, 스파이크 어닐링은 일반적으로 약 900℃ 이상의 온도에서 약 1초 이하의 기간 동안 수행된다. 양호하게는, 스파이크 어닐 링은 약 900℃ 내지 약 1100℃의 온도에서 수행된다. 스파이크 어닐링은 일반적으로 예를 들어 He, Ar, O2, N2 및 이들의 혼합물을 비롯한 불활성 가스 분위기 및/또는 산화 분위기의 존재 상태에서 수행된다.
도 1a에 도시한 구조체를 제공한 후에, 이어서 Ge-함유층(14)이 정공-고농도 영역(12)를 포함하는 Si-함유층(10)의 상부 표면의 상부에 형성된다. Ge-함유층(14)을 포함하는 결과 구조가 예를 들어 도 1b에 도시되어 있다. 용어 "Ge-함유층"은 100 원자 퍼센트 Ge를 함유하는 순수 Ge 층 또는 최대 99.99 원자 퍼센트 Ge를 포함하는 SiGe 합금을 말한다. SiGe 합금이 사용되는 경우, SiGe 합금에서의 Ge 함유량은 약 0.1 내지 약 99.9 원자 퍼센트인 것이 바람직하며, 약 10 내지 약 35 원자 퍼센트의 Ge 원자 퍼센트가 보다 바람직하다.
본 발명에 따르면, Ge-함유층(14)은 (i) 열역학적으로 안정된(임계 두께 이하의) Ge-함유층을 성장시킬 수 있거나, (ii) 준안정적이고 결함, 즉 부정합(misfit) 및 TD 변위가 거의 없는 Ge-함유층을 성장시킬 수 있거나, 또는 (iii) 완화된 결합을 갖는 Ge-함유층을 성장시킬 수 있는, 당업자에게는 잘 알려져 있는 임의의 종래의 에피택셜 성장법을 사용하여 Si-함유층(10)의 상부 표면의 상부에 형성된다.
조건 (i), (ii) 또는 (iii)를 만족시킬 수 있는 이러한 에피택셜 성장 공정의 예시적인 예로는 LPCVD(low-pressure chemical vapor deposition, 저압 화학 기상 증착), RTCVD(rapid thermal chemical vapor deposition, 고속 열 화학 기상 증 착), LEPD(low-energy plasma deposition, 저 에너지 플라즈마 증착), UHVCVD(ultra-high vacuum chemical vapor deposition, 초고진공 화학 기상 증착), APCVD(atmospheric pressure chemical vapor deposition, 대기압 화학 기상 증착), MBE(molecular beam epitaxy, 분자 빔 에피택시) 및 PECVD(plasma-enhanced chemical vapor deposition, 플라즈마-여기 화학 기상 증착)가 있지만 이에 한정되는 것은 아니다.
본 발명의 이 시점에서 형성된 Ge-함유층(14)의 두께는 변할 수 있지만, 일반적으로 Ge-함유층(14)은 약 10 내지 약 500 nm의 두께를 가지며, 약 20 내지 약 200 nm의 두께가 보다 바람직하다.
본 발명의 선택적인 실시예에서, 도 1a 및 도 1b에 도시된 구조체를 형성하는 데 사용되는 단계들은 단일의 증착 단계에서 층들 모두를 에피택셜 성장시킴으로써 조합될 수 있다. 즉, 정공-고농도 영역의 에피택셜 성장에 뒤이어서 단결정 Si층의 성장이 오고, 이어서 Ge-함유층의 성장이 있게 된다.
본 발명의 또다른 대체 실시예에서, 정공-고농도 영역(12)은 Ge-함유층(14)이 Si-함유층(10) 상부에 형성된 후에 구조 내에 도입된다. 이러한 실시예에서, 정공-고농도 영역(12)은 Ge-함유층(14)의 형성 후에 이온 주입을 통해 형성되며, 따라서 2개의 개별적인 처리 단계를 필요로 하지 않게 된다. 이온 주입 단계 이후에, 상기한 어닐링 기술들 중 하나가 도펀트를 활성화시키기 위해 사용된다.
그 다음에, 도 1b에 도시된 구조는 정공-고농도 영역(12)을 다공성 영역(16)으로 변환시킬 수 있는 전해질 양극 산화 공정을 겪게 된다. 양극 산화 공정 후에 형성되는 다공성 영역(16)을 포함하는 결과 구조가 예를 들어 도 1c에 도시되어 있다.
양극 산화 공정은 HF-함유 용액에 역시 배치된 전극에 관해 그 구조에 전기적 바이어스가 인가되는 동안 도 1b에 도시한 구조체를 HF-함유 용액에 담금으로써 수행된다. 이러한 공정에서, 이 구조는 일반적으로 전기 화학 전지의 플러스 전극으로서 기능하고, Si 등의 또하나의 반도체 재료 또는 금속은 마이너스 전극으로서 사용된다.
일반적으로, HF 양극 산화는 p-도핑된 단결정 Si를 다공성 Si로 변환시킨다. 그와 같이 형성된 다공성 Si의 형성 속도 및 특성(공극률 및 미세 구조)은 재료 속성, 즉 도핑 유형 및 농도는 물론 양극 산화 공정 자체의 반응 조건(전류 밀도, 바이어스, 조명 및 HF-함유 용액 내의 첨가제) 둘다에 의해 결정된다. 구체적으로는, 다공성 Si는 더 진하게 도핑된 영역에서 더욱 향상된 효율성으로 형성되며, 따라서 매립된 정공-고농도 영역(12)은 효율적으로 다공성 Si로 변환된다.
일반적으로, 본 발명에서 형성된 다공성 Si 영역(16)은 약 0.1% 이상의 공극률을 갖는다. 다공성 Si 영역(16)의 깊이는 구조의 최상부 표면부터 다공성 Si의 최상부 표면까지 측정할 때 약 50 nm 이상이다.
용어 "HF-함유 용액"은 농축된 HF(49%), HF와 물의 혼합물, HF와 메탄올, 에탄올, 프로파놀(propanol), 기타 등등의 1가 알콜(monohydric alcohol)의 혼합물, 또는 적어도 하나의 계면 활성제(surfactant)와 혼합된 HF를 포함한다. HF 용액에 존재하는 계면 활성제의 양은 49% HF에 기초하여 일반적으로 약 1 내지 50%이다.
정공-고농도 영역(12)을 다공성 Si 영역(16)으로 변환시키는 양극 산화 공정은 약 0.05 내지 약 50 ㎃/cm2의 전류 밀도로 동작하는 정전류원을 사용하여 수행된다. 광원은 샘플을 조명하기 위해 선택적으로 사용될 수 있다. 보다 양호하게는, 본 발명의 양극 산화 공정은 약 0.1 내지 약 5 ㎃/cm2의 전류 밀도로 동작하는 정전류원을 사용하여 이용된다.
양극 산화 공정은 일반적으로 상온에서 수행되거나 또는 상온보다 높은 온도가 사용될 수 있다. 양극 산화 공정 이후에, 이 구조는 일반적으로 탈이온수(deionized water)로 세정되고 건조된다.
본 발명의 선택적인 실시예에서, 선택적인 캡층(cap layer)(18)이 본 발명의 이 시점에서 Ge-함유층(14) 상부에 형성된다. 선택적인 캡층(18)을 포함하는 구조가 예를 들어 도 1d에 도시되어 있다. 본 발명에서 사용되는 선택적인 캡층(18)은 예를 들어, 에피택셜 Si(epi-Si), 비정질 Si(a:Si), 또는 단결정 또는 다결정 Si 또는 이들의 임의의 조합을 포함하는 임의의 Si 재료를 포함한다. 상기 열거한 여러가지 Si 재료 중에서, 에피택셜-Si가 선택적인 캡층(18)으로서 사용되는 것이 바람직하다.
존재하는 경우, 선택적인 캡층(18)은 약 1 내지 약 100 nm의 두께를 가지며, 약 1 내지 약 30 nm의 두께가 보다 바람직하다. 선택적인 캡층(18)은 상기한 에피택셜 성장 공정 중 하나를 포함하는 공지의 증착 공정을 사용하여 형성된다.
선택적인 캡층(18)을 갖거나 갖지 않는 Ge-함유층(14) 및 이와 같이 형성된 다공정 Si 영역(16)을 포함하는 구조(도 1c 또는 도 1d 참조)는 이어서 대체로 다공성 Si 상부의 단결정 Si 층 내에서 Ge의 상호 확산(interdiffusion)을 가능하게 해주는 온도에서 가열되며, 즉 어닐링되며, 그에 따라 실질적으로 완화된 단결정 SiGe층(22)을 형성하면서 동시에 다공성 Si 영역(16)을 매립 산화물 영역(20)으로 변환시킨다. 결과 구조는 예를 들어 도 1e에 도시되어 있다. 즉, 가열 단계는 매립 산화물층(20) 상부에 완화된 단결정 SiGe층(22)을 형성한다. 유의할 점은 산화물층(24)이 가열 단계 동안에 층(22)의 상부에 형성된다는 것이다. 이 표면 산화물층, 즉 산화물층(24)은 일반적으로 종래의 습식 에칭 공정을 사용하여 가열 단계 후에 구조로부터 제거되지만 항상 그러한 것은 아니며, 여기서 SiGe와 비교하여 산화물을 제거하는 데 높은 선택성을 갖는 HF 등의 화학 에칭제가 사용된다.
유의할 점은 산화물층이 제거될 때 SiGe층의 완화에 따라 변형되거나 변형되지 않는 제2 단결정 Si층이 층(22) 상부에 형성될 수 있고 본 발명의 상기 처리 단계들이 다중층의 완화된 SiGe 기판 재료를 생성하기 위해 임의의 횟수 반복될 수 있다는 것이다. 제2 Si층의 측정된 변형은 일반적으로 0% 내지 약 1.5%이다.
본 발명의 가열 단계 후에 형성된 표면 산화물층(24)은 약 10 내지 약 1000 nm 범위에 있을 수 있는 가변 두께를 가지며, 약 20 내지 약 500 nm의 두께가 보다 바람직하다.
구체적으로는, 본 발명의 가열 단계는 약 650℃ 내지 약 1350℃의 온도에서 수행되는 어닐링 단계이며, 약 1200℃ 내지 약 1320℃의 온도가 보다 바람직하다. 게다가, 본 발명의 가열 단계는 O2, NO, N2O, 오존, 공기 및 다른 유사한 산소-함유 가스 등의 적어도 하나의 산소-함유 가스를 포함하는 산화 분위기에서 수행된다. 산소-함유 가스는 서로 혼합될 수 있거나(O2와 NO의 혼합물 등) 또는 이 가스는 He, Ar, N2, Xe, Kr 또는 Ne 등의 불활성 가스로 희석될 수 있다. 희석된 분위기가 사용되는 경우, 희석된 분위기는 약 0.5 내지 약 100%의 산소-함유 가스를 함유하며, 최대 100%인 나머지는 불활성 가스이다.
가열 단계는 일반적으로 약 10 내지 약 1800분의 범위에 이르는 가변 기간 동안 수행될 수 있으며, 약 60 내지 약 600분의 기간이 보다 양호하다. 가열 단계는 단일의 목표 온도에서 수행될 수 있거나 여러가지 램프율(ramp rate) 및 흡열 시간(soak time)을 사용하는 여러가지 램프 및 흡열 사이클이 이용될 수 있다.
가열 단계는 Ge 원자에 대한 확산 장벽으로서 기능하는 산화물층, 즉 층(20, 24)의 존재를 달성하기 위해 산화 분위기 하에서 수행된다. 유의할 점은 다공성 Si 영역이 향상된 속도로 확산된 산호와 반응한다는 것이다. 산화물층(표면 및 매립 산화물)이 형성되면, Ge는 산화물층 사이에 포획된다. 산화 공정이 계속되어 Ge-함유층 및 단결정의 소모가 일어남에 따라, 합금층에서의 Si에 대한 Ge의 비율이 증가하는 데 그 이유는 Ge는 산화물로부터 거부되고 Si는 성장하는 표면 산화물층 내에 혼입되기 때문이다.
본 발명에서는, 가열 단계가 희석된 산소-함유 가스 내에서 약 1200℃ 내지 약 1320℃의 온도에서 수행될 때, 효율적인 열 혼합이 달성된다.
또한, 본 명세서에서 SiGe층의 녹는점에 기초하는 조정된 가열 사이클을 사용하는 것도 생각된다. 이러한 예에서, 온도는 SiGe층의 녹는점 아래에 오도록 조정된다.
유의할 점은 산화가 너무 빨리 일어나는 경우, Ge는 충분히 빨리 표면 산화물/SiGe 계면으로부터 멀리 확산될 수 없어 산화물을 통해 전송(및 상실)되거나 Ge의 계면 농도가 합금 용융 온도에 도달될 정도로 높아지게 된다는 것이다.
본 발명의 가열 단계의 역할은 (1) Ge 원자가 보다 신속하게 확산될 수 있게 해주고 그에 따라 어닐링 동안에 균일한 분포를 유지하며, (2) (초기의) 변형된 층 구조체를, 평형 구성을 용이하게 해주는 열 수지(thermal budget)를 겪게 하며 (3) 다공성 Si 영역을 열적 매립 산화물 영역으로 변환시키는 것이다. 이 가열 단계가 수행된 후에, 이 구조는 매립 산화물층(20)과 표면 산화물층(24) 사이에 끼어 있는, 균일하고 실질적으로 완화된 SiGe 합금층, 즉 층(22)을 포함한다.
본 발명에 따르면, 실질적으로 완화된 SiGe 층(22)은 약 2000 nm 이하의 두께를 가지며, 약 10 내지 약 100 nm의 두께가 보다 바람직하다. 유의할 점은 본 발명에서 형성된 실질적으로 완화된 SiGe 층(22)이 종래 기술의 SiGe 버퍼층보다 더 얇고 약 108 결함/cm2 미만의 부정합 및 TD를 비롯한 결함 밀도를 갖는다는 것이다. 가열 단계 동안에 형성된 매립 산화물층(20)은 약 50 nm 내지 약 500 nm의 두께를 가지며, 약 100 내지 약 200 nm의 두께가 보다 바람직하다. 매립 산화물층(20)은 그 위에 있는 실질적으로 완화된 SiGe층(22)을 갖는 평탄하고 연속적인 계 면을 갖는다.
본 발명에서 형성된 실질적으로 완화된 SiGe층(22)은 약 0.1 내지 약 99.9 원자 퍼센트의 최종 Ge 함유량을 가지며, 약 10 내지 약 35의 Ge의 원자 퍼센트가 보다 바람직하다. 실질적으로 완화된 SiGe층(22)의 다른 특징적 속성은 약 1 내지 약 100%의 측정된 격자 완화(lattice relaxation)를 가지며, 약 50 내지 약 80%의 측정된 격자 완화가 보다 바람직하다는 것이다.
전술한 바와 같이, 본 발명의 이 시점에서 표면 산화물층(24)은 예를 들어 도 1f에 도시된 절연체상 SiGe 기판 재료를 제공하기 위해 박리될 수 있다.
상기 도 1a 내지 도 1f에 도시된 패터닝되지 않은 구조 이외에, 본 발명은 또한 패터닝된 구조의 형성도 생각하고 있다. 패터닝된 구조 및 이를 형성하는 데 사용되는 공정은 예를 들어 도 2a 내지 도 2c에 도시되어 있다. 구체적으로는, 도 2a는 Si-함유 기판(10)이 내부에 형성된 정공-고농도 영역(12)의 불연속적이고 고립된 아일랜드를 갖는 이 실시예의 초기 구조체를 나타낸 것이다. 불연속적인 정공-고농도 영역(12)은 마스킹된 이온 주입 공정을 사용함으로써 또는 연속적인 정공-고농도 층을 성장시키고 새로 성장된 층을 리쏘그라피 및 에칭을 겪게 함으로써 형성될 수 있다. 에칭 단계 후에, 단결정 Si층이 전체 구조 상부에 성장되어 도 2a에 도시된 구조체를 제공한다.
도 2b는 Ge-함유층(14)이 도 2a에 도시된 구조의 표면 상에 형성된 후에 형성되는 구조체를 나타낸 것이다. Ge-함유층(14)은 상기한 에피택셜 성장법 중 하나를 이용하여 형성된다. 도 1a 내지 도 1f에 기술된 실시예에서와 같이, Ge-함유 층(14)이 기판(10) 상에 형성된 후에, 정공-고농도 영역(12)이 기판(10) 내에 형성될 수 있다. 그 다음에, Ge-함유층(14) 및 정공-고농도 영역(12)을 포함하는 도 2b에 도시된 구조는 상기한 양극 산화 공정을 거친다. 전술한 바와 같이, 양극 산화 공정은 기판에서 정공-고농도 영역에 다공성 Si 영역(16)을 형성한다. 이어서, 도시되지 않은 선택적인 캡층이 이 구조의 상부에 형성될 수 있다.
선택적인 캡층을 갖거나 갖지 않는 이 구조는 이어서 상기한 어닐링 단계를 거치며, 예를 들어 도 2c에 도시한 구조체를 제공한다. 유의할 점은 참조 번호(10, 20, 22)가 상기한 바와 동일한 의미를 갖는다는 것이며, 표면 산화물층(24)은 이 구조로부터 제거된다.
도 3a 및 도 3b는 이중 SGOI층이 동일 구조에 형성되는 본 발명의 다른 대체 실시예를 나타낸 것이다. 이중 SGOI층은 먼저 도 1f에 도시한 구조체를 제공함에 있어서 상기한 단계들을 수행함으로써 형성된다. 이 구조체를 제공한 후에, 정공-고농도 영역(12')을 갖는 Si-함유층(10')이 이 구조의 상부에 형성되고 이어서 Ge-함유층(14')이 Si-함유층(10') 상부에 형성된다. 층(10', 14')을 먼저 형성하고 이어서 정공-고농도 영역(12')을 층(10') 내에 형성하는 것도 가능하다. 도 3a는 이 구조의 예시를 제공한다. 그 다음에, 양극 산화 및 어닐링 단계가 반복되어 예를 들어 도 3b에 도시된 구조체를 제공한다. 도 3b에서, 제2 매립 산화물층(20')은 물론 제2의 실질적으로 완화된 SiGe층(22')이 형성된다. 다중-SGOI층 구조체를 제공하기 위해 동일한 절차가 여러번 반복될 수 있다. 다중-SGOI층 모두는 연속적이거나 불연속적일 수 있거나 또는 이들은 연속적 및 불연속적의 조합으로서 존재 할 수 있다.
도 4 및 도 5는 본 발명의 방법을 사용하여 생성된 실질적으로 완화된 절연체상 SiGe 기판 재료의 실제 SEM 이미지를 나타낸 것이다. 도 4는 다공성 Si층의 산화에 의해 형성된 SGOI 기판 재료의 단면 SEM 이미지이다. H2(107 nm)로 표시된 얇은 어두운 띠가 매립 산화물층이다. 그 상부의 층, H3(406 nm)이 2 원자 퍼센트 Ge의 SiGe 층이다. 이 층 내의 작은 보이드는 제2의 매립 산화물층의 형성이 시도된 것이다. 최상부의 회색층은 표면 산화물이다. 도 5는 다공성 Si의 산화에 의해 형성된 이중층 SGOI 기판 재료의 단면 SEM 이미지이다. H1(75 nm)로 표시된 얇은 어두운 띠가 제1 매립 산화물층이다. 그 상부의 층, H2(144 nm)이 제1 SiGe 층(0.2 원자 퍼센트 Ge)이다. H3(131 nm)로 표시된 그 다음의 어두운 띠는 제2 매립 산화물층이며, 그 다음의 층, H4(140 nm)는 제2 SiGe층(4.5 원자 퍼센트 Ge)이다. 최상부의 어두운 회색층은 표면 산화물층이다.
도 6은 도 4 및 도 5의 상부 SGOI 및 BOX층이 향상된 산화에 의해 소모되도록 고온 어닐링 동안의 향상된 산화 후에 도 4 및 도 5에 도시한 것과 유사한 기판으로부터 획득된 SGOI 구조체를 나타낸 것이다. 향상된 산화는 도 4 및 도 5에 도시한 구조체를 어닐링하는 데 사용된 것과 비교하여 어닐링 분위기에서의 산소 농도를 증가시킴으로써 또는 도 4 및 도 5의 구조체를 생성하는 데 사용된 것과 동일한 산소 농도인 상태에서 어닐링 시간을 증가시킴으로써 달성될 수 있다. 도 6은 SGOI의 단면 SEM 이미지이다. H1(123 nm)로 표시된 얇은 어두운 띠가 대략 4.5% Ge를 갖는 SGOI층이다. H2(114 nm)로 표시된 얇은 어두운 띠는 BOX층이다. 최상부의 어두운 회색층은 표면 산화물층이다.
상기한 실시예들 중 임의의 것을 수행한 후에, 당업자에게는 잘 알려져 있는 종래의 에피택셜 증착 공정을 사용하여 Si 층이 SiGe층 상부에 형성될 수 있다. 에피택셜-Si층의 두께는 변할 수 있지만, 일반적으로 에피택셜-Si층은 약 1 내지 약 100 nm의 두께를 갖는다.
어떤 경우에, 상기한 처리 단계들을 이용하여 완화된 SiGe층 상부에 부가의 SiGe가 형성될 수 있고 그 후에 에피택셜-Si가 형성될 수 있다. 완화된 SiGe층이 에피택셜-Si층에 비해 큰 평면내 격자 파라미터(in-plane lattice parameter)를 가지기 때문에, 에피택셜-Si층은 인장 방식으로 변형된다.
본 발명은 또한 본 발명의 절연체상 SiGe 기판 재료를 적어도 포함하는 격자 부정합 구조(lattice mismatched structure) 뿐만 아니라 초격자 구조도 생각하고 있다. 초격자 구조의 경우, 이러한 구조는 적어도 본 발명의 실질적으로 완화된 절연체상 SiGe 기판 재료를 포함하게 되며, 교대하는 Si 및 SiGe층이 기판 재료 상부에 형성된다.
격자 부정합 구조의 경우, GaAs, GaP 또는 기타 유사한 화합물이 본 발명의 실질적으로 완화된 절연체상 SiGe 기판 재료 상부에 형성된다.
본 발명이 본 발명의 양호한 실시예와 관련하여 상세히 도시되고 설명되어 있지만, 당업자라면 본 발명의 범위 및 정신을 벗어나지 않고 형태 및 상세에 있어서의 상기 및 다른 변경이 행해질 수 있음을 잘 알 것이다. 따라서, 본 발명은 설 명되고 예시된 바로 그 형태 및 상세로 한정되는 것이 아니라 첨부된 청구항의 범위 내에 속하는 것으로 보아야 한다.

Claims (36)

  1. 절연체상 SiGe(SiGe-on-insulator) 기판 재료를 제조하는 방법으로서,
    정공-고농도(hole-rich) 영역이 내부에 형성되어 있는 Si-함유 기판 및 상기 Si-함유 기판 상부의 Ge-함유층을 포함하는 구조체를 제공하는 단계 - 상기 구조체를 제공하는 단계는 (i) 초기 Si-함유 기판 상에 p-고농도(p-rich) 에피택셜층을 성장시키고, 상기 p-고농도 에피택셜층 상부에 단결정 Si-함유층을 형성한 이후, 상기 단결정 Si-함유층 상에 상기 Ge-함유층을 형성하는 단계, (ii) 초기 Si-함유 기판에 p-형 도펀트를 이온 주입한 이후, 상기 Si-함유 기판 상에 Ge-함유층을 형성하는 단계, (iii) 초기 Si-함유 기판 상에 상기 Ge-함유층을 형성한 이후, 상기 정공-고농도 영역을 형성하기 위해 상기 Si-함유 기판에 p-형 도펀트를 주입하는 단계인, (i),(ii) 또는 (iii) 단계 중 어느 하나를 포함함,
    상기 정공-고농도 영역을 다공성 영역으로 변환하는 단계, 및
    실질적으로 완화된 절연체상 SiGe 재료를 제공하기 위해 상기 다공성 영역을 포함하는 상기 구조체를 어닐링하는 단계를 포함하는 절연체상 SiGe 기판 재료의 제조 방법.
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  8. 제1항에 있어서, 상기 정공-고농도 영역은 1E19 원자/cm3 이상의 p-형 도펀트 농도를 갖는 것인 절연체상 SiGe 기판 재료의 제조 방법.
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  10. 제1항에 있어서, 상기 변환하는 단계 이전에 수행되는 활성화 어닐링 단계를 더 포함하는 절연체상 SiGe 기판 재료의 제조 방법.
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  20. 제1항에 있어서, 상기 변환하는 단계는 전해질 양극 산화 공정(electrolytic anodization process)을 포함하는 것인 절연체상 SiGe 기판 재료의 제조 방법.
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  23. 제1항에 있어서, 상기 다공성 영역은 1% 이상의 공극률(porosity)을 갖는 것인 절연체상 SiGe 기판 재료의 제조 방법.
  24. 제1항에 있어서, 상기 변환하는 단계 이후 상기 어닐링 단계 이전에 상기 Ge-함유층 상부에 캡층(cap layer)을 형성하는 단계를 더 포함하는 절연체상 SiGe 기판 재료의 제조 방법.
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  26. 제1항에 있어서, 상기 어닐링하는 단계는 산소-함유 분위기에서 수행되는 것인 절연체상 SiGe 기판 재료의 제조 방법.
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  32. 제1항에 있어서, 상기 실질적으로 완화된 절연체상 SiGe 재료 상부에 Si층을 형성하는 단계를 더 포함하는 절연체상 SiGe 기판 재료의 제조 방법.
  33. 삭제
  34. 삭제
  35. 제1항에 있어서, 다중층의 절연체상 SiGe 재료를 제공하기 위해 상기 구조체 제공 단계, 상기 변환하는 단계, 및 상기 어닐링하는 단계를 임의의 횟수 반복하는 단계를 더 포함하는 절연체상 SiGe 기판 재료의 제조 방법.
  36. 절연체상 SiGe(SiGe-on-insulator) 기판 재료를 제조하는 방법으로서,
    p-형 도펀트의 농도가 높은 영역이 내부에 형성되어 있는 Si-함유 기판 및 상기 Si-함유 기판 상부의 Ge-함유층을 포함하는 구조체를 제공하는 단계 - 상기 구조체를 제공하는 단계는 (i) 초기 Si-함유 기판 상에 p-고농도(p-rich) 에피택셜층을 성장시키고, 상기 p-고농도 에피택셜층 상부에 단결정 Si-함유층을 형성한 이후, 상기 단결정 Si-함유층 상에 상기 Ge-함유층을 형성하는 단계와, (ii) 초기 Si-함유 기판에 p-형 도펀트를 이온 주입한 이후, 상기 Si-함유 기판 상에 Ge-함유층을 형성하는 단계, (iii) 초기 Si-함유 기판 상에 상기 Ge-함유층을 형성한 이후, 정공-고농도 영역을 형성하기 위해 상기 Si-함유 기판에 p-형 도펀트를 주입하는 단계인, (i),(ii) 또는 (iii)를 포함함,
    양극 산화 공정을 사용하여 상기 p-형 도펀트 영역을 다공성 영역으로 변환하는 단계로서 HF-함유 용액이 이용되는 것인 상기 변환 단계, 및
    실질적으로 완화된 절연체상 SiGe 재료를 제공하기 위해 상기 다공성 영역을 포함하는 상기 구조체를 산화하는 단계를 포함하는 절연체상 SiGe 기판 재료의 제조 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566482B2 (en) * 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
US7172930B2 (en) * 2004-07-02 2007-02-06 International Business Machines Corporation Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer
US7767541B2 (en) * 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
US7833884B2 (en) * 2007-11-02 2010-11-16 International Business Machines Corporation Strained semiconductor-on-insulator by Si:C combined with porous process
US7772096B2 (en) * 2008-07-10 2010-08-10 International Machines Corporation Formation of SOI by oxidation of silicon with engineered porosity gradient
FR2935194B1 (fr) * 2008-08-22 2010-10-08 Commissariat Energie Atomique Procede de realisation de structures geoi localisees, obtenues par enrichissement en germanium
US8618554B2 (en) * 2010-11-08 2013-12-31 International Business Machines Corporation Method to reduce ground-plane poisoning of extremely-thin SOI (ETSOI) layer with thin buried oxide
JP2014535124A (ja) 2011-09-30 2014-12-25 インテル コーポレイション エネルギー貯蔵デバイスのエネルギー密度及び達成可能な電力出力を増やす方法
US8518807B1 (en) * 2012-06-22 2013-08-27 International Business Machines Corporation Radiation hardened SOI structure and method of making same
US9087716B2 (en) * 2013-07-15 2015-07-21 Globalfoundries Inc. Channel semiconductor alloy layer growth adjusted by impurity ion implantation
US9343303B2 (en) 2014-03-20 2016-05-17 Samsung Electronics Co., Ltd. Methods of forming low-defect strain-relaxed layers on lattice-mismatched substrates and related semiconductor structures and devices
US10032870B2 (en) 2015-03-12 2018-07-24 Globalfoundries Inc. Low defect III-V semiconductor template on porous silicon
US9899274B2 (en) 2015-03-16 2018-02-20 International Business Machines Corporation Low-cost SOI FinFET technology
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US20190131454A1 (en) * 2017-11-01 2019-05-02 Qualcomm Incorporated Semiconductor device with strained silicon layers on porous silicon
CN112908849A (zh) * 2021-01-28 2021-06-04 上海华力集成电路制造有限公司 一种形成SiGe沟道的热处理方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104090A (en) 1977-02-24 1978-08-01 International Business Machines Corporation Total dielectric isolation utilizing a combination of reactive ion etching, anodic etching, and thermal oxidation
US5686343A (en) 1992-12-22 1997-11-11 Goldstar Electron Co. Ltd. Process for isolating a semiconductor layer on an insulator

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831730B2 (ja) * 1979-10-15 1983-07-08 松下電器産業株式会社 半導体装置の製造方法
JPS592185B2 (ja) * 1980-02-04 1984-01-17 日本電信電話株式会社 半導体基体内への絶縁領域の形成法
US6376859B1 (en) * 1998-07-29 2002-04-23 Texas Instruments Incorporated Variable porosity porous silicon isolation
US5950094A (en) * 1999-02-18 1999-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating fully dielectric isolated silicon (FDIS)
JP4212228B2 (ja) * 1999-09-09 2009-01-21 株式会社東芝 半導体装置の製造方法
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
US6812116B2 (en) * 2002-12-13 2004-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a wafer with strained channel layers for increased electron and hole mobility for improving device performance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104090A (en) 1977-02-24 1978-08-01 International Business Machines Corporation Total dielectric isolation utilizing a combination of reactive ion etching, anodic etching, and thermal oxidation
US5686343A (en) 1992-12-22 1997-11-11 Goldstar Electron Co. Ltd. Process for isolating a semiconductor layer on an insulator

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