KR100848018B1 - Semiconductor device, laminated semiconductor device, and wiring substrate - Google Patents

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Abstract

본 발명의 반도체 장치는, 반도체 칩과 배선 패턴이 형성된 배선 기판을 구비하고 있다. 배선 패턴은, 반도체 칩에 설치된 패드와 와이어에 의해 전기적으로 접속된 와이어 본드 단자를 갖는다. 그리고, 복수의 패드와 대향하도록, 와이어 본드 단자가 복수의 열을 이루어 배치되고 있고, 복수의 열을, 패드측으로부터 순서대로, 제 1 열 내지 제 3 열로 했을 때, 제 1 열, 제 2 열, 및 제 3 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 이다. 이것에 의해, 전해 도금선을 배선할 수 없는 경우에 효율적으로 와이어 본드 단자간을 배선함으로써, 저가이면서 안정적인 품질의 배선 기판을 제작하는 것이 가능해진다 The semiconductor device of this invention is equipped with the wiring board in which the semiconductor chip and the wiring pattern were formed. The wiring pattern has a wire bond terminal electrically connected by a pad and a wire provided on a semiconductor chip. The wire bond terminals are arranged in a plurality of rows so as to face the plurality of pads, and when the plurality of rows are the first to third rows in order from the pad side, the first row and the second row And pitch ratios of the wire bond terminals which belong to each column of the 3rd column are 1: 2: 2. This makes it possible to produce a wiring board with low cost and stable quality by efficiently wiring the wire bond terminals when the electroplated wire cannot be wired.

반도체, 와이어 본딩, 전해 도금선, 배선 기판 Semiconductor, wire bonding, electroplating wire, wiring board

Description

반도체 장치, 적층형 반도체 장치, 및 배선 기판{SEMICONDUCTOR DEVICE, LAMINATED SEMICONDUCTOR DEVICE, AND WIRING SUBSTRATE}Semiconductor devices, stacked semiconductor devices, and wiring boards {SEMICONDUCTOR DEVICE, LAMINATED SEMICONDUCTOR DEVICE, AND WIRING SUBSTRATE}

도 1(a) 는, 본 발명의 일 실시 형태의 반도체 장치에 있어서의 배선 기판의 와이어 본드 단자의 배치를 나타낸 것이며, 배선 기판의 배선 패턴을 나타낸다. 1 (a) shows the arrangement of the wire bond terminals of the wiring board in the semiconductor device of one embodiment of the present invention, and shows the wiring pattern of the wiring board.

도 1(b) 는, 도 1(a) 에 나타낸 배선 패턴과 반도체 칩이 와이어 본딩된 상태를 나타낸다. FIG. 1 (b) shows a state in which the wiring pattern and the semiconductor chip shown in FIG. 1 (a) are wire bonded.

도 2(a) 는, 와이어 본드 단자가 3 열로 지그재그 배치된 구성을 나타내는 평면도이고, 배선 기판의 배선 패턴을 나타낸다. FIG.2 (a) is a top view which shows the structure by which the wire bond terminal was zigzag arranged in 3 rows, and shows the wiring pattern of a wiring board.

도 2(b) 는, 도 2(a) 에 나타낸 배선 패턴과 반도체 칩이 와이어 본딩된 상태를 나타낸다. FIG. 2B shows a state in which the wiring pattern and the semiconductor chip shown in FIG. 2A are wire bonded.

도 3(a) 는, 와이어 본드 단자가 2 열로 지그재그 배치된 구성을 나타내는 평면도이고, 배선 기판의 배선 패턴을 나타낸다. FIG. 3A is a plan view showing a structure in which wire bond terminals are arranged in two rows in a zigzag manner, and illustrates a wiring pattern of a wiring board.

도 3(b) 는, 도 3(a) 에 나타낸 배선 패턴과 반도체 칩이 와이어 본딩된 상태를 나타낸다. FIG. 3 (b) shows a state in which the wiring pattern and the semiconductor chip shown in FIG. 3 (a) are wire bonded.

도 4 는, 복수의 패키지를 적층시킨 구조를 갖는 반도체 장치의 개략 구성을 나타내는 단면도이다. 4 is a cross-sectional view illustrating a schematic configuration of a semiconductor device having a structure in which a plurality of packages are stacked.

도 5 는, 본 발명의 실시의 다른 형태의 반도체 장치에 있어서의 배선 기판 의 와이어 본드 단자의 배치를 나타낸 평면도이고, 배선 기판의 배선 패턴을 나타낸다. 5 is a plan view showing the arrangement of the wire bond terminals of the wiring board in the semiconductor device of another embodiment of the present invention, and shows the wiring pattern of the wiring board.

도 6 은, 종래의 반도체 장치의 개략 구성을 나타내는 단면도이다. 6 is a cross-sectional view showing a schematic configuration of a conventional semiconductor device.

※도면의 주요 부호에 대한 설명※ Description of the major symbols in the drawings

112 배선 패턴112 wiring pattern

11 반도체 칩11 semiconductor chip

12 패드12 pads

13 제 1 와이어 본드 단자13 First Wire Bond Terminals

15 제 2 와이어 본드 단자15 Second Wire Bond Terminals

16, 16' 인출 배선16, 16 'lead wires

17 본딩 와이어17 bonding wire

[특허 문헌 1] 일본 공개특허공보 평11－204720호 (1999년 7월 30일 공개)[Patent Document 1] Japanese Patent Application Laid-Open No. 11-204720 (published July 30, 1999)

본 발명은, 반도체 장치, 적층형 반도체 장치, 및 배선 기판에 관한 것이며, 보다 자세하게는 고밀도 실장에 적합한 반도체 장치, 적층형 반도체 장치, 및 배선 기판에 관한 것이다. TECHNICAL FIELD This invention relates to a semiconductor device, a laminated semiconductor device, and a wiring board. Specifically, It is related with the semiconductor device suitable for high density mounting, a laminated semiconductor device, and a wiring board.

최근 전자 기기의 소형화의 경향에 따르는 것으로서, 또한 조립 공정의 자동 화에 적합한 것으로서 QFP (Quad Flat Package) 형이나 BGA (Ball Grid Array) 형의 CSP (Chip Size Package/Chip Scale Package) 구조를 갖는 반도체 장치가 널리 이용되고 있다. A semiconductor having a CSP (Chip Size Package / Chip Scale Package) structure of a QFP (Quad Flat Package) type or a BGA (Ball Grid Array) type, which is suitable for the automation of the assembly process, and is also suitable for the miniaturization of electronic devices in recent years. The device is widely used.

이들 반도체 장치 내에 들어가는 반도체 소자의 신호 처리가 고속화·고기능화되는데 수반하여, 보다 많은 외부 단자가 필요해지고 있다. 이러한 경우, 외부 접속 단자가 반도체 장치의 바닥면에 2 차원적으로 배치되어 있는 BGA 형 패키지가 많이 채용되고 있다. 이 BGA 형 패키지의 하나로서, 반도체 칩의 회로 형성면을 위로 하여, 와이어 본드 방식으로 배선 기판에 선을 연결하고 배선 패턴을 경유하여 외부 접속 단자와 도통시키고 있는 것이 있다. As signal processing of semiconductor elements entering these semiconductor devices is speeded up and functionalized, more external terminals are required. In such a case, many BGA-type packages in which external connection terminals are two-dimensionally arranged on the bottom surface of the semiconductor device are employed. One of these BGA-type packages is to connect a line to a wiring board in a wire bond manner with the circuit formation surface of the semiconductor chip facing upward, and to conduct electrical connection with an external connection terminal via a wiring pattern.

도 6 에, 종래의, BGA (Ball Grid Array) 형 수지 밀봉 형태 반도체 장치의 구조도를 나타낸다. 이 구조는, 현재, BGA 형 반도체 패키지의 주류가 되어 있다. 도 6 에 나타내는 바와 같이, 반도체 장치 (100) 는, 반도체 칩 (11), Au 와이어 (17), 배선 기판 (18), 땜납 볼 (19), 및 수지 (110) 를 구비하고 있다. 반도체 동박에 의해 배선한 절연 기판 상에 반도체 칩 (11) 이 탑재되어 있다. 반도체 칩 (11) 과 배선 기판 (18) 은 Au 와이어 (17) 에 의해 접속되어 있다. 그리고, 반도체 칩 (11) 및 Au 와이어 (17) 는, 수지 (110) 에 의해 밀봉되어 있다. 또한, 배선 기판 (18) 에 있어서의 반도체 칩 (11) 이 탑재되어 있는 측과 반대 측의 면에는, 반도체 칩 (11) 과 리플로우 접속하는 외부 접속용 단자로서의 땜납 볼 (19) 이 설치되어 있다. 6, the structural diagram of the conventional BGA (Ball Grid Array) type resin sealing type semiconductor device is shown. This structure is currently the mainstream of BGA type semiconductor packages. As shown in FIG. 6, the semiconductor device 100 includes a semiconductor chip 11, an Au wire 17, a wiring board 18, a solder ball 19, and a resin 110. The semiconductor chip 11 is mounted on the insulated substrate wired by the semiconductor copper foil. The semiconductor chip 11 and the wiring board 18 are connected by the Au wire 17. The semiconductor chip 11 and the Au wire 17 are sealed by the resin 110. Moreover, the solder ball 19 as an external connection terminal which reflow-connects with the semiconductor chip 11 is provided in the surface on the opposite side to the side in which the semiconductor chip 11 in the wiring board 18 is mounted. have.

또한, 이러한 반도체 장치 중, 휴대 기기 등에 대한 메모리 등의 부가 가치 나 용량의 증대를 위해서, 1 개의 반도체 장치 내에 복수의 반도체 칩을 탑재한 반도체 장치가 있다. 이러한 반도체 장치로서는, 예를 들면, 복수 개의 반도체 칩을 가로로 배열하여 탑재한 멀티 칩 모듈을 들 수 있다. 그러나, 멀티 칩 모듈에서는, 칩이 가로로 나열되어 배열되어 있기 때문에, 탑재되는 반도체 칩의 총면적보다도 작은 반도체 장치의 제작은 불가능해진다. Among such semiconductor devices, there is a semiconductor device in which a plurality of semiconductor chips are mounted in one semiconductor device in order to increase the added value and capacity of a memory or the like for a portable device or the like. As such a semiconductor device, the multi-chip module which mounted and mounted several semiconductor chip horizontally is mentioned, for example. However, in a multi-chip module, since chips are arranged side by side, it is impossible to manufacture a semiconductor device smaller than the total area of the semiconductor chip to be mounted.

한편, 탑재되는 반도체 칩의 총면적을 보다 작게 하기 위해서, 복수 개의 반도체 칩을 적층시켜 1 개의 반도체 장치 내에 탑재한 반도체 장치 (이하, 스택 패키지 (stacked package) 라고 함) 가 있다. 이 스택 패키지에서는, 복수 개의 반도체 칩이 적층되어 있기 때문에, 실장 밀도를 높이고 있는 구조로 되어 있다. On the other hand, in order to make the total area of the semiconductor chip to be mounted smaller, there is a semiconductor device (hereinafter referred to as a stacked package) in which a plurality of semiconductor chips are stacked and mounted in one semiconductor device. In this stack package, since a plurality of semiconductor chips are stacked, the mounting density is increased.

상기의 스택 패키지는, 예를 들면 특허 문헌 1 에 기재되어 있다. 특허 문헌 1 에 기재된 반도체 장치는, 전기 절연 기판 상에 반도체 칩을 탑재하고, 그 이면에 매트릭스 형상으로 외부 접속용 단자를 구비한 것인 이 반도체 장치는, 거의 반도체 칩 사이즈인 CSP 구조이다. Said stack package is described in patent document 1, for example. The semiconductor device described in Patent Document 1 has a semiconductor chip mounted on an electrically insulating substrate, and the semiconductor device having a terminal for external connection in a matrix form on its rear surface has a CSP structure which is almost a semiconductor chip size.

이러한 구조를 갖는 반도체 장치에서는, 배선 기판 상에, 제 1 반도체 칩이 그 회로 형성면이 위가 되도록 다이본드되어 있다. 그리고, 또한 제 1 반도체 칩 상에 제 2 반도체 칩이 다이본드되어 있다. 또한, 각 반도체 칩과 배선 기판은 와이어 본드법에 의해 Au 와이어에 의해 접속되어 있다. 또한, 제 1 반도체 칩, 제 2 반도체 칩, 및 Au 와이어는, 트랜스퍼 몰드법에 의해 수지 밀봉되어 있다. 또한, 배선 기판에 있어서의 제 1 반도체 칩 (제 2 반도체 칩) 과 반대 측의 면에는, 외부 접속용 단자로서 땜납 볼이 설치되어 있고, 이 땜납 볼과 각 반 도체 칩이 리플로우에 의해 접속하도록 되어 있다. In a semiconductor device having such a structure, the first semiconductor chip is die-bonded on the wiring board so that the circuit formation surface thereof is on the top. In addition, a second semiconductor chip is die-bonded on the first semiconductor chip. In addition, each semiconductor chip and the wiring board are connected by Au wire by the wire bonding method. In addition, the 1st semiconductor chip, the 2nd semiconductor chip, and Au wire are resin-sealed by the transfer mold method. In addition, a solder ball is provided on the surface on the side opposite to the first semiconductor chip (second semiconductor chip) on the wiring board as a terminal for external connection, and the solder ball and each semiconductor chip are connected by reflow. It is supposed to be.

또한, 복수의 반도체 칩을 탑재한 반도체 장치로서는, 1 개의 패키지 내부에 복수의 반도체 칩이 적층된 구성 이외에도, 복수의 패키지를 적층시킨 구조를 갖는 반도체 장치가 있다. 이러한 반도체 장치의 구성을 도 4 에 나타낸다. As a semiconductor device on which a plurality of semiconductor chips are mounted, there is a semiconductor device having a structure in which a plurality of packages are laminated in addition to a structure in which a plurality of semiconductor chips are stacked in one package. The structure of such a semiconductor device is shown in FIG.

도 4 에 나타내는 바와 같이, 반도체 칩 탑재 영역 이외에 형성된 외부 단자끼리를 접속하여 나타낸 복수의 패키지를 적층시킨 구조의 패키지의 경우, 상하 패키지간의 전기적인 도통을 확보하기 위해, 패키지의 상면에 상단 패키지 탑재용 랜드를 형성할 필요가 있다. As shown in FIG. 4, in the case of a package having a structure in which a plurality of packages stacked by connecting external terminals formed outside the semiconductor chip mounting region are stacked, the upper package is mounted on the upper surface of the package in order to ensure electrical conduction between the upper and lower packages. It is necessary to form the dragon land.

최근, 전자 기기의 고기능화에 수반하여, 반도체 장치에 탑재하는 반도체 칩의 핀 수가 증가하는 경향이 있다. 반도체 칩의 핀 수가 증가한 경우에는, 종래의 반도체 장치에서는, 이하의 (i), (ⅱ) 와 같은 구성이 된다. In recent years, the number of pins of the semiconductor chip mounted in a semiconductor device increases with the high functionalization of an electronic device. In the case where the pin count of the semiconductor chip is increased, the conventional semiconductor device has the same configuration as the following (i) and (ii).

(i) 실장 기판측에 설치된 땜납 볼 수가 증가하기 때문에, 와이어 본드 단자의 피치가 좁아진 구성이 된다.  (i) Since the number of solder balls provided on the mounting substrate side increases, the pitch of the wire bond terminals becomes narrow.

(ⅱ) 종래에는, 탑재된 반도체 칩에 설치된 복수의 접속 단자에 대향하여, 와이어 본드 단자가 일렬로 배열된 구성이었다.  (Ii) Conventionally, wire bond terminals were arranged in a line in opposition to a plurality of connection terminals provided in the mounted semiconductor chip.

그러나, 와이어 본드 단자의 수가 증가함으로써, 수지 밀봉 영역 내에 와이어 본드 단자를 배치할 수 없게 된다. 따라서, 와이어 본드 단자가 일렬로 배열된 구성으로부터, 지그재그 형상으로 배치된 구성 (이하, 지그재그 배치라고 기재한다) 이 된다. However, as the number of wire bond terminals increases, it becomes impossible to arrange the wire bond terminals in the resin sealing region. Therefore, it becomes the structure arrange | positioned in zigzag form (it describes as zigzag arrangement | positioning hereafter) from the structure which wire bond terminals were arrange | positioned in a line.

이하, 와이어 본드 단자가 지그재그 형상으로 배치된 구성 (지그재그 배치) 에 대하여, 도 3(a) 및 3(b) 에 기초하여 설명한다. 도 3(a) 및 3(b) 는, 와이어 본드 단자가, 반도체 칩에 대향하여, 2 열로 지그재그 배치된 구성을 나타내는 평면도이고, 도 3(a) 는, 배선 기판의 배선 패턴을 나타내며, 도 3(b) 는, 도 3(a) 에 나타낸 배선 패턴과 반도체 칩이 와이어 본딩된 상태를 나타낸다. Hereinafter, a structure (zigzag arrangement) in which the wire bond terminals are arranged in a zigzag shape will be described based on FIGS. 3A and 3B. 3 (a) and 3 (b) are plan views showing a structure in which the wire bond terminals are arranged in two rows in a zigzag manner opposite to the semiconductor chip, and FIG. 3 (a) shows the wiring pattern of the wiring board. 3 (b) shows a state in which the wiring pattern and the semiconductor chip shown in FIG. 3 (a) are wire bonded.

도 3(a) 에 나타내는 바와 같이, 배선 패턴 (112) 은, 제 1 와이어 본드 단자 (13) 와 제 2 와이어 본드 단자 (15) 를 갖고 있다. 도 3(b) 에 나타내는 바와 같이, 제 1 와이어 본드 단자 (13) 및 제 2 와이어 본드 단자 (15) 는, 반도체 칩 (11) 의 패드 (12) 와 대향하도록, 열을 이루어 배치되어 있다. 또한, 제 1 와이어 본드 단자 (13) 의 열은, 제 2 와이어 본드 단자 (15) 의 열보다, 반도체 칩측에 배치되어 있다. 그리고, 제 1 와이어 본드 단자 (13) 와 제 2 와이어 본드 단자 (15) 는, 서로 지그재그 형상으로 배치되어 있다. 또한, 반도체 칩 (11) 에 형성된 패드 (12) 는, 제 1 와이어 본드 단자 (13) 및 제 2 와이어 본드 단자 (15) 와 본딩 와이어 (17) 에 의해 전기적으로 접속되어 있다. As shown to Fig.3 (a), the wiring pattern 112 has the 1st wire bond terminal 13 and the 2nd wire bond terminal 15. As shown to FIG. As shown in FIG.3 (b), the 1st wire bond terminal 13 and the 2nd wire bond terminal 15 are arrange | positioned in rows so that the pad 12 of the semiconductor chip 11 may be opposed. In addition, the column of the 1st wire bond terminal 13 is arrange | positioned rather than the column of the 2nd wire bond terminal 15 at the semiconductor chip side. The first wire bond terminals 13 and the second wire bond terminals 15 are arranged in a zigzag shape with each other. In addition, the pads 12 formed on the semiconductor chip 11 are electrically connected by the first wire bond terminal 13, the second wire bond terminal 15, and the bonding wire 17.

또한, 배선 패턴 (112) 에서는, 제 1 와이어 본드 단자 (13) 및 제 2 와이어 본드 단자 (15) 각각으로부터, 인출 배선 (16, 16') 이 인출되어 있다. 와이어 본드 단자로부터의 인출 배선 중, 패키지 중앙측에 배치된 제 1 와이어 본드 단자 (13) 로부터의 인출 배선 (16) 은, 패키지 중앙 방향으로 인출되도록 되어 있다. 한편, 패키지 외측에 배치된 제 2 와이어 본드 단자 (15) 로부터의 인출 배선 (16') 은, 패키지 외측 방향으로 인출되도록 되어 있다. In the wiring pattern 112, the lead wires 16 and 16 ′ are drawn out from the first wire bond terminal 13 and the second wire bond terminal 15, respectively. The lead-out wiring 16 from the 1st wire bond terminal 13 arrange | positioned at the package center side among the lead-out wiring from a wire bond terminal is led out in the package center direction. On the other hand, the lead wire 16 'from the second wire bond terminal 15 disposed outside the package is led out in the package outward direction.

통상, 전해 도금을 하는 기판이면, 급전 (給電) 을 위한 전해 도금 라인이 필요하게 된다. 배선 패턴 (112) 에 있어서, 인출 배선 (16) 은 패키지 중앙 측으로 인출되어 있다. 와이어 본드 단자가 형성된 면측에서는, 제 1 와이어 본드 단자 (13) 로부터 인출하여 배선 (16) 을 인출시키는 에어리어가 없다. 이 때문에, 인출 배선 (16) 은, 일단 VIA 홀 등을 경유하여, 볼 랜드면 (땜납 볼이 형성된 면) 측으로 주회된 후, 볼 랜드면측에서 주회되게 된다. Usually, if it is a board | substrate which carries out electrolytic plating, the electrolytic plating line for electric power feeding is needed. In the wiring pattern 112, the lead wiring 16 is drawn out to the package center side. In the surface side in which the wire bond terminal was formed, there is no area which draws out from the 1st wire bond terminal 13, and draws out the wiring 16. FIG. For this reason, the lead-out wiring 16 is once circulated to the ball land surface (surface in which the solder ball is formed) via the VIA hole, etc., and then to the circumference of the ball land surface.

그러나, 다(多)핀의 반도체 칩을 갖는 반도체 장치 패키지인 경우, 볼 랜드간의 피치가 좁아지는 경향을 보인다. 이 때문에, 볼 랜드간에 배선 가능한 배선 갯수에 제약이 생긴다. 그러므로, 반도체 칩의 핀 수가 증가한 경우, 패키지 외주부에 대한 전해 도금용 인출 배선을 배선할 수 없게 된다. However, in the case of a semiconductor device package having a multi-pin semiconductor chip, the pitch between the ball lands tends to be narrowed. For this reason, a limitation arises in the number of wirings which can be wired between ball lands. Therefore, when the pin count of the semiconductor chip is increased, it is not possible to wire the lead-out wiring for electroplating to the package outer peripheral portion.

보다 구체적으로는, 필요한 와이어 본드 단자의 피치에 비해, 실현 가능한 배선 기판의 배선 패턴의 디자인 룰이 조잡하다. 이 때문에, 와이어 본드 가능한 와이어 본드 단자 폭을 확보하려고 한 경우, 와이어 본드 단자를 1 열로 나열하면, 와이어 본드 각도가 커지는 경향이 있다. 또한, 와이어 본드 가능한 와이어 본드 각도를 확보하려고 한 경우에는, 반도체 칩으로부터 와이어 본드 단자까지의 거리를 크게 취할 필요성이 생긴다. 또한, 와이어 본드 각도란, 칩 에지의 변에 대하여 90°일 때를 와이어 각도 0° 로 하고 칩 에지면에 가까워질수록 각도가 커져 가는 각도를 나타낸다. More specifically, the design rule of the wiring pattern of the wiring board which can be realized compared to the pitch of the required wire bond terminal is coarse. For this reason, when it is going to ensure the wire bond terminal width which can be wire-bonded, when a wire bond terminal is arranged in one row, there exists a tendency for a wire bond angle to become large. Moreover, when it is going to ensure the wire bond angle which can be wire-bonded, the necessity to make large the distance from a semiconductor chip to a wire bond terminal arises. In addition, the wire bond angle is a wire angle of 0 ° when the angle is 90 ° with respect to the edge of the chip edge, and indicates an angle that increases as the chip edge gets closer to the ground.

현상의 반도체 장치에 있어서는, 실현 가능한 와이어 본드 단자 피치는, 반도체 칩에 형성된 패드끼리의 피치의 2 배 내지 4 배 정도의 범위에 있는 것이 많다. 와이어 본드 각도가 커지면, 와이어간 거리가 작아진다. 그러므로, 수 지 밀봉한 경우에, 와이어류가 일어날 우려가 있다. 그리고, 와이어간 쇼트가 발생할 위험성이 높아진다. In the semiconductor device of the present development, the wire bond terminal pitch which can be implement | achieved is in the range of 2 times-about 4 times the pitch of the pads provided in the semiconductor chip in many cases. The larger the wire bond angle, the smaller the distance between the wires. Therefore, in the case of resin sealing, there is a fear that wires occur. In addition, the risk of occurrence of short circuits between wires increases.

그 때문에, 와이어 본드 각도가 작아지도록, 와이어 본드 단자를 배치할 필요가 있다. 와이어 본드 각도를 작게 하기 위해서는, 반도체 칩의 패드 피치와 기판측의 와이어 본드 단자간 피치가 가까워지도록 (거의 동일해지도록), 와이어 본드 단자가 배치되는 것이 바람직하다. Therefore, it is necessary to arrange a wire bond terminal so that a wire bond angle may become small. In order to reduce the wire bond angle, it is preferable that the wire bond terminals are arranged so that the pitch between the pad pitch of the semiconductor chip and the wire bond terminals on the substrate side become close (to be substantially the same).

이와 같이, 반도체 칩의 패드 피치와 기판의 와이어 본드 단자 피치가 가깝고, 또한 와이어 본드 각도가 작은 경우에는, 와이어 본드 단자가, 반도체 칩에 비교적 가까운 장소에 배치되므로, 와이어를 짧게 하는 것이 가능해진다. Thus, when the pad pitch of a semiconductor chip and the wire bond terminal pitch of a board | substrate are close and a wire bond angle is small, since a wire bond terminal is arrange | positioned in the comparatively near place of a semiconductor chip, it becomes possible to shorten a wire.

또한, 와이어를 짧게 할 수 있으면, 반도체 칩 사이즈에 대하여 수지 밀봉 영역을 작게 할 수 있기 때문에, 패키지 적층형의 패키지 등과 같이 수지 밀봉 에어리어의 외측에 상단 패키지 탑재용 랜드를 형성할 필요가 있는 패키지에서는 유효하게 된다. Furthermore, if the wire can be shortened, the resin sealing area can be made smaller with respect to the semiconductor chip size. Therefore, it is effective in a package in which the land for mounting the upper end package is required outside the resin sealing area, such as a package laminated package. Done.

따라서, 반도체 칩의 패드 피치와 와이어 본드 단자 피치를 거의 동일하게 하기 위해서는, 와이어 본드 단자 피치를 좁게 하여 반도체 칩의 패드 피치와 거의 동일하게 하거나, 혹은, 와이어 본드 단자의 배치를 반도체 칩에 대하여, 전후로 배치하여 피치를 좁게 하는 등의 방법을 취할 수 있다. Therefore, in order to make the pad pitch and the wire bond terminal pitch of the semiconductor chip almost the same, the wire bond terminal pitch is narrowed to be almost equal to the pad pitch of the semiconductor chip, or the arrangement of the wire bond terminals with respect to the semiconductor chip, It can be arranged back and forth to narrow the pitch.

반도체 칩의 패드 피치가 충분하게 넓은 경우, 필요한 와이어 본드 영역을 확보한 채 와이어 본드 단자를 배열할 수 있다. 그러나, 최근의 반도체 칩의 미세화, 고기능화에 의해, 반도체 칩의 패드 피치는 매우 작아지고 있다. 그러 므로, 이러한 반도체 칩을 탑재한 반도체 장치에서는, 와이어 본드 단자 피치를 좁게 하여 반도체 칩의 패드 피치와 거의 동일하게 하는 것은 불가능하다. When the pad pitch of the semiconductor chip is sufficiently wide, the wire bond terminals can be arranged while securing the required wire bond region. However, with the recent miniaturization and high functionalization of semiconductor chips, the pad pitch of semiconductor chips has become very small. Therefore, in a semiconductor device on which such a semiconductor chip is mounted, it is impossible to narrow the wire bond terminal pitch to be almost equal to the pad pitch of the semiconductor chip.

한편, 배선 기판의 와이어 본드 단자를 반도체 칩에 대해서, 전후로 어긋나게 한 형태로 배치한 (즉, 지그재그 배치) 경우, 반도체 칩의 패드 피치에 접근한 형태로 배치하는 것이 가능해진다. On the other hand, when the wire bond terminal of a wiring board is arrange | positioned in the form which shifted back and forth with respect to the semiconductor chip (that is, zigzag arrangement), it becomes possible to arrange | position in the form which approached the pad pitch of a semiconductor chip.

이러한 지그재그 배치의 가장 심플한 구성으로서, 도 3(a) 및 3(b) 에 나타내는 바와 같은, 전후 2 열로 배치된 와이어 본드 단자 배열이 있다. 이 경우, 반도체 칩의 패드 피치에 대하여 배선 기판의 와이어 본드 단자 피치가 2 배 정도이면, 반도체 칩으로부터 와이어 본드 단자까지의 와이어를 거의 생기지 않도록 할 수 있다. As the simplest configuration of such zigzag arrangement, there is a wire bond terminal arrangement arranged in two rows before and after, as shown in Figs. 3 (a) and 3 (b). In this case, when the wire bond terminal pitch of the wiring board is about twice that of the pad pitch of the semiconductor chip, it is possible to hardly generate a wire from the semiconductor chip to the wire bond terminal.

보다 구체적으로, 반도체 칩의 패드 피치가 60㎛ 이고, 기판측의 라인/스페이스 (라인 폭과 스페이스 폭의 비) 가 20㎛/20㎛ 까지 배선 가능한 배선 기판을 이용한 경우에 대해서 설명한다. 이 반도체 칩에 대하여, 와이어 본드 단자를 전후 2 열의 지그재그 형상으로 배치하면, 각 열의 와이어 본드 단자 피치가 120㎛ 이며, 또한 와이어 본드 단자 폭은 100㎛ 가 된다. 이들 와이어 본드 단자 피치 및 와이어 본드 단자 폭은, 현상의 와이어 본드하는 것이 가능한 레벨이 된다. More specifically, the case where the pad pitch of a semiconductor chip is 60 micrometers and the line / space on the board | substrate side (ratio of line width and space width) is wiring to 20 micrometer / 20 micrometer is demonstrated. With respect to this semiconductor chip, when the wire bond terminals are arranged in a zigzag shape of two rows before and after, the wire bond terminal pitch of each row is 120 µm, and the wire bond terminal width is 100 µm. These wire bond terminal pitches and wire bond terminal widths become levels which can wire bond development.

그러나, 상기 구성에서는, 와이어 본드 단자로부터의 인출 배선은, 와이어 본드 단자간을 배선할 수 없다. 이 때문에, 도 3(a) 및 3(b) 에 나타내어진 지그재그 배치의 구성에서는, 반도체 칩 (11) 에 가까운 쪽의 열에 있는 와이어 본드 단자 (제 1 와이어 본드 단자 (13)) 로부터, 반도체 칩 (11) 측 (패키지 중앙측) 에 인출 배선 (16) 을 인출시키는 한편, 반도체 칩 (11) 으로부터 먼 측의 열에 있는 와이어 본드 단자 (제 2 와이어 본드 단자 (15)) 로부터, 패키지 외주로 인출 배선 (16') 을 인출하게 된다. 만약 와이어 본드 단자간에 인출 배선이 통과하도록 설계한 경우, 와이어 본드 단자 폭은 60㎛ 까지 가늘어진다. 그러나, 와이어 본드 단자 폭을 60㎛ 까지 가늘게 한 경우, 반도체 칩의 패드와 와이어 본드 단자를 와이어 본드를 하는 것이 곤란해진다. 이 때문에, 패키지를 제작할 수 없게 된다. 따라서, 도 3(a) 에 나타내는 바와 같이, 와이어 본드 단자로부터의 인출 배선은, 패키지 내측에 배치된 제 1 와이어 본드 단자 (13) 에서는, 반도체 칩 (11) 측에 인출되는 한편, 패키지 외측에 단자는 외측으로 인출되게 된다. 각각의 와이어 본드 단자로부터 인출된 배선은 외부 단자 랜드에 접속된다. However, in the above structure, the lead wires from the wire bond terminals cannot be wired between the wire bond terminals. For this reason, in the structure of the zigzag arrangement shown to FIG. 3 (a) and 3 (b), from a wire bond terminal (1st wire bond terminal 13) in the row near the semiconductor chip 11, a semiconductor chip The lead wires 16 are drawn out to the (11) side (package center side), and from the wire bond terminal (second wire bond terminal 15) in the column on the side far from the semiconductor chip 11 to the package outer periphery. The wiring 16 'is pulled out. If the lead wires are designed to pass between the wire bond terminals, the wire bond terminal width is reduced to 60 m. However, when the wire bond terminal width is thinned to 60 mu m, it becomes difficult to wire bond the pad and the wire bond terminal of the semiconductor chip. For this reason, a package cannot be produced. Therefore, as shown in FIG. 3A, the lead wires from the wire bond terminals are drawn out on the semiconductor chip 11 side in the first wire bond terminals 13 arranged inside the package, and on the outside of the package. The terminal is drawn outward. Wiring drawn out from each wire bond terminal is connected to an external terminal land.

이 때, 반도체 칩 (11) 측 (패키지 중심측) 에 배치된 제 1 와이어 본드 단자 (13) 로부터 인출된 인출 배선 (16) 은, 패키지 중앙 부근에 배치된 외부 접속용 랜드에 접속하게 된다. 그러나, 이 인출 배선 (16) 에 전해 도금을 하기 위해서, 거기에서부터 패키지 외주부까지 인출해갈 필요가 있다. 외부 단자 수가 많은 경우에는 외부 단자 피치를 작게 할 필요가 생긴다. 이 때문에, 외부 단자 피치가 작은 패키지에서는 외부 단자 접속용 랜드간에 배선할 수 있는 배선 수가 한정되기 때문에, 모든 와이어 본드 단자로부터의 인출 배선을 패키지 외주부까지 인출할 수 없다. At this time, the lead wire 16 drawn out from the first wire bond terminal 13 arranged on the semiconductor chip 11 side (package center side) is connected to the land for external connection arranged near the center of the package. However, in order to electrolytically plate this lead-out wiring 16, it is necessary to draw out from there to the package outer peripheral part. When the number of external terminals is large, it is necessary to reduce the external terminal pitch. For this reason, in the package with a small external terminal pitch, since the number of wirings which can be wired between the external terminal connection lands is limited, the lead wires from all the wire bond terminals cannot be drawn out to the package outer peripheral part.

이러한 경우, 도금 품질이 안정적인 전해 도금을 중지하고, 불안정 요소가 높은 무전해 도금으로 하여 도금용 인출 배선을 없애거나, 기판의 배선층 수를 늘 려 인출 배선을 부착하는 부분을 확보하거나 또는 전해 도금 라인을 부분적으로 쇼트시켜 도금 실시 후 쇼트된 부분을 에칭에 의해 제거하는 에치백 방식 등을 채용하게 된다. 그러나, 이들 방법은, 비용 상승으로 이어지는 방법으로서, 저가로 기판 및 패키지를 만들기 위해서는 부적합하다. In such a case, electrolytic plating with stable plating quality is stopped and electroless plating with high unstable elements is eliminated to eliminate the lead-out wiring for plating, or to increase the number of wiring layers on the board to secure the part to which the lead-out wiring is attached or the electroplating line Is partially shorted, and an etch back method for removing the shorted portion by etching after plating is employed. However, these methods are methods that lead to an increase in cost, and are not suitable for making substrates and packages at low cost.

이상과 같이, 와이어 본드 단자가 반도체 칩 외주를 따라 2 열로 지그재그 배치된 배선 패턴에서는, 반도체 칩측에 가장 가까이 배치된 와이어 본드 단자로부터의 인출 배선이, VIA 홀 등을 경유하여, 배선 기판 이면에 주회하여, 외부 단자와 접속하게 된다. 이 경우, 외부 단자 피치가 작은 패키지에서는, 외부 단자 접속용 랜드간에 배선할 수 있는 배선 수가 한정되게 되므로, 모든 와이어 본드 단자로부터의 인출 배선을 인출시키는 것이 곤란해진다. As described above, in the wiring pattern in which the wire bond terminals are zigzag arranged in two rows along the outer periphery of the semiconductor chip, the lead wires from the wire bond terminals disposed closest to the semiconductor chip side are circulated on the back surface of the wiring board via the VIA hole or the like. The connection is made with an external terminal. In this case, in a package with a small external terminal pitch, the number of wirings that can be wired between the external terminal connection lands is limited, so that it is difficult to draw out the lead wires from all the wire bond terminals.

본 발명은, 상기의 문제점을 감안하여 이루어진 것이며, 그 목적은, 전해 도금선을 배선할 수 없는 경우에 효율적으로 와이어 본드 단자간을 배선함으로써, 저가이면서 안정적인 품질의 배선 기판을 제작하는 것이 가능한 반도체 장치 및 배선 기판을 제공하는 것에 있다. This invention is made | formed in view of the said problem, The objective is the semiconductor which can manufacture the wiring board of low cost and stable quality by efficiently wiring between wire bond terminals, when an electroplated wire cannot be wired. It is providing the apparatus and the wiring board.

본 출원 발명자는, 상기 과제를 감안하여 예의 검토한 결과, 와이어 본드 단자를 특정 배치로 함으로써, 반도체 칩측에 가장 가까이 배치된 와이어 본드 단자로부터의 인출 배선을 효율적으로 인출할 수 있는 것을 발견하여, 본 발명을 완성시킴에 이르렀다. MEANS TO SOLVE THE PROBLEM As a result of earnestly examining in view of the said subject, the inventor of this application discovered that the wire-bond terminal can be drawn out efficiently from the wire bond terminal arrange | positioned nearest to the semiconductor chip side by making a specific arrangement | positioning, The invention has been completed.

즉, 본 발명의 반도체 장치는, 상기 과제를 해결하기 위해서, 반도체 소자와, 배선 패턴이 형성된 배선 기판을 구비하고, 상기 배선 패턴은, 상기 반도체 소자에 설치된 접속 단자와 본딩 와이어에 의해 전기적으로 접속된 와이어 본드 단자를 갖고, 복수의 접속 단자와 대향하도록, 복수의 와이어 본드 단자가 복수의 열을 이루어 배치되어 있는 반도체 장치로서, 상기 복수의 열을, 상기 접속 단자측으로부터 순서대로, 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 하였을 때, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 인 것을 특징으로 하고 있다. That is, in order to solve the said subject, the semiconductor device of this invention is equipped with the semiconductor element and the wiring board in which the wiring pattern was formed, The said wiring pattern is electrically connected by the connection terminal and the bonding wire provided in the said semiconductor element. A semiconductor device having a plurality of wire bond terminals arranged so as to face a plurality of connection terminals, wherein the plurality of wire bond terminals are arranged in a plurality of rows, wherein the plurality of rows are arranged in order from the connection terminal side. When the nth column (n is an integer of 3 or more), the pitch ratio of the wire bond terminals belonging to each column of the nth-2nd column, the n-1th column, and the nth column is 1: 2: 2. It features.

본 발명의 반도체 장치에서는, 반도체 소자에 설치된 접속 단자와 본딩 와이어에 의해 전기적으로 접속된 와이어 본드 단자에 의해, 반도체 소자와 배선 패턴이 도통 상태로 되어 있다. 그리고, 그 와이어 본드 단자로부터, 외부 접속 단자와 접속하기 위해서, 인출 배선이 인출되어 있다. In the semiconductor device of the present invention, the semiconductor element and the wiring pattern are in a conductive state by a wire bond terminal electrically connected by a connection terminal and a bonding wire provided in the semiconductor element. And the lead wire is drawn out from the wire bond terminal, in order to connect with an external connection terminal.

복수의 접속 단자와 대향하도록, 복수의 와이어 본드 단자가 복수의 열을 이루어 배치되어 있는 구성으로서, 종래에는, 와이어 본드 단자가 복수의 접속 단자와 대향하도록 지그재그 배치된 구성이 일반적으로 채용되고 있었다. As a structure in which a plurality of wire bond terminals are arranged in a plurality of rows so as to face a plurality of connection terminals, conventionally, a configuration in which a wire bond terminal is arranged in a zigzag manner so as to face a plurality of connection terminals has been generally employed.

종래의 와이어 본드 단자가 지그재그 배치된 구성에서는, 반도체 소자측에 가장 가까이 배치된 와이어 본드 단자로부터 인출된 인출 배선이, 배선 기판 이면에 주회되어, 반도체 장치 외주부까지 인출되게 된다. 외부 단자 피치가 작은 반도체 장치에서는, 외부 단자 접속용 랜드간에 배선할 수 있는 배선 수가 한정되어 있으므로, 모든 와이어 본드 단자로부터의 인출 배선을 인출시키는 것이 곤란해 진다는 문제가 있다. In the configuration in which the conventional wire bond terminals are zigzag arranged, the lead wires drawn out from the wire bond terminals disposed closest to the semiconductor element side are circumscribed on the back surface of the wiring board and drawn out to the outer peripheral portion of the semiconductor device. In a semiconductor device having a small external terminal pitch, the number of wirings that can be wired between the lands for connecting the external terminals is limited, so that it is difficult to draw out the lead wires from all the wire bond terminals.

그러나, 상기의 구성에 의하면, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 이므로, 제 n-2 열에 속하는 와이어 본드 단자끼리의 간격, 제 n-1 열에 속하는 와이어 본드 단자끼리의 간격, 및 제 n 열에 속하는 와이어 본드 단자끼리의 간격이 넓어지고, 와이어 본드 단자간 스페이스에 복수의 인출 배선 (3 개 이상) 을 인출시키는 것이 가능해진다. 즉, 상기의 구성에 의해, 종래의 와이어 본드 단자가 지그재그 배치된 구성보다도, 복수의 인출 배선이 통과 가능한 와이어 본드 단자간 스페이스를 확보하는 것이 가능해진다. However, according to the said structure, since the pitch ratio of the wire bond terminals which belong to each column of the nth-2nd column, the n-1st column, and the nth column is 1: 2: 2, the wire which belongs to the nth-2nd column The distance between the bond terminals, the distance between the wire bond terminals belonging to the nth column, and the distance between the wire bond terminals belonging to the nth column become wider, and a plurality of lead wires (three or more) are provided in the space between the wire bond terminals. It is possible to draw out. That is, with the above structure, it becomes possible to ensure the space between the wire bond terminals through which a plurality of lead wires can pass, compared to the structure in which the conventional wire bond terminals are zigzag arranged.

따라서, 상기의 구성에 의하면, 접속 단자 측에 배치된 와이어 본드 단자로부터의 인출 배선을, 효율적으로 반도체 장치 외주부로 인출시키는 것이 가능해진다. 그 결과, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해진다. Therefore, according to the said structure, it becomes possible to draw out the lead-out wiring from the wire bond terminal arrange | positioned at the connection terminal side to the semiconductor device outer peripheral part efficiently. As a result, it becomes possible to manufacture a wiring board having low cost and stable quality.

또한, 본 발명의 적층형 반도체 장치는, 상기에서 설명한 반도체 장치가 복수 개 적층된 것을 특징으로 하고 있다. 이 경우, 배선 기판은 외부 접속 단자와 전기적으로 접속시키기 위한 랜드부를 구비하고, 상기 랜드부는, 적층된 반도체 장치 사이의 도통을 확보하기 위해서 설치되어 있는 적층형 반도체 장치에서는, 본 발명의 반도체 장치를 적용하는 것이 유효하게 된다. The stacked semiconductor device of the present invention is characterized in that a plurality of the semiconductor devices described above are stacked. In this case, the wiring board is provided with a land portion for electrically connecting with an external connection terminal, and the land portion is applied to the semiconductor device of the present invention in a stacked semiconductor device provided to ensure conduction between stacked semiconductor devices. It becomes effective to do it.

본 발명의 배선 기판은, 상기의 과제를 해결하기 위해서, 탑재하는 반도체 소자에 설치된 접속 단자와 전기적으로 접속하는 와이어 본드 단자를 갖는 배선 패 턴이 형성되어 있고, 복수의 접속 단자와 대향하도록, 복수의 와이어 본드 단자가 복수의 열을 이루어 배치되어 있는 배선 기판으로서, 상기 복수의 열을, 상기 접속 단자측으로부터 순서대로, 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 했을 때, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 인 것을 특징으로 하고 있다. In order to solve the said subject, the wiring board of this invention is formed with the wiring pattern which has the wire-bond terminal electrically connected with the connection terminal provided in the semiconductor element to mount, and is opposed so that it may oppose a some connection terminal. Is a wiring board in which a plurality of wire bond terminals are arranged in a plurality of rows, and the plurality of rows are arranged in the first to nth columns (n is an integer of 3 or more) in order from the connection terminal side. The pitch ratio between the wire bond terminals belonging to each column of the n-2th row, the n-1th row, and the nth row is 1: 2: 2.

상기 구성에 의하면, 접속 단자 측에 배치된 와이어 본드 단자로부터의 인출 배선을, 효율적으로 반도체 장치 외주부로 인출시키는 것이 가능해진다. 그 결과, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해진다. According to the said structure, it becomes possible to draw out the lead-out wiring from the wire bond terminal arrange | positioned at the connection terminal side to a semiconductor device outer peripheral part efficiently. As a result, it becomes possible to manufacture a wiring board having low cost and stable quality.

본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명에 의해 명백해질 것이다. Further objects, features, and excellent points of the present invention will be fully understood by the description below. Further advantages of the present invention will become apparent from the following description with reference to the accompanying drawings.

실시예Example

〔실시 형태 1〕[Embodiment 1]

본 발명의 일 실시 형태에 대하여 도 1(a) 및 1(b) 에 기초하여 설명하면, 이하와 같다. 도 1(a) 및 1(b) 는, 본 실시 형태의 반도체 장치에 있어서의 배선 기판의 와이어 본드 단자의 배치를 나타낸 것이며, 도 1(a) 는, 배선 기판의 배선 패턴을 나타내고, 도 1(b) 는, 도 1(a) 에 나타낸 배선 패턴과 반도체 칩이 와이어 본딩된 상태를 나타낸다. 또, 도 1(a) 및 1(b) 에서는, 와이어 본드 단자가 반도체 칩의 외주를 따라 3 열로 배치된 경우를 나타내고 있지만, 본 발명은 이것에 한정되는 것은 아니다. EMBODIMENT OF THE INVENTION When one Embodiment of this invention is described based on FIG. 1 (a) and 1 (b), it is as follows. 1 (a) and 1 (b) show the arrangement of the wire bond terminals of the wiring board in the semiconductor device of the present embodiment, and FIG. 1 (a) shows the wiring pattern of the wiring board, and FIG. 1 (b) shows the state with which the wiring pattern and semiconductor chip which were shown in FIG. 1 (a) were wire-bonded. In addition, although the case where the wire bond terminals are arrange | positioned in three rows along the outer periphery of a semiconductor chip is shown in FIG.1 (a) and 1 (b), this invention is not limited to this.

도 1(a) 에 나타내는 바와 같이, 본 발명의 반도체 장치 (이하, 본 반도체 장치) 는, 반도체 칩 (반도체 소자; 1) 과 배선 기판 (8) 을 구비하고 있다. 반도체 칩 (1) 에는, 복수의 패드 (접속 단자; 2) 가 형성되어 있다. 또한, 배선 기판 (8) 에는, 배선 패턴 (13) 이 형성되어 있다. As shown to Fig.1 (a), the semiconductor device (henceforth this semiconductor device) of this invention is equipped with the semiconductor chip (semiconductor element) 1 and the wiring board 8. In the semiconductor chip 1, a plurality of pads (connection terminals) 2 are formed. In addition, the wiring pattern 13 is formed in the wiring board 8.

배선 패턴 (13) 은, 제 1 와이어 본드 단자 (제 n-2 열에 속하는 와이어 본드 단자; 3) 와 제 2 와이어 본드 단자 (제 n-1 열에 속하는 와이어 본드 단자; 4) 와 제 3 와이어 본드 단자 (제 n 열에 속하는 와이어 본드 단자; 5) 를 갖고 있다. 도 1(b) 에 나타내는 바와 같이, 제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5) 는 각각, 반도체 칩 (1) 에 설치된 복수의 패드 (2) 와 대향하도록, 열을 이루어 배치되어 있다. 또한, 패드 (2) 측으로부터, 제 1 와이어 본드 단자 (3) 의 열 (3a; 제 1 열), 제 2 와이어 본드 단자 (4) 의 열 (4a; 제 2 열), 제 3 와이어 본드 단자 (5) 의 열 (5a; 제 3 열) 이, 이 순서로 배치되어 있다. The wiring pattern 13 includes a first wire bond terminal (wire bond terminal belonging to column n-2; 3), a second wire bond terminal (wire bond terminal belonging to column n-1; 4) and a third wire bond terminal (Wire Bond Terminal belonging to the nth column) 5. As shown to FIG. 1 (b), the 1st wire bond terminal 3, the 2nd wire bond terminal 4, and the 3rd wire bond terminal 5 are each some pad provided in the semiconductor chip 1, respectively. They are arranged in a row so as to face (2). In addition, from the pad 2 side, the row 3a (first row) of the first wire bond terminal 3, the row 4a (second row) of the second wire bond terminal 4, and the third wire bond terminal Row 5a (third row) of (5) is arranged in this order.

제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5) 는 각각, 소정의 피치 P1, P2, P3 으로 배열되어 있다. 또, 열 (3a) 에 속하는 제 1 와이어 본드 단자 (3) 의 피치 P1, 열 (4a) 에 속하는 제 2 와이어 본드 단자 (4) 의 피치 P2, 및 열 (5a) 에 속하는 제 3 와이어 본드 단자 (5) 의 피치 P3 의 비율이, 1 ： 2 ： 2 로 되어 있다. The first wire bond terminal 3, the second wire bond terminal 4, and the third wire bond terminal 5 are arranged at predetermined pitches P 1 , P 2 , and P 3 , respectively. Further, the third wires belonging to the first pitch P 2, and the column (5a) of the second wire-bonding terminal 4 belonging to the pitch P 1, columns (4a) of the wire-bonding terminal 3 belonging to the column (3a) the ratio of the pitch P 3 of the bonded terminal 5, 1 is a 2: 2.

또한 열 (3a), 열 (4a), 및 열 (5a) 각각에 속하는 와이어 본드 단자 (제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5)) 수의 비율은, 2 ： 1 ： 1 로 되어 있다. Wire bond terminals (first wire bond terminals 3, second wire bond terminals 4, and third wire bond terminals 5) also belonging to columns 3a, 4a, and 5a, respectively. ) The ratio of numbers is 2: 1: 1.

또한, 본 반도체 장치에서는, 제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5) 각각으로부터, 인출 배선 (6) 이 인출되어 있다. 이들 와이어 본드 단자로부터의 인출 배선 (6) 은, 패키지 외측 방향으로 인출되도록 되어 있다. In the present semiconductor device, the lead wire 6 is drawn out from each of the first wire bond terminal 3, the second wire bond terminal 4, and the third wire bond terminal 5. The lead wires 6 from these wire bond terminals are led out in the package outward direction.

종래의 반도체 장치에서는, 와이어 본드 단자가 지그재그 배치되어 있는 경우, 반도체 칩과 와이어 본드 단자간의 와이어 본드가 겹치지 않는 (교차하지 않도록) 전후의 와이어 본드 단자가 교대로 배치되어 있다. 이러한 구성에서는, 반도체 칩측에 가장 가까이 배치된 와이어 본드 단자로부터의 인출 배선이, 반도체 칩측으로 인출된다. 그리고, VIA 홀 등을 경유하여, 배선 기판 이면에 주회되어, 외부 단자와 접속하게 된다. 이 경우, 외부 단자 피치가 작은 패키지에서는, 외부 단자 접속용 랜드간에 배선할 수 있는 배선 수가 한정되므로, 모든 와이어 본드 단자로부터의 인출 배선을 인출시키는 것이 곤란해진다. In the conventional semiconductor device, when the wire bond terminals are zigzag arranged, the wire bond terminals before and after the wire bond terminals between the semiconductor chip and the wire bond terminals do not overlap (not intersected) are alternately arranged. In such a configuration, the lead wires from the wire bond terminals arranged closest to the semiconductor chip side are drawn out to the semiconductor chip side. Then, it is circulated to the back surface of the wiring board via the VIA hole or the like and connected to the external terminal. In this case, in the package with a small external terminal pitch, since the number of wirings which can be wired between the lands for external terminal connection is limited, it is difficult to draw out the lead wires from all the wire bond terminals.

이에 대하여, 본 반도체 장치에서는, 도 1(a) 및 1(b) 에 나타내는 바와 같이, 열 (3a), 열 (4a), 및 열 (5a) 에 속하는 와이어 본드 단자의 수의 비율이 2 ： 1 ： 1 이다. 또한, 열 (3a), 열 (4a), 및 열 (5a) 에 속하는 와이어 본드 단자의 피치 비율이 1 ： 2 ： 2 이다. 이러한 구성으로 함으로써, 열 (4a) 에 속하는 제 2 와이어 본드 단자 (4) 사이의 간격, 및 열 (5a) 에 속하는 제 3 와이어 본드 단자 (5) 간의 간격이 넓어져, 와이어 본드 단자간 스페이스에 복수의 인 출 배선 (3 개 이상) 을 인출시키는 것이 가능해진다. 즉, 본 반도체 장치에 있어서의 와이어 본드 단자의 배치에 의해서, 종래의 반도체 장치보다도, 복수의 인출 배선을 통과하는 와이어 본드 단자간 스페이스를 확보하는 것이 가능해진다. 따라서, 본 반도체 장치에서는, 반도체 칩측에 가장 가까이 배치된 와이어 본드 단자 (열 (3a) 에 속하는 제 1 와이어 본드 단자 (3)) 로부터의 인출 배선을 효율적으로 패키지 외주측으로 인출시키는 것이 가능해진다. 그 결과, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해진다. In contrast, in this semiconductor device, as shown in Figs. 1A and 1B, the ratio of the number of wire bond terminals belonging to the columns 3a, 4a, and 5a is 2 :: 1 ： 1. In addition, the pitch ratio of the wire bond terminal which belongs to the row 3a, the row 4a, and the row 5a is 1: 2: 2. By setting it as such a structure, the space | interval between the 2nd wire bond terminals 4 which belong to the column 4a, and the space | interval between the 3rd wire bond terminal 5 which belong to the column 5a become wide, It becomes possible to draw out several lead wire (three or more). In other words, by arranging the wire bond terminals in the present semiconductor device, it becomes possible to secure a space between the wire bond terminals passing through a plurality of lead wires, rather than the conventional semiconductor device. Therefore, in the present semiconductor device, it is possible to efficiently draw out the lead wires from the wire bond terminals (first wire bond terminals 3 belonging to the column 3a) disposed closest to the semiconductor chip side to the package outer peripheral side. As a result, it becomes possible to manufacture a wiring board having low cost and stable quality.

또한, 본 반도체 장치에 있어서의 배선 패턴에서는, 제 1 열에 속하고 서로 인접하는 와이어 본드 단자간에 각각 직선을 그었을 때, 각 직선이 제 2 열 내지 제 n 열 중 어느 하나의 열에 속하는 단 1 개의 와이어 본드 단자를 통과하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있다. 즉, 도 1(a) 에 나타내는 바와 같이, 배선 패턴 (13) 에서는, 열 (3a) 에 속하고 서로 인접하는 제 1 와이어 본드 단자 (3) 사이에 직선 M 을 그을 때, 직선 M 이 열 (5a) 에 속하는 단 1 개의 와이어 본드 단자 (5) 를 통과하도록, 제 3 와이어 본드 단자 (5) 가 배치되어 있다. 와이어 본드 단자 (3) 와 직선 M 의 간격이 반도체 소자측의 접속 단자의 피치가 동일한 경우에, 열 (3a) ∼ 열 (5a) 에 속하는 와이어 본드 단자 (제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5)) 각각과 전기적으로 접속된 와이어 (7) 가 모두 겹치지 않게 된다.  In the wiring pattern of the present semiconductor device, when straight lines are drawn between the wire bond terminals belonging to the first row and adjacent to each other, only one wire belonging to any one of the second to nth columns is present. Wire bond terminals belonging to the respective columns of the second to nth columns are arranged so as to pass through the bond terminals. That is, as shown in FIG. 1A, in the wiring pattern 13, when the straight line M is drawn between the first wire bond terminals 3 belonging to the column 3a and adjacent to each other, the straight line M is a column ( The third wire bond terminal 5 is disposed to pass through the single wire bond terminal 5 belonging to 5a). When the distance between the wire bond terminal 3 and the straight line M is the same as the pitch of the connection terminal on the semiconductor element side, the wire bond terminals belonging to the columns 3a to 5a (the first wire bond terminals 3 and the first) The two wire bond terminals 4 and the third wire bond terminals 5 and the wires 7 electrically connected to each other do not overlap each other.

또, 본 반도체 장치에 있어서의 배선 패턴에서는, 제 1 열에 속하고 서로 인 접하는 와이어 본드 단자 사이에 각각 직선을 그었을 때, 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자를 통과하는 직선이, 적어도 1 개 존재하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있는 것과 같은 구성이어도 된다. 이 구성으로도, 와이어 본드 단자와 전기적으로 접속된 본딩 와이어가 겹치는 (교차하는) 것이 저감된다. Moreover, in the wiring pattern in this semiconductor device, when the straight lines are drawn between the wire bond terminals which belong to the 1st column and adjoin each other, the straight line which passes through the wire bond terminals which belong to each column of the 2nd column to the nth column, The configuration may be such that the wire bond terminals belonging to the respective columns of the second to the nth columns are arranged so that at least one exists. Even with this configuration, the overlapping (intersecting) of the bonding wires electrically connected to the wire bonding terminals is reduced.

또한 배선 패턴 (13) 에서는, 패드 (2) 는, 소정의 피치 Pa 로 배치되고 있고, 열 (4a) 또는 열 (5a) 에 속하는 와이어 본드 단자는, 열 (3a) 에 속하는 제 1 와이어 본드 단자 (3) 에 대하여, 피치 Pa 분만큼 어긋나게 배치되어 있다. 이것에 의해, 와이어 (7) 의 피치와 패드 (2) 의 피치가 비교적 가까워지게 된다. 그리고, 와이어 (7) 를 짧게 하는 것이 가능해진다. 그 결과, 제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5) 가 반도체 칩 (1) 에 비교적 가까운 장소에 배치되고, 반도체 장치의 소형화를 실현하는 것이 가능해진다. In the wiring pattern 13, the pads 2 are arranged at a predetermined pitch Pa, and the wire bond terminals belonging to the column 4a or the column 5a are the first wire bond terminals belonging to the column 3a. It is arrange | positioned with respect to (3) by pitch Pa minutes. As a result, the pitch of the wire 7 and the pitch of the pad 2 become relatively close. And the wire 7 can be shortened. As a result, the 1st wire bond terminal 3, the 2nd wire bond terminal 4, and the 3rd wire bond terminal 5 are arrange | positioned in the comparatively close place to the semiconductor chip 1, and realize the miniaturization of a semiconductor device. It becomes possible.

이하, 반도체 칩측으로부터 와이어 본드 단자가 3 열로 지그재그 배치된 구성을 비교예로 하여, 본 반도체 장치의 효과에 대하여, 추가로 상세하게 설명한다. Hereinafter, the effect of this semiconductor device is further demonstrated in detail using the structure by which the wire bond terminal was zigzag arranged in three rows from the semiconductor chip side.

우선, 비교예로서의 와이어 본드 단자가 3 열로 지그재그 배치된 구성에 대해서 설명한다. 와이어 본드 단자를 지그재그 형상으로 배치하는 경우, 반도체 칩으로부터의 와이어 본드가 겹치지 않는 (교차하지 않도록) 전후의 와이어 본드 단자를 교대로 배치해 나가는 것이 일반적이다. 패키지 외측 열의 와이어 본드 단자 사이에 내측의 와이어 본드 단자로부터의 배선을 통과시키는 스페이스를 확보 할 필요가 있다. 이 때문에, 와이어 본드 단자를 지그재그 형상으로 배치하는 경우, 패키지 외측 열의 와이어 본드 단자만이 추가로 전후에 배치된 3 열 지그재그 배치의 구성이 된다. First, the structure in which the wire bond terminals as a comparative example are zigzag arranged in three rows is demonstrated. When arrange | positioning a wire bond terminal in a zigzag shape, it is common to arrange | position alternately the wire bond terminal before and after which the wire bond from a semiconductor chip does not overlap (not cross). It is necessary to secure a space for passing the wiring from the inner wire bond terminal between the wire bond terminals in the outer row of the package. For this reason, when arrange | positioning a wire bond terminal in a zigzag shape, only the wire bond terminal of a row of a package outer side becomes the structure of the three row zigzag arrangement arrange | positioned further back and front.

즉, 반도체 칩측으로부터 와이어 본드 단자가 3 열로 지그재그 배치된 구성은, 도 2(a) 및 2(b) 에 나타내어진 구성이 된다. 도 2(a) 및 2(b) 는, 와이어 본드 단자가 3 열로 지그재그 배치된 구성을 나타내는 평면도이며, 도 2(a) 는, 배선 기판의 배선 패턴을 나타내며, 도 2(b) 는, 도 2(a) 에 나타낸 배선 패턴과 반도체 칩이 와이어 본딩된 상태를 나타낸다. In other words, the configuration in which the wire bond terminals are zigzag arranged in three rows from the semiconductor chip side becomes the configuration shown in Figs. 2 (a) and 2 (b). 2 (a) and 2 (b) are plan views showing the structure in which the wire bond terminals are arranged in a zigzag arrangement in three rows, and FIG. 2 (a) shows the wiring pattern of the wiring board, and FIG. The wiring pattern shown in 2 (a) and the semiconductor chip are shown in the state of wire bonding.

도 2(a) 및 도 2(b) 에 나타내는 바와 같이, 배선 패턴 (13') 은, 제 1 와이어 본드 단자 (3') 와 제 2 와이어 본드 단자 (4') 와 제 3 와이어 본드 단자 (5') 를 갖고 있다. 도 2(b) 에 나타내는 바와 같이, 제 1 와이어 본드 단자 (3'), 제 2 와이어 본드 단자 (4'), 및 제 3 와이어 본드 단자 (5') 는 각각, 반도체 칩 (1') 에 설치된 패드 (2') 와 대향하도록, 열을 이루어 배치되어 있다. 또한, 패드 (2') 측으로부터, 제 1 와이어 본드 단자 (3') 의 열 (3a'), 제 2 와이어 본드 단자 (4') 의 열 (4a'), 제 3 와이어 본드 단자 (5') 의 열 (5a') 이, 이 순서로 배치되어 있다. As shown to FIG.2 (a) and FIG.2 (b), the wiring pattern 13 'has the 1st wire bond terminal 3', the 2nd wire bond terminal 4 ', and the 3rd wire bond terminal ( 5 '). As shown in FIG.2 (b), the 1st wire bond terminal 3 ', the 2nd wire bond terminal 4', and the 3rd wire bond terminal 5 'are respectively attached to the semiconductor chip 1'. They are arranged in a row so as to face the pad 2 'provided. Further, from the pad 2 'side, the row 3a' of the first wire bond terminal 3 ', the row 4a' of the second wire bond terminal 4 ', and the third wire bond terminal 5' Column 5a ') is arranged in this order.

제 1 와이어 본드 단자 (3'), 제 2 와이어 본드 단자 (4'), 및 제 3 와이어 본드 단자 (5') 는 각각, 소정의 피치 P1', P2', P3' 로 배열되어 있다. 또한, 열 (3a) 에 속하는 제 1 와이어 본드 단자 (3') 의 피치 P1', 열 (4a) 에 속하는 제 2 와이어 본드 단자 (4) 의 피치 P2', 및 열 (5a) 에 속하는 제 3 와이어 본드 단자 (5) 의 피치 P3' 의 비율이, 1 ： 1 ： 1 로 되어 있다. The first wire bond terminal 3 ', the second wire bond terminal 4', and the third wire bond terminal 5 'are arranged at predetermined pitches P 1 ', P 2 ', P 3 ', respectively. have. The pitch P 1 ′ of the first wire bond terminals 3 ′ belonging to the column 3 a, the pitch P 2 ′ of the second wire bond terminals 4 belonging to the column 4 a, and the column 5 a belong to the same. the ratio of the pitch P 3 'of the third wire bonding terminal 5, 1 is 1: 1.

또한, 열 (3a'), 열 (4a'), 및 열 (5a') 각각에 속하는 와이어 본드 단자 (제 1 와이어 본드 단자 (3'), 제 2 와이어 본드 단자 (4'), 및 제 3 와이어 본드 단자 (5')) 수의 비율은, 1 ： 1 ： 1 로 되어 있다. Further, wire bond terminals (first wire bond terminals 3 ', second wire bond terminals 4', and third belonging to columns 3a ', 4a', and 5a ', respectively). The ratio of the number of wire bond terminals 5 ') is 1: 1: 1.

도 2(a) 및 도 2(b) 에 나타낸 구성을, 구체적인 수치를 예로 하여 설명하면, 이하와 같이 된다. 여기에서는, 반도체 칩 (1') 의 패드 피치가 60㎛ 이고, 배선 기판측의 라인/스페이스 (라인 폭과 스페이스 폭의 비) 가 20㎛/20㎛ 까지 배선 가능한 배선 기판을 이용한 경우에 대해서 설명한다. The structure shown in FIG.2 (a) and FIG.2 (b) is demonstrated as a specific numerical example as follows. Here, the case where the pad pitch of the semiconductor chip 1 'is 60 micrometers and the wiring board which can wire up to 20 micrometers / 20 micrometers of the line / space (ratio of line width and space width) on the wiring board side is demonstrated. do.

반도체 칩 (1') 의 패드 (2') 의 피치가 60㎛ 인 경우, 와이어 본드 단자의 피치도 60㎛ 로 배치할 필요가 있다. 와이어 본드 단자의 배치를 전후 2 열의 지그재그 형상으로 하는 경우, 제조 가능한 기판의 배선 룰의 라인/스페이스를 20㎛/20㎛ 로 하면 와이어 본드 단자 폭은 100㎛ 가 되어, 와이어 본드 가능한 수치가 된다. 그러나, 이 2 열 지그재그 배치에서는, 와이어 본드 단자 외측으로 배선 가능한 인출 배선은, 패키지 외측 열의 와이어 본드 단자에 접속된 배선만이 된다 (볼 랜드면측의 배선을 생각하지 않은 경우) . When the pitch of the pad 2 'of the semiconductor chip 1' is 60 micrometers, it is necessary to arrange | position the pitch of a wire bond terminal to 60 micrometers. When arrange | positioning a wire bond terminal to a zigzag shape of 2 rows front and back, when the line / space of the wiring rule of a manufacturable board | substrate is set to 20 micrometer / 20 micrometer, the wire bond terminal width will be 100 micrometers, and it becomes a numerical value which can be wire bonded. However, in this two-row zigzag arrangement, the lead wires that can be wired outside the wire bond terminals are only wires connected to the wire bond terminals in the outer row of the package (when the wiring on the ball land side is not considered).

다음으로, 와이어 본드 단자가 전후 3 열로 지그재그 형상으로 배치된 경우를 생각한다. 도 2(a) 및 도 2(b) 에 나타내는 바와 같이, 가장 안쪽 열 (열 (3a')), 중앙 열 (열 (4a')), 및 가장 바깥 열 (열 (5a')) 각각에 속하는 와이어 본드 단자 (제 1 와이어 본드 단자 (3'), 제 2 와이어 본드 단자 (4'), 및 제 3 와이어 본드 단자 (5')) 수의 비율은, 1 ： 1 ： 1 로 되어 있다. 이 구성에서, 모든 와이어 본드 단자로부터 인출된 배선을 패키지 외측 방향으로 인출하기 위해서는, 가장 바깥 열 (열 (5a')) 의 와이어 본드 단자 사이에 2 개의 배선을 통과시킬 필요가 있다. Next, a case where the wire bond terminals are arranged in a zigzag shape in front and rear three rows is considered. As shown in Figs. 2A and 2B, each of the innermost column (column 3a '), the central column (column 4a'), and the outermost column (column 5a ') The ratio of the number of belonging wire bond terminals (1st wire bond terminal 3 ', 2nd wire bond terminal 4', and 3rd wire bond terminal 5 ') is 1: 1: 1. In this configuration, in order to pull out the wires drawn out from all the wire bond terminals in the package outward direction, it is necessary to pass two wires between the wire bond terminals in the outermost column (column 5a ').

그러나, 기판측의 라인/스페이스가 20㎛/20㎛ 까지 배선 가능한 배선 기판에서는, 가장 바깥 열 (열 (5a')) 의 제 3 와이어 본드 단자 (5') 사이의 피치 (P3') 는, 패드 (2') 피치의 3 배인 180㎛ 가 된다. 이 결과, 제 3 와이어 본드 단자 (5') 간 스페이스는, 80㎛ 라는 것이 된다. 제 3 와이어 본드 단자 (5') 간 스페이스가 80㎛ 이면, 라인/스페이스가 20㎛/20㎛ 의 인출 배선을 1 개까지 밖에 배선할 수 없게 된다. 이 때문에, 도 2(a) 및 도 2(b) 에 나타내어진 구성에서는, 중앙 열 (열 (4a')) 의 제 2 와이어 본드 단자 (4') 로부터의 인출 배선 1 개가 인출 가능한 와이어 본드 단자간 스페이스는 확보 가능한 반면, 가장 안쪽 열 (열 (3a')) 의 제 1 와이어 본드 단자 (3') 로부터의 인출 배선과 합한 2 개가 인출 가능한 스페이스를 확보할 수 없게 된다. 그 결과, 가장 안쪽 열 (열 (3a')) 에 속하는 제 1 와이어 본드 단자 (3') 로부터의 인출 배선만이, 반도체 칩 (1') 측으로 인출된 구성이 되어, 모든 와이어 본드 단자로부터의 인출 배선이 효율적으로 패키지 외주측으로 인출되지 않게 된다. However, in the wiring circuit board as possible to the line / space is 20㎛ / 20㎛ the substrate side, the pitch (P 3 ') between the outermost column (column (5a')), the third wire bonding terminal (5 ') of the It is 180 micrometers which is three times the pitch of the pad 2 '. As a result, the space between 3rd wire bond terminals 5 'is set to 80 micrometers. If the space between 3rd wire bond terminals 5 'is 80 micrometers, only one lead wire of 20 micrometers / 20 micrometers of lines / spaces can be wired. For this reason, in the structure shown to FIG.2 (a) and FIG.2 (b), the wire bond terminal which one lead wire from the 2nd wire bond terminal 4 'of a center row (column 4a') can draw out is possible. While the interspace can be secured, two spaces which can be drawn out together with the lead wires from the first wire bond terminal 3 'in the innermost column (column 3a') cannot be secured. As a result, only the lead wires from the first wire bond terminals 3 'belonging to the innermost column (column 3a') are drawn out to the semiconductor chip 1 'side, and from all the wire bond terminals The lead-out wiring is not drawn to the package outer peripheral side efficiently.

이 때문에, 가장 안쪽 열 (열 (3a')) 의 제 1 와이어 본드 단자 (3') 로부터 의 인출 배선은, 반도체 칩 (1') 측 (패키지 중심측) 으로 배선이 인출되는 한편, 중앙 열 (열 (4a')) 및 가장 바깥 열 (열 (5a')) 의 와이어 본드 단자로부터의 인출 배선은, 외측 (패키지 주변측) 으로 인출되게 된다. 그러나, 반도체 칩 (1') 측에 배치된 와이어 본드 단자로부터의 인출 배선은, VIA 홀 등을 경유하여, 배선 기판 이면에 주회되어 외부 단자와 접속하게 된다. 즉, 가장 안쪽 열 (열 (3a')) 의 제 1 와이어 본드 단자 (3') 로부터의 인출 배선을, 배선 기판 이면에서, 외측 (패키지 주변측) 으로 인출시켜, 전계 도금용 인출 배선을 외부 단자 랜드간에 배선시킬 필요성이 생긴다. 이 경우, 외부 단자 피치가 작은 패키지에서는, 외부 단자 접속용의 랜드간에 배선할 수 있는 배선 수가 한정되게 되므로, 모든 와이어 본드 단자로부터의 인출 배선을 인출시키는 것이 곤란해진다. For this reason, in the outgoing wiring from the first wire bond terminal 3 'of the innermost column (column 3a'), the wiring is drawn out to the semiconductor chip 1 'side (package center side), while in the center row The lead wires from the wire bond terminals (column 4a ') and the outermost column (column 5a') are taken out to the outside (package peripheral side). However, the lead wires from the wire bond terminals arranged on the semiconductor chip 1 'side are circumferentially connected to the rear surface of the wiring board via the VIA hole or the like and connected to the external terminals. That is, the lead wires from the innermost row (column 3a ') from the first wire bond terminal 3' are drawn out to the outside (the package peripheral side) from the back side of the wiring board, and the lead wires for the electroplating are externalized. There is a need for wiring between terminal lands. In this case, in a package with a small external terminal pitch, the number of wirings that can be wired between lands for external terminal connection is limited, so that it is difficult to draw out the lead wires from all the wire bond terminals.

이에 대하여, 본 반도체 장치에서는, 도 1 에 나타내는 바와 같이, 와이어 본드 단자를 3 열로 배치한 경우에서도, 모든 와이어 본드 단자로부터의 인출 배선이 효율적으로 패키지 외주측으로 인출되도록 되어 있다. 이하, 도 1(a) 및 1(b) 에 나타내어진 구성에 대하여, 구체적인 수치를 예로 들어 설명한다. 또한, 반도체 칩 (1) 의 패드 피치가 60㎛ 이고, 배선 기판측의 라인/스페이스가 20㎛/20㎛ 까지 배선 가능한 배선 기판을 이용한 경우에 대하여 설명한다. In contrast, in the present semiconductor device, as shown in FIG. 1, even when the wire bond terminals are arranged in three rows, the lead wires from all the wire bond terminals are efficiently drawn out to the package outer peripheral side. Hereinafter, the structure shown in FIG.1 (a) and 1 (b) is demonstrated to a concrete numerical example as an example. Moreover, the case where the pad pitch of the semiconductor chip 1 is 60 micrometers and the wiring board which can wire up to 20 micrometer / 20 micrometers in the line / space on the wiring board side is demonstrated.

배선 기판의 와이어 본드 단자 피치가, 반도체 칩의 패드 피치의 2 배 정도이면, 반도체 칩으로부터 와이어 본드 단자까지의 와이어를 거의 각도가 생기지 생기지 않도록 할 수 있다. 그러므로, 열 (3a) 에 속하는 제 1 와이어 본드 단자 (3) 의 피치 P1 가, 반도체 칩 (1) 의 패드 피치의 2 배인 120㎛ 로 설정된다. 또한, 도 1(a) 및 1(b) 에 나타내어지는 바와 같이, 열 (3a) 에 속하는 제 1 와이어 본드 단자 (3) 의 수는, 12 로 되어 있다. When the wire bond terminal pitch of the wiring board is about twice the pad pitch of the semiconductor chip, the angle of the wire from the semiconductor chip to the wire bond terminal can be prevented from occurring. Therefore, the pitch P 1 of the first wire bond terminal 3 belonging to the row 3a is set to 120 µm which is twice the pad pitch of the semiconductor chip 1. 1 (a) and 1 (b), the number of the first wire bond terminals 3 belonging to the column 3a is twelve.

본 반도체 장치에서는, 상기에서 설명한 바와 같이, 열 (3a) 에 속하는 제 1 와이어 본드 단자 (3) 의 피치 P1, 열 (4a) 에 속하는 제 2 와이어 본드 단자 (4) 의 피치 P2, 및 열 (5a) 에 속하는 제 3 와이어 본드 단자 (5) 의 피치 P3 의 비율이, 1 ： 2 ： 2 로 되어 있다. 또한 열 (3a), 열 (4a), 및 열 (5a) 각각에 속하는 와이어 본드 단자 (제 1 와이어 본드 단자 (3), 제 2 와이어 본드 단자 (4), 및 제 3 와이어 본드 단자 (5)) 수의 비율은, 2 ： 1 ： 1 로 되어 있다. In this semiconductor device, as described above, the pitch P 2 of the second wire-bonding terminal 4 belonging to the pitch P 1, columns (4a) of the first wire bond terminal 3 belonging to the column (3a), and the ratio of the pitch P 3 of the third wire bonding terminal 5 belonging to the column (5a), 1: is 2: 2. Wire bond terminals (first wire bond terminals 3, second wire bond terminals 4, and third wire bond terminals 5) also belonging to columns 3a, 4a, and 5a, respectively. ) The ratio of numbers is 2: 1: 1.

그러므로, 열 (4a) 에 속하는 제 2 와이어 본드 단자 (4) 의 수는 6 이 되고, 제 2 와이어 본드 단자 (4) 의 피치 (P2) 는, 240㎛ 가 된다. 또한, 열 (5a) 에 속하는 제 3 와이어 본드 단자 (5) 의 수도 6 이 되고, 제 3 와이어 본드 단자 (5) 의 피치 P3 은, 240㎛ 가 된다. Therefore, the number of the second wire bond terminals 4 belonging to the column 4a is 6, and the pitch P 2 of the second wire bond terminals 4 is 240 µm. In addition, the number of the third wire bond terminals 5 belonging to the column 5a is also 6, and the pitch P 3 of the third wire bond terminals 5 is 240 µm.

도 1(a) 및 1(b) 에 나타내어진 구성에 있어서, 모든 와이어 본드 단자로부터의 인출 배선을 패키지 외주측으로 인출시키기 위해서는, 가장 바깥 열 (열 (5a)) 에 속하는 제 3 와이어 본드 단자 (5) 간 스페이스가, 3 개의 인출 배선이 인출 가능한 스페이스가 되어 있을 필요가 있다. In the configurations shown in Figs. 1A and 1B, in order to pull out the lead wires from all the wire bond terminals to the package outer peripheral side, the third wire bond terminals belonging to the outermost column (column 5a) ( 5) The interspace needs to be a space in which three lead wires can be drawn.

상기한 바와 같이, 열 (5a) 에 속하는 제 3 와이어 본드 단자 (5) 의 피치 P3 은, 240㎛ 로 되어 있기 때문에, 제 3 와이어 본드 단자 (5) 간 스페이스가 140㎛ 로 된다. 기판측의 라인/스페이스가 20㎛/20㎛ 까지 배선 가능한 배선 기판에서는, 제 3 와이어 본드 단자 (5) 간 스페이스가 140㎛ 이면, 인출 배선 (6) 을 3 개 인출시키는 것이 가능해진다. 이 때문에, 본 반도체 장치에서는, 모든 와이어 본드 단자로부터의 인출 배선을 패키지 외측 방향으로 인출시키는 것이 가능해진다. As described above, the pitch P 3 of the third wire bonding terminal 5 belonging to the column (5a) is, because it is a 240㎛, the space between the third wire bond terminals 5 is in 140㎛. In the wiring board | substrate which the line / space of a board | substrate side can wire to 20 micrometer / 20 micrometer, when the space | interval between the 3rd wire bond terminals 5 is 140 micrometers, it becomes possible to draw three lead wires 6 out. For this reason, in this semiconductor device, it becomes possible to draw the lead out wiring from all the wire bond terminals to the package outward direction.

즉, 와이어 본드 단자로부터의 인출 배선을 패키지 외주 방향으로 인출하기 위해서 3 열 배치로 한 경우, 가장 안쪽 열 (열 (3a)) 측으로부터 2 ： 1 ： 1 의 비율이 되도록 와이어 본드 단자의 수를 배치하고, 또한, 각 열에 속하는 와이어 본드 단자의 피치를 1 ： 2 ： 2 로 함으로써, 효율적으로 패키지 외주부로 인출하여 배선을 배치하는 것이 가능해진다. That is, when the lead wires from the wire bond terminals are arranged in three rows in order to draw them out in the package circumferential direction, the number of wire bond terminals is set so that there is a ratio of 2: 1: 1 from the innermost column (column 3a) side. By arrange | positioning and setting the pitch of the wire bond terminal which belongs to each column to 1: 2: 2, it becomes possible to draw out to a package outer peripheral part efficiently and arrange | position a wiring.

다음으로, 본 반도체 장치에 구비된 각종 부재, 및 그 구성에 대하여, 도 4 에 기초하여 설명한다. 도 4 는, 도 1(a) 및 1(b) 에 나타낸 배선 기판 (배선 기판 (8)) 을 구비한 반도체 장치의 구성을 나타내는 단면도이다. Next, the various members and its configuration of the present semiconductor device will be described with reference to FIG. 4. 4 is a cross-sectional view showing the configuration of a semiconductor device provided with a wiring board (wiring board 8) shown in FIGS. 1A and 1B.

본 반도체 장치는, 복수의 패키지를 적층시킨 구조를 갖는 반도체 장치이다. 즉, 도 4 에 나타내는 바와 같이, 본 반도체 장치는, 하단 반도체 패키지 (20) 와 상단 반도체 패키지 (21) 를 구비하고 있다. This semiconductor device is a semiconductor device having a structure in which a plurality of packages are stacked. That is, as shown in FIG. 4, this semiconductor device includes a lower semiconductor package 20 and an upper semiconductor package 21.

도 4 에 나타내는 바와 같이, 하단 반도체 패키지 (20) 는, 반도체 칩 (1), Au 와이어 (7), 배선 기판 (8), 땜납 볼 (9), 및 밀봉 수지 (밀봉부; 10) 을 구비 하고 있다. 배선 기판 (8) 상에는, 반도체 칩 (1) 이 탑재되어 있다. 또한, 배선 기판 (8) 에 있어서의 반도체 칩 (1) 측과 반대측의 면에는, 배선 기판 (8) 과의 도통을 확보하기 위해서, 외부 접속 단자로서의 땜납 볼 (9) 이 형성되어 있다. As shown in FIG. 4, the lower semiconductor package 20 includes a semiconductor chip 1, an Au wire 7, a wiring board 8, a solder ball 9, and a sealing resin (sealing portion) 10. Doing. On the wiring board 8, the semiconductor chip 1 is mounted. Moreover, the solder ball 9 as an external connection terminal is formed in the surface on the opposite side to the semiconductor chip 1 side in the wiring board 8 to ensure conduction with the wiring board 8.

배선 기판 (8) 에 있어서의 반도체 칩 (1) 측 및 땜납 볼 (9) 측의 양면에는, 배선 패턴이 형성되어 있다. 그리고, 그 양면에 형성된 배선 패턴간의 도통을 취하기 위해서, 배선 기판 (8) 은, VIA 홀이 개구되어 있다. 그리고, VIA 홀 내부에는, 도체가 형성되어 있다. Wiring patterns are formed on both surfaces of the semiconductor chip 1 side and the solder ball 9 side in the wiring board 8. The VIA hole is opened in the wiring board 8 so as to allow conduction between the wiring patterns formed on both surfaces thereof. A conductor is formed inside the VIA hole.

이러한 배선 기판 (8) 상에, 반도체 칩 (1) 이 접착재에 의해 고정되어 있다. 그리고, 반도체 칩 (1) 과 배선 기판 (8) 은 Au 와이어 (7) 에 의해 접속되고, 반도체 칩 (1) 과 배선 기판 (8) 이 도통되어 있다. 또한, 반도체 칩 (1) 및 Au 와이어 (7) 는, 밀봉 수지 (10) 에 의해 밀봉되어 있다. 또한, 배선 기판 (8) 에 있어서의 반도체 칩 (1) 이 탑재되어 있는 측과 반대측의 면에는, 외부 접속용 단자로서의 땜납 볼 (9) 이 형성되어 있다. 하단 반도체 패키지 (20) 에서는, 수지 밀봉하는 밀봉 수지 (10) 의 에어리어는, 배선 기판 (8) 의 사이즈에 비해 작은 에어리어로 되어 있다. On this wiring board 8, the semiconductor chip 1 is being fixed by the adhesive material. And the semiconductor chip 1 and the wiring board 8 are connected by the Au wire 7, and the semiconductor chip 1 and the wiring board 8 are conductive. In addition, the semiconductor chip 1 and the Au wire 7 are sealed by the sealing resin 10. Moreover, the solder ball 9 as an external connection terminal is formed in the surface on the opposite side to the side where the semiconductor chip 1 in the wiring board 8 is mounted. In the lower semiconductor package 20, the area of the sealing resin 10 to be resin sealed is an area smaller than the size of the wiring board 8.

또한, 상단 반도체 패키지 (21) 에서는, 배선 기판 (8') 상에, 도시하지 않은 반도체 칩과 Au 와이어를 밀봉하는 밀봉 수지 (11) 가 형성되어 있다. In the upper semiconductor package 21, a sealing resin 11 for sealing a semiconductor chip and an Au wire (not shown) is formed on the wiring board 8 ′.

또한, 배선 기판 (8') 에 있어서의 밀봉 수지 (11) 측과 반대측의 면에는, 배선 기판 (8') 과의 도통을 확보하기 위해서, 외부 접속 단자로서의 땜납 볼 (9') 이 형성되어 있다. Moreover, in order to ensure the electrical conduction with the wiring board 8 ', the solder ball 9' as an external connection terminal is formed in the surface on the opposite side to the sealing resin 11 side in the wiring board 8 '. have.

패키지 상에 패키지를 적층시키는 타입의 패키지에 있어서, 기판의 반도체 칩 탑재면측의 수지 밀봉 영역 외측에는 상단에 패키지를 탑재하기 위한 랜드로서 형성되어 있다. 즉, 반도체 칩 탑재 영역 이외에 설치한 외부 단자끼리를 접속하여 복수의 패키지를 적층시킨 구조의 패키지의 경우, 상하 패키지간의 전기적인 도통을 확보하기 위해, 하단 패키지 상면에 있어서의 땜납 볼 (9') 과 대응하는 위치에 상단 패키지 탑재용 랜드를 설치할 필요가 있다. In the package of the type which laminates a package on a package, it is formed as a land for mounting a package in the upper end in the resin sealing area outer side of the semiconductor chip mounting surface side of a board | substrate. That is, in the case of a package having a structure in which a plurality of packages are laminated by connecting external terminals provided in addition to the semiconductor chip mounting region, the solder balls 9 'on the upper surface of the lower package package in order to ensure electrical conduction between the upper and lower packages. It is necessary to install the land for mounting the upper package at a position corresponding to the top.

본 반도체 장치에 있어서는, 배선 기판 (8; 배선 기판 (8')) 은, 2 층 배선 기판이어도 되고, 1 층 배선 기판이어도 된다. In this semiconductor device, the wiring board 8 (wiring board 8 ') may be a two-layer wiring board or a one-layer wiring board.

또한, 배선 기판 (8; 배선 기판 (8')) 의 구성으로서는, 예를 들면, 기재가 폴리이미드나 유리 에폭시 등의 절연재로 되어 있고, 그 기재 표면에 동박이 적층된 구성을 들 수 있다. 또한, 배선 기판으로서는, 배선 패턴 상의 표면이 솔더 레지스트에 의해 코팅된 기판이어도 된다. Moreover, as a structure of the wiring board 8 (wiring board 8 '), the base material becomes insulating materials, such as polyimide and glass epoxy, and the structure which copper foil was laminated | stacked on the base material surface is mentioned, for example. Moreover, as a wiring board, the board | substrate with which the surface on the wiring pattern was coat | covered with the soldering resist may be sufficient.

또한, 본 반도체 장치는, 수지 밀봉 영역 외부에 상단 패키지 적층용 랜드를 설치하여 적층용 패키지로 해도 된다. In addition, this semiconductor device may form a package for lamination by providing an upper package lamination land outside the resin sealing region.

특히, 적층용 랜드가 수지 밀봉부의 외측에 배치되어 있는 경우에는, 수지 밀봉 영역의 사이즈에 제약이 있기 때문에, 본 발명과 같은 와이어 본드 단자를 전후로 배분한 구조인 것이 적합하다. In particular, when the land for lamination is disposed outside the resin sealing portion, the size of the resin sealing region is limited, and therefore, it is preferable to have a structure in which wire-bond terminals like the present invention are distributed back and forth.

또한 실장 기판측의 외부 단자가 많은 패키지에서는, 특히 와이어 본드 단자 면측으로부터 인출 배선을 인출시키는 것이 유효하게 된다. 그 이유는, 외부 단자가 많은 경우, 외부 단자 피치를 작게 하여 패키지 영역 내부에 필요한 외부 단자수를 확보할 필요가 있기 때문에, 외부 단자 피치를 작게 할 필요가 있다. 그 결과, 외부 단자 피치가 작아지면, 외부 단자 사이에 통과할 수 있는 배선 갯수가 적어져서, 패키지 중앙 방향으로 인출된 배선을 패키지 주변부까지 주회시키는 것이 곤란해지기 때문이다. Moreover, especially in the package with many external terminals by the mounting board side, it becomes effective to draw out an extraction wiring from the wire bond terminal surface side. The reason for this is that when there are many external terminals, it is necessary to reduce the external terminal pitch to secure the required number of external terminals inside the package region, and therefore, it is necessary to reduce the external terminal pitch. As a result, when the external terminal pitch decreases, the number of wires that can pass between the external terminals decreases, making it difficult to circulate the wires drawn in the package center direction to the package peripheral portion.

또한, 본 반도체 장치에 있어서의 배선 패턴은, 복수의 패키지를 적층시킨 구조를 갖는 반도체 장치 이외에도, 칩 사이즈가 작고 또한 다핀인 반도체 장치에 적용할 수 있다. In addition, the wiring pattern in this semiconductor device can be applied to a semiconductor device having a small chip size and multi-pin, in addition to a semiconductor device having a structure in which a plurality of packages are stacked.

또한, 다핀의 패키지에 의해 수지 밀봉 에어리어가 한정되는 패키지에 있어서, 본 실시 형태에 있어서의 와이어 본드 단자 배열을 취함으로써, 저비용으로 품질이 안정적인 기판을 제작할 수 있다. 특히 향후 증가가 전망되는 적층형 패키지에서는 효과가 있다. Moreover, in the package in which the resin sealing area is limited by the package of the pins, by taking the wire bond terminal arrangement in this embodiment, the board | substrate with stable quality can be manufactured at low cost. This is especially true for stacked packages that are expected to increase in the future.

〔실시 형태 2〕[Embodiment 2]

본 발명의 실시의 다른 형태에 대하여 설명한다. Another embodiment of the present invention will be described.

상기 실시 형태 1 의 반도체 장치에서는, 반도체 칩에 설치된 패드측으로부터, 와이어 본드 단자가 3 열로 배치된 경우에 대해서 설명하였다. 그러나, 본 발명의 반도체 장치는, 패드측으로부터 와이어 본드 단자가 3 열로 배치된 구성으로 한정되는 것은 아니다. 즉, 본 발명의 반도체 장치는, 반도체 칩의 패드측부터 순서대로 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 배치된 구성이어도 된다. In the semiconductor device of the first embodiment, the case where the wire bond terminals are arranged in three rows from the pad side provided in the semiconductor chip has been described. However, the semiconductor device of the present invention is not limited to the configuration in which the wire bond terminals are arranged in three rows from the pad side. That is, the semiconductor device of this invention may be the structure arrange | positioned at 1st column thru nth column (n is an integer of 3 or more) in order from the pad side of a semiconductor chip.

보다 구체적으로는, 와이어 본드 단자가 반도체 칩의 패드측부터 순서대로 제 1 열 내지 제 4 열로 배분하여 배치되어 있는 경우, 제 1 열 내지 제 4 열의 각 열에 속하는 와이어 본드 단자의 수의 비율은, 패드측으로부터 4 ： 2 ： 1 ： 1 이 된다. 이 때, 제 1 열 내지 제 4 열의 각 열에 속하는 와이어 본드 단자의 피치 비율은, 패드측으로부터 1 ： 2 ： 4 ： 4 가 된다. More specifically, when the wire bond terminals are arranged in order from the pad side of the semiconductor chip to be arranged in the first to fourth rows, the ratio of the number of wire bond terminals belonging to each column of the first to fourth columns is It becomes 4: 2: 1: 1 from the pad side. At this time, the pitch ratio of the wire bond terminals belonging to each column of the first to fourth columns becomes 1: 2: 4: 4 from the pad side.

또한, 와이어 본드 단자가 반도체 칩의 패드측으로부터 순서대로 제 1 열 내지 제 5 열로 배분하여 배치되어 있는 경우, 제 1 열 내지 제 5 열의 각 열에 속하는 와이어 본드 단자의 수의 비율은, 패드측으로부터 8 ： 4 ： 2 ： 1 ： 1 이 된다. 이 때, 제 1 열 내지 제 5 열의 각 열에 속하는 와이어 본드 단자의 피치 비율은, 패드측으로부터 1 ： 2 ： 4 ： 8 ： 8 이 된다. In addition, when the wire bond terminals are arrange | positioned in order from the pad side of a semiconductor chip to the 1st column to 5th row, the ratio of the number of the wire bond terminals which belong to each column of the 1st column to the 5th column is determined from the pad side. 8: 4: 2: 1: 1 At this time, the pitch ratio of the wire bond terminals belonging to each column of the first to fifth columns is 1: 2: 4: 8: 8 from the pad side.

나아가, 와이어 본드 단자가 반도체 칩의 패드측으로부터 순서대로 제 1 열 내지 제 6 열로 배분하여 배치되어 있는 경우, 제 1 열 내지 제 6 열의 각 열에 속하는 와이어 본드 단자의 수의 비율은, 패드측으로부터 16 ： 8 ： 4 ： 2 ： 1 ： 1 이 된다. 이 때, 제 1 열 내지 제 5 열의 각 열에 속하는 와이어 본드 단자의 피치 비율은, 패드측부터 1 ： 2 ： 4 ： 8 ： 16 ： 16 이 된다. Furthermore, when the wire bond terminals are arranged in order from the pad side of the semiconductor chip to the first to sixth rows, the ratio of the number of wire bond terminals belonging to each column of the first to sixth columns is determined from the pad side. It becomes 16: 8: 4: 2: 1: 1. At this time, the pitch ratio of the wire bond terminals belonging to each column of the first to fifth columns is 1: 2: 4: 8: 16: 16 from the pad side.

즉, 와이어 본드 단자의 수의 비율은, 와이어 본드 단자의 배열이 4 열, 5 열, 또는 6 열에 관계없이, 외측 3 열에 속하는 와이어 본드 단자의 수의 비율이 2 ： 1 ： 1 로 되어 있는 것과 함께, 외측 3 열에 속하는 와이어 본드 단자의 피치 비율이 1 ： 2 ： 2 로 되어 있다. 보다 상세하게는, 와이어 본드 단자가 반도체 칩의 패드측으로부터 순서대로 제 1 열 내지 제 5 열로 배분하여 배치되어 있는 경우, n-2 열, n-1 열, 및 n 열 각 열에 속하는 와이어 본드 단자의 수의 비율이 2 ： 1 ： 1 로 되어 있다. 그리고, n-2 열, n-1 열, 및 n 열 각 열에 속하는 와이어 본드 단자의 피치 비율이 1 ： 2 ： 2 로 되어 있다. In other words, the ratio of the number of wire bond terminals is that the ratio of the number of wire bond terminals belonging to the outer three columns is 2: 1: 1 regardless of the arrangement of the wire bond terminals in the fourth, fifth, or sixth row. At the same time, the pitch ratio of the wire bond terminals belonging to the outer three columns is set to 1: 2: 2. More specifically, when the wire bond terminals are arranged in order from the pad side of the semiconductor chip to be arranged in the first to fifth rows, the wire bond terminals belonging to the n-2 rows, the n-1 rows, and the n columns, respectively. The ratio of the number of is set to 2: 1: 1. The pitch ratios of the wire bond terminals belonging to the n-2 rows, the n-1 rows, and the n columns are set to 1: 2: 2.

또, 제 1 열 내지 제 n 열 중, 제 m 열 에 속하는 와이어 본드 단자끼리의 피치를 Pm 으로 했을 때, Pm 은, 하기 식 (1) In addition, the heat of the first to n-th column, when the pitch between the wire bond terminals belonging to the m-th column to P m, P m, the following formula (1)

Pm=P1×2m-1(m=1, 2, 3,‥‥, n-1), Pn=P1×2n-2… (1) P m = P 1 x 2 m-1 (m = 1, 2, 3, ..., n-1), P n = P 1 x 2 n-2 . (One)

로 표시되는 관계가 성립하도록 설정되어 있는 것이 바람직하다. It is preferable that the relationship indicated by is established to be established.

또한, 제 1 열 내지 제 n 열 중, 제 m 열에 속하는 와이어 본드 단자의 수를 am 으로 했을 때, am 은, 하기 식 (2) In addition, when the number of the wire bond terminals which belong to the mth column among the 1st column to the nth column is set to a m , a m is following formula (2)

am=am＋1＋am＋2＋‥‥＋an-1＋an … (2) a m = a m + 1 + a m + 2 + ‥‥ + a n-1 + a n ... (2)

로 표시되는 관계가 성립하도록 설정되어 있는 것이 바람직하다. It is preferable that the relationship indicated by is established to be established.

관계식 (1) 및 (2) 가 되도록, 제 1 열 내지 n 열의 각 열에 속하는 와이어 본드 단자의 배치를 설정함으로써, 제 1 열 내지 n 열의 각 열에 속하는 와이어 본드 단자 전체로부터의 인출 배선이 패키지 외측으로 인출 가능한 스페이스를 확보하는 것이 가능해진다. By setting the arrangement of the wire bond terminals belonging to each column of the first to n columns so as to be the relations (1) and (2), the lead wires from the entire wire bond terminals belonging to the respective columns of the first to n columns are moved out of the package. It becomes possible to secure the space which can be taken out.

또, 본 실시 형태에서는, 반도체 칩의 패드측부터 순서대로 와이어 본드 단자가 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 에 배치된 구성 중, 와이어 본드 단자가 반도체 칩의 패드측부터 순서대로 제 1 열 내지 제 4 열로 배분하여 배치되 어 있는 경우를 예로 하여 설명한다. 도 5 는, 본 실시 형태의 반도체 장치에 있어서의 배선 기판의 와이어 본드 단자의 배치를 나타낸 평면도이고, 배선 기판의 배선 패턴을 나타낸다. In the present embodiment, the wire bond terminals are arranged in order from the pad side of the semiconductor chip in the configuration in which the wire bond terminals are arranged in the first to nth columns (n is an integer of 3 or more) in order from the pad side of the semiconductor chip. The case where it arrange | positions in the 1st column thru | or 4th column as it is is demonstrated as an example. 5 is a plan view showing the arrangement of the wire bond terminals of the wiring board in the semiconductor device of the present embodiment, and shows the wiring pattern of the wiring board.

도 5 에 나타내는 바와 같이, 본 반도체 장치에 있어서의 배선 기판 (28) 은, 배선 패턴 (213) 을 갖고 있다. As shown in FIG. 5, the wiring board 28 in the semiconductor device has a wiring pattern 213.

배선 패턴 (213) 은, 제 1 와이어 본드 단자 (23) 와 제 2 와이어 본드 단자 (24) 와 제 3 와이어 본드 단자 (24') 와 제 4 와이어 본드 단자 (25) 를 갖고 있다. 또한, 도시하지 않은 반도체 칩의 패드측으로부터, 제 1 와이어 본드 단자 (23) 의 열 (23a; 제 1 열), 제 2 와이어 본드 단자 (24) 의 열 (24a; 제 2 열), 제 3 와이어 본드 단자 (24') 의 열 (24'a; 제 3 열), 제 4 와이어 본드 단자 (25) 의 열 (25a) 이, 이 순서로 배치되어 있다. The wiring pattern 213 has a first wire bond terminal 23, a second wire bond terminal 24, a third wire bond terminal 24 ′ and a fourth wire bond terminal 25. Moreover, the row 23a (first row) of the 1st wire bond terminal 23, the row 24a (second row) of the 2nd wire bond terminal 24, and the 3rd from the pad side of the semiconductor chip which are not shown in figure. A row 24'a (third row) of the wire bond terminals 24 'and a row 25a of the fourth wire bond terminal 25 are arranged in this order.

제 1 와이어 본드 단자 (23), 제 2 와이어 본드 단자 (24), 제 3 와이어 본드 단자 (24'), 및 제 4 와이어 본드 단자 (25) 는 각각, 소정의 피치 P21, P22, P23, P24 로 배열되고 있다. 또, 피치 P21, P22, P23, P24 의 비율이, 1 ： 2 ： 4 ： 4 로 되어 있다. The first wire bond terminal 23, the second wire bond terminal 24, the third wire bond terminal 24 ′, and the fourth wire bond terminal 25 are each given a predetermined pitch P 21 , P 22 , and P. It is arranged at 23 and P 24 . In addition, the ratio of the pitch P 21, P 22, P 23 , P 24, 1: is a 4: 2: 4.

또한 열 (23a), 열 (24a), 열 (24a'), 및 열 (25a) 각각에 속하는 와이어 본드 단자 (제 1 와이어 본드 단자 (23), 제 2 와이어 본드 단자 (24), 제 3 와이어 본드 단자 (24'), 및 제 4 와이어 본드 단자 (25)) 수의 비율은, 4 ： 2 ： 1 ： 1 로 되어 있다. Wire bond terminals (first wire bond terminals 23, second wire bond terminals 24, third wires) belonging to columns 23a, 24a, 24a ', and 25a, respectively. The ratio of the number of bond terminals 24 'and the fourth wire bond terminals 25 is set to 4: 2: 1: 1.

이러한 구성으로 함으로써, 열 (24a') 에 속하는 제 3 와이어 본드 단자 (24') 사이의 간격, 및, 열 (25a) 에 속하는 제 3 와이어 본드 단자 (25) 사이의 간격이 넓어져, 와이어 본드 단자간 스페이스에 복수의 인출 배선 (7 개) 을 인출시키는 것이 가능해진다. 즉, 본 반도체 장치에 있어서의 와이어 본드 단자의 배치에 의해서, 종래의 반도체 장치보다도, 복수의 인출 배선을 통과하는 와이어 본드 단자간 스페이스를 확보하는 것이 가능해진다. 따라서, 본 반도체 장치에서는, 반도체 칩측에 가장 가까이 배치된 와이어 본드 단자 (열 (23a) 에 속하는 제 1 와이어 본드 단자 (23)) 로부터의 인출 배선을 효율적으로 패키지 외주측으로 인출시키는 것이 가능해진다. 그 결과, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해진다 By setting it as such a structure, the space | interval between the 3rd wire bond terminals 24 'belonging to the column 24a', and the space | interval between the 3rd wire bond terminals 25 which belong to the column 25a are expanded, and a wire bond is carried out. It is possible to draw out a plurality of lead wires (7) in the space between the terminals. In other words, by arranging the wire bond terminals in the present semiconductor device, it becomes possible to secure a space between the wire bond terminals passing through a plurality of lead wires, as compared with the conventional semiconductor device. Therefore, in this semiconductor device, it becomes possible to draw out the lead wiring from the wire bond terminal (the 1st wire bond terminal 23 which belongs to the column 23a) arrange | positioned nearest to the semiconductor chip side to the package outer peripheral side efficiently. As a result, it becomes possible to manufacture a wiring board having low cost and stable quality.

그러므로, 본 반도체 장치에서는, 제 1 와이어 본드 단자 (23), 제 2 와이어 본드 단자 (24), 제 3 와이어 본드 단자 (24'), 및 제 4 와이어 본드 단자 (25) 각각으로부터, 인출 배선 (26) 이 인출되어 있다. 이들 와이어 본드 단자로부터의 인출 배선 (26) 은, 패키지 외측 방향으로 인출되도록 되어 있다. 따라서, 본 반도체 장치에서는, 전해 도금선을 배선할 수 없는 경우에 효율적으로 와이어 본드 단자간을 배선함으로써, 저가이면서 안정적인 품질의 기판을 제작하는 것이 가능해진다. Therefore, in the present semiconductor device, the lead wires are separated from each of the first wire bond terminal 23, the second wire bond terminal 24, the third wire bond terminal 24 ′, and the fourth wire bond terminal 25. 26) is withdrawn. The lead wires 26 from these wire bond terminals are led out in the package outward direction. Therefore, in this semiconductor device, when the electroplated wire cannot be wired, wiring between the wire bond terminals can be efficiently performed, thereby making it possible to produce a low cost and stable quality substrate.

본 발명은 상기에서 설명한 실시 형태에 한정되는 것이 아니라, 클레임에 나타낸 범위에서 각종 변경이 가능하다. 즉, 클레임에 나타낸 범위에서 적절하게 변경한 기술적 수단을 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다. The present invention is not limited to the embodiment described above, but various modifications are possible within the scope shown in the claims. That is, embodiment obtained by combining the technical means suitably changed in the range shown to the claim is also included in the technical scope of this invention.

본 발명의 반도체 장치 또는 배선 기판은, 이상과 같이, 복수의 열을, 상기 접속 단자측부터 순서대로, 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 했을 때, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 인 구성이다. 또한 본 발명의 적층형 반도체 장치는, 상기에서 설명한 반도체 장치가 복수 개 적층된 구성이다. In the semiconductor device or the wiring board of the present invention, as described above, when the plurality of rows are set to the first to nth columns (n is an integer of 3 or more) in order from the connection terminal side, the nth-2th row The pitch ratio of the wire bond terminals which belong to each column of the nth-1st column and the nth column is 1: 2: 2. In addition, the stacked semiconductor device of the present invention has a structure in which a plurality of the semiconductor devices described above are stacked.

그러므로, 접속 단자 측에 배치된 와이어 본드 단자로부터의 인출 배선을, 효율적으로 반도체 장치 외주부로 인출시키는 것이 가능해진다. 그 결과, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해진다는 효과를 나타낸다. Therefore, it becomes possible to draw out the lead-out wiring from the wire bond terminal arrange | positioned at the connection terminal side to a semiconductor device outer peripheral part efficiently. As a result, it is possible to produce a wiring board having low cost and stable quality.

또한 본 발명의 반도체 장치에서는, 제 1 열 내지 제 n 열 중, 제 m 열에 속하는 와이어 본드 단자끼리의 피치를 Pm 으로 했을 때, Pm 은, 하기 식 (1) In the semiconductor device of the present invention, when the pitches of the wire bond terminals belonging to the mth column among the first to nth columns are set to P m , P m is represented by the following formula (1).

Pm=P1×2m-1 (m=1, 2, 3,‥‥, n-1), Pn=P1×2n-2… (1) P m = P 1 × 2 m-1 (m = 1, 2, 3, ..., n-1), P n = P 1 x 2 n-2 . (One)

로 표시되는 관계가 성립하도록 설정되어 있는 것이 바람직하다. It is preferable that the relationship indicated by is established to be established.

상기 구성에 의하면, 제 1 열 내지 n 열의 각 열에 속하는 와이어 본드 단자가, 상기 식 (1) 을 만족하도록 배치되어 있으므로, 제 1 열 내지 n 열의 각 열에 속하는 와이어 본드 단자 전체를 규칙적으로 배치하는 것이 가능해진다. 그리고, 상기의 구성에 의하면, 접속 단자 측에 배치된 와이어 본드 단자로부터의 인출 배선을, 보다 효율적으로 반도체 장치 외주부로 인출하는 것이 가능해진다. 그 결과, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해진다 According to the said structure, since the wire bond terminal which belongs to each column of the 1st column to n column is arrange | positioned so that said Formula (1), it may be arrange | positioned regularly the whole wire bond terminal which belongs to each column of the 1st column to n column. It becomes possible. And according to the said structure, it becomes possible to draw the lead-out wiring from the wire bond terminal arrange | positioned at the connection terminal side to a semiconductor device outer peripheral part more efficiently. As a result, it becomes possible to manufacture a wiring board having low cost and stable quality.

또한, 본 발명의 반도체 장치에서는, 상기 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자의 수의 비율이, 2 ： 1 ： 1 인 것이 바람직하다. Moreover, in the semiconductor device of this invention, it is preferable that the ratio of the number of the wire bond terminals which belongs to each column of the said nth-2nd column, the n-1st column, and the nth column is 2: 1: 1.

또한 제 1 열 내지 제 n 열 중, 제 m 열에 속하는 와이어 본드 단자의 수를 am 으로 했을 때, am 은, 하기 식 (2) In addition, when the number of the wire bond terminals which belong to the mth column among the 1st column to the nth column is set to a m , a m is following formula (2)

am=am＋1＋am＋2＋‥‥＋an-1＋an … (2) a m = a m + 1 + a m + 2 + ‥‥ + a n-1 + a n ... (2)

로 표시되는 관계가 성립하도록 설정되어 있는 것이 바람직하다. It is preferable that the relationship indicated by is established to be established.

본 발명의 반도체 장치에서는, 제 1 열에 속하고 서로 인접하는 와이어 본드 단자 사이에 각각 직선을 그었을 때, 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자를 통과하는 직선이, 적어도 1 개 존재하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있는 것이 바람직하다. In the semiconductor device of the present invention, when a straight line is drawn between wire bond terminals belonging to the first column and adjacent to each other, at least one straight line passing through the wire bond terminals belonging to each column of the second to nth columns is present. It is preferable that the wire bond terminals belonging to each column of the said 2nd column th nth column are arrange | positioned.

상기 구성은, 즉, 제 1 열에 속하는 와이어 본드 단자간에, 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자 중 적어도 1 개가 배치된 구성이다. That is, at least 1 of the wire bond terminals which belong to each column of a 2nd column th nth column is arrange | positioned between the wire bond terminals which belong to a 1st column.

특히, 제 1 열에 속하고 서로 인접하는 와이어 본드 단자 사이에 각각 직선을 그었을 때, 각 직선이, 제 2 열 내지 제 n 열 중 어느 하나의 열에 속하는 단 1 개의 와이어 본드 단자를 통과하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있는 것이 바람직하다. In particular, when each straight line is drawn between the wire bond terminals belonging to the first row and adjacent to each other, the first straight line passes through only one wire bond terminal belonging to any one of the second to nth columns. It is preferable to arrange | position the wire bond terminal which belongs to each column of a 2nd column th nth column.

또한, 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자는, 제 1 열에 속하는 와이어 본드 단자에 대해서, 상기 접속 단자끼리의 피치분만큼 어긋나 배치되어 있는 것이 바람직하다. In addition, it is preferable that the wire bond terminals belonging to each column of the 2nd column to the nth column are shifted and arrange | positioned with respect to the wire bond terminal which belongs to a 1st column by the pitch part of the said connection terminals.

이것에 의해, 와이어 본드 단자와 전기적으로 접속된 본딩 와이어의 피치와 반도체 소자에 설치된 접속 단자의 피치가 비교적 가까워지게 된다. 그리고, 본딩 와이어를 짧게 하는 것이 가능해진다. 그 결과, 와이어 본드 단자가 반도체 소자에 비교적 가까운 장소에 배치되어, 반도체 장치의 소형화를 실현하는 것이 가능해진다 Thereby, the pitch of the bonding wire electrically connected with the wire bond terminal, and the pitch of the connection terminal provided in the semiconductor element become relatively close. And it becomes possible to shorten a bonding wire. As a result, the wire bond terminal is disposed at a place relatively close to the semiconductor element, so that the semiconductor device can be miniaturized.

특히, 제 1 열에 속하고 서로 인접하는 와이어 본드 단자 사이에 각각 직선을 그었을 때, 각 직선이, 제 2 열 내지 제 n 열 중 어느 하나의 열에 속하는 단 1 개의 와이어 본드 단자를 통과하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있는 경우, 와이어 본드 단자와 전기적으로 접속된 본딩 와이어가 모두 겹치지 않게 된다. In particular, when each straight line is drawn between the wire bond terminals belonging to the first row and adjacent to each other, the first straight line passes through only one wire bond terminal belonging to any one of the second to nth columns. When the wire bond terminals which belong to each column of the 2nd column to the nth column are arrange | positioned, all the wire bonding terminals and the bonding wire electrically connected do not overlap.

본 발명의 반도체 장치에서는, 또한, 상기 배선 기판은, 외부 접속 단자와 전기적으로 접속하기 위한 랜드부를 구비하고, 상기 반도체 소자와 상기 본딩 와이어를 밀봉하는 밀봉부재에 의해 밀봉되어 있고, 상기 랜드부는, 상기 밀봉부재에 의해서 밀봉된 에어리어 밖의 기판면에 배치되어 있는 것이 바람직하다. In the semiconductor device of the present invention, the wiring board further includes a land portion for electrically connecting with an external connection terminal, and is sealed by a sealing member for sealing the semiconductor element and the bonding wire, wherein the land portion, It is preferable to arrange | position to the board | substrate surface outside the area sealed by the said sealing member.

본 발명의 반도체 장치는, 상기에서 설명한 바와 같이, 접속 단자측에 배치된 와이어 본드 단자로부터의 인출 배선을, 효율적으로 도체 장치 외주부로 인출시키는 것이 가능하다. 그러므로, 상기 구성과 같이, 외부 접속 단자와 전기적으 로 접속하기 위한 랜드부가, 상기 밀봉부재에 의해서 밀봉된 에어리어 밖의 기판면에 배치되어 있는 반도체 장치에서는, 본 발명의 반도체 장치를 적용하는 것이 유효해진다. 또, 여기서 말하는 「기판면」이란, 배선 기판에 있어서의 반도체 소자가 설치된 측의 면을 말한다. As described above, the semiconductor device of the present invention can efficiently lead out lead wires from the wire bond terminals arranged on the connection terminal side to the outer peripheral portion of the conductor device. Therefore, in the semiconductor device in which the land portion for electrically connecting the external connection terminal is arranged on the substrate surface outside the area sealed by the sealing member as in the above configuration, it is effective to apply the semiconductor device of the present invention. . In addition, the "substrate surface" as used here means the surface of the side in which the semiconductor element in a wiring board was provided.

또, 본 발명의 배선 기판에서는, 상기 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자의 수의 비율이, 2 ： 1 ： 1 인 것이 바람직하다. Moreover, in the wiring board of this invention, it is preferable that the ratio of the number of the wire bond terminals which belongs to each column of the said nth-2nd column, the n-1st column, and the nth column is 2: 1: 1.

또한, 외부 접속 단자와 전기적으로 접속하기 위한 랜드부를 구비하고, 상기 반도체 소자와 상기 본딩 와이어를 밀봉하는 밀봉부재에 의해 밀봉되어 있어, 상기 랜드부는, 상기 밀봉부재에 의해 밀봉된 에어리어 밖의 기판면에 배치되어 있는 것이 바람직하다. And a land portion for electrically connecting with an external connection terminal, and sealed by a sealing member sealing the semiconductor element and the bonding wire, wherein the land portion is formed on a substrate surface outside the area sealed by the sealing member. It is preferable to arrange.

본 발명의 반도체 장치는, 이상과 같이, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해지므로, 특히 반도체 산업에 매우 바람직하게 적용할 수 있다. 특히, 본 발명은, 반도체 패키지 상에 다른 반도체 패키지를 겹쳐 쌓아올린 패키지 스택 타입의 반도체 장치에 적용할 수 있다. As described above, the semiconductor device of the present invention can produce a wiring board having low cost and stable quality, and therefore can be particularly preferably applied to the semiconductor industry. In particular, the present invention can be applied to a package stack type semiconductor device in which other semiconductor packages are stacked on a semiconductor package.

또, 본 발명은, 이상 설시한 각 구성에 한정되는 것이 아니라, 특허 청구의 범위에 나타낸 범위에서 각종 변경이 가능하고, 상이한 실시 형태에 각각 개시된 기술적 수단을 적절하게 조합하여 얻어지는 실시 형태에 대해서도 본 발명의 기술적 범위에 포함된다. In addition, this invention is not limited to each structure demonstrated above, Various changes are possible in the range shown to the Claim, and also about embodiment obtained by combining suitably the technical means disclosed in each embodiment, respectively, It is included in the technical scope of the invention.

또한, 발명의 상세한 설명의 부분에 있어서 이루어진 구체적인 실시 형태 또 는 실시예는, 어디까지나, 본 발명의 기술 내용을 분명하게 하는 것으로서, 그러한 구체예에만 한정하여 협의로 해석되어야 할 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 각종 변경하여 실시할 수 있는 것이다.In addition, specific embodiment or Example which were made in the part of detailed description of this invention is making clear the technical content of this invention to the last, and should not interpret only by such a specific example and consultation by the present invention. Various modifications can be made within the spirit and scope of the following claims.

본 발명의 반도체 장치는, 이상과 같이, 저가이면서 안정적인 품질을 갖는 배선 기판을 제작하는 것이 가능해지므로, 특히 반도체 산업에 매우 바람직하게 적용할 수 있다. 특히, 본 발명은, 반도체 패키지 상에 다른 반도체 패키지를 겹쳐 쌓아올린 패키지 스택 타입의 반도체 장치에 적용할 수 있다. As described above, the semiconductor device of the present invention can produce a wiring board having low cost and stable quality, and therefore can be particularly preferably applied to the semiconductor industry. In particular, the present invention can be applied to a package stack type semiconductor device in which other semiconductor packages are stacked on a semiconductor package.

Claims (13)

반도체 소자와, 배선 패턴이 형성된 배선 기판을 구비하고,A semiconductor element and a wiring board on which wiring patterns are formed, 상기 배선 패턴은, 상기 반도체 소자에 설치된 접속 단자와 본딩 와이어에 의해 전기적으로 접속된 와이어 본드 단자를 갖고,The wiring pattern has a wire bond terminal electrically connected by a connection terminal and a bonding wire provided in the semiconductor element, 복수의 접속 단자와 대향하도록, 복수의 와이어 본드 단자가 복수의 열을 이루어 배치되어 있는 반도체 장치로서,A semiconductor device in which a plurality of wire bond terminals are arranged in a plurality of rows so as to face a plurality of connection terminals. 상기 복수의 열을, 상기 접속 단자측으로부터 순서대로, 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 했을 때,When the plurality of columns are the first to the nth columns (n is an integer of 3 or more) in order from the connection terminal side, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 인 것을 특징으로 하는 반도체 장치. The pitch ratio of the wire bond terminals which belong to each column of the nth-2nd column, the n-1st column, and the nth column is 1: 2: 2, The semiconductor device characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 제 1 열 내지 제 n 열 중, 제 m 열에 속하는 와이어 본드 단자끼리의 피치를 Pm 으로 했을 때, Pm 은, 하기 식 (1) When the pitches of the wire bond terminals belonging to the mth column among the first to nth columns are set to P m , P m is represented by the following formula (1) Pm=P1×2m-1(m=1, 2, 3,‥‥, n-1), Pn=P1×2n-2… (1) P m = P 1 x 2 m-1 (m = 1, 2, 3, ..., n-1), P n = P 1 x 2 n-2 . (One) 로 표시되는 관계가 성립하도록 설정되어 있는 것을 특징으로 하는 반도체 장치. The semiconductor device characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자의 수의 비율이, 2 ： 1 ： 1 인 것을 특징으로 하는 반도체 장치. The ratio of the number of the wire bond terminals which belong to each column of the said nth-2nd column, the n-1st column, and the nth column is 2: 1: 1, The semiconductor device characterized by the above-mentioned. 제 3 항에 있어서,The method of claim 3, wherein 제 1 열 내지 제 n 열 중, 제 m 열에 속하는 와이어 본드 단자의 수를 am 으로 했을 때, am 은, 하기 식 (2) When the number of the wire bond terminals belonging to one column to the n-th column of, the m-th column to a m, a m, the following formula (2) am=am＋1＋am＋2＋‥‥＋an-1＋an … (2) a m = a m + 1 + a m + 2 + ‥‥ + a n-1 + a n ... (2) 로 표시되는 관계가 성립하도록 설정되어 있는 것을 특징으로 하는 반도체 장치. The semiconductor device characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 제 1 열에 속하고 서로 인접하는 와이어 본드 단자 사이에 각각 직선을 그었을 때, 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자를 통과하는 직선이 1 개 이상 존재하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있는 것을 특징으로 하는 반도체 장치. The second through nth columns such that when straight lines are drawn between the wire bond terminals belonging to the first row and adjacent to each other, there is at least one straight line passing through the wire bond terminals belonging to the respective columns of the second row to the nth row. A semiconductor device, wherein wire bond terminals belonging to each column of the rows are arranged. 제 1 항에 있어서,The method of claim 1, 제 1 열에 속하고 서로 인접하는 와이어 본드 단자 사이에 각각 직선을 그었 을 때, 각 직선이 제 2 열 내지 제 n 열 중 어느 한 열에 속하는 단 1 개의 와이어 본드 단자를 통과하도록, 상기 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자가 배치되어 있는 것을 특징으로 하는 반도체 장치. When each straight line is drawn between the wire bond terminals belonging to the first row and adjacent to each other, the second to the second row to the first straight line pass through only one wire bond terminal belonging to any one of the second to nth columns. The wire bond terminal belonging to each column of the nth column is arrange | positioned, The semiconductor device characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 제 2 열 내지 제 n 열의 각 열에 속하는 와이어 본드 단자는, 제 1 열에 속하는 와이어 본드 단자에 대해서, 상기 접속 단자끼리의 피치분만큼 어긋나 배치되어 있는 것을 특징으로 하는 반도체 장치. The wire bond terminals belonging to each column of the 2nd column to the nth column are arrange | positioned with respect to the wire bond terminal which belongs to a 1st column by the pitch part of the said connection terminals, The semiconductor device characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 배선 기판은 외부 접속 단자와 전기적으로 접속하기 위한 랜드부를 추가로 구비하고, 상기 반도체 소자와 상기 본딩 와이어를 밀봉하는 밀봉부재에 의해 밀봉되어 있고,The wiring board further includes a land portion for electrically connecting with an external connection terminal, and is sealed by a sealing member for sealing the semiconductor element and the bonding wire, 상기 랜드부는 상기 밀봉부재에 의해서 밀봉된 에어리어 밖의 기판면에 배치되어 있는 것을 특징으로 하는 반도체 장치. And the land portion is disposed on a substrate surface outside the area sealed by the sealing member. 반도체 소자와 배선 패턴이 형성된 배선 기판을 구비하고,A wiring board having a semiconductor element and a wiring pattern formed thereon, 상기 배선 패턴은 상기 반도체 소자에 설치된 접속 단자와 본딩 와이어에 의해 전기적으로 접속된 와이어 본드 단자를 갖고,The wiring pattern has a wire bond terminal electrically connected by a connection wire and a connection terminal provided in the semiconductor element, 복수의 접속 단자와 대향하도록, 복수의 와이어 본드 단자가 복수의 열을 이 루어 배치되어 있는 반도체 장치가 복수 개 적층된 적층형 반도체 장치로서,A laminated semiconductor device in which a plurality of semiconductor devices in which a plurality of wire bond terminals are arranged in a plurality of rows so as to face a plurality of connection terminals are stacked. 상기 복수의 열을, 상기 접속 단자측으로부터 순서대로, 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 했을 때,When the plurality of columns are the first to the nth columns (n is an integer of 3 or more) in order from the connection terminal side, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 인 적층형 반도체 장치. The laminated semiconductor device in which the pitch ratio of the wire bond terminals which belong to each column of the nth-2nd column, the n-1th column, and the nth column is 1: 2: 2. 제 9 항에 있어서,The method of claim 9, 배선 기판은 외부 접속 단자와 전기적으로 접속하기 위한 랜드부를 구비하고,The wiring board has a land portion for electrically connecting with an external connection terminal, 상기 랜드부는 적층된 반도체 장치간의 도통을 확보하기 위해서 설치되어 있는 것을 특징으로 하는 적층형 반도체 장치. And said land portion is provided to ensure conduction between the stacked semiconductor devices. 탑재하는 반도체 소자에 설치된 접속 단자와 전기적으로 접속하는 와이어 본드 단자를 갖는 배선 패턴이 형성되어 있고,The wiring pattern which has the wire bond terminal electrically connected with the connection terminal provided in the semiconductor element to mount is formed, 복수의 접속 단자와 대향하도록, 복수의 와이어 본드 단자가 복수의 열을 이루어 배치되어 있는 배선 기판으로서,As a wiring board in which the plurality of wire bond terminals are arranged in a plurality of rows so as to face the plurality of connection terminals, 상기 복수의 열을, 상기 접속 단자측으로부터 순서대로, 제 1 열 내지 제 n 열 (n 은 3 이상의 정수) 로 했을 때,When the plurality of columns are the first to the nth columns (n is an integer of 3 or more) in order from the connection terminal side, 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자끼리의 피치 비율이, 1 ： 2 ： 2 인 것을 특징으로 하는 배선 기판. The pitch ratio of the wire bond terminals which belong to each column of the nth-2nd column, the n-1st column, and the nth column is 1: 2: 2, The wiring board characterized by the above-mentioned. 제 11 항에 있어서,The method of claim 11, 상기 제 n-2 열, 제 n-1 열, 및 제 n 열의 각 열에 속하는 와이어 본드 단자의 수의 비율이, 2 ： 1 ： 1 인 것을 특징으로 하는 배선 기판. The ratio of the number of the wire bond terminals which belong to each column of the said nth-2nd column, the n-1st column, and the nth column is 2: 1: 1, The wiring board characterized by the above-mentioned. 제 11 항에 있어서,The method of claim 11, 외부 접속 단자와 전기적으로 접속하기 위한 랜드부를 추가로 구비하고, A land portion for electrically connecting with an external connection terminal is further provided, 상기 반도체 소자와 상기 본딩 와이어를 밀봉하는 밀봉부재에 의해서 밀봉되어 있고,Sealed by a sealing member sealing the semiconductor element and the bonding wire, 상기 랜드부는 상기 밀봉부재에 의해 밀봉된 에어리어 밖의 기판면에 배치되어 있는 것을 특징으로 하는 배선 기판. And the land portion is disposed on a substrate surface outside the area sealed by the sealing member.
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KR20060074679A (en) * 2004-12-28 2006-07-03 삼성전자주식회사 Ad hoc network for extending routing to support internet protocol version 6 protocol and routing extending method thereof

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