KR100832717B1 - Method for forming the gate of a transistor - Google Patents

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Abstract

A method for manufacturing a gate of a transistor is provided to prevent the collapse of a gate by forming a gate oxide layer which is made of an oxide layer at the both sides of a gate poly. A first insulating layer is formed on a semiconductor substrate(200). A second insulating layer pattern is formed on the first insulating layer. An LDD(Lightly Doped Drain) region is formed on the substrate which is located at both sides of the second insulating layer pattern. A third insulating layer surrounding the second insulating layer pattern is formed. The second insulating pattern is removed. A poly silicon layer(214) is deposited on the entire surface above the substrate. A gate region is formed by patterning the poly silicon layer, the third insulating layer and the first insulating layer.

Description

트랜지스터의 게이트 형성 방법{Method for forming the gate of a transistor}Method for forming the gate of a transistor

도 1은 종래의 일반적인 반도체 소자의 하나인 트랜지스터의 단면도이다.1 is a cross-sectional view of a transistor which is one of the conventional semiconductor devices.

도 2a 내지 도 2f는 본 발명에 따른 트랜지스터의 게이트 형성 방법을 설명하는 공정도이다.2A to 2F are process diagrams illustrating a gate forming method of a transistor according to the present invention.

본 발명은 반도체 소자에 관한 것으로, 좀더 상세하게는 트랜지스터의 게이트 형성 방법에 관한 것이다. The present invention relates to a semiconductor device, and more particularly to a method of forming a gate of a transistor.

도 1에는 종래의 일반적인 반도체 소자의 하나인 트랜지스터의 단면도가 도시되어 있다. 1 is a cross-sectional view of a transistor, which is one of the conventional general semiconductor devices.

도 1에 도시된 바와 같이, 통상, 종래의 기술에 따른 반도체 소자인 트랜지스터는(10) 크게, 기판(1)과, 이 기판(1)의 일부에 일련의 액티브 영역을 정의하는 소자 간 절연막(2)과, 이 소자간 절연막(2)에 의해 정의되는 액티브 영역에 형성되며, 게이트 절연막(4)에 의해 기판(1)으로부터 절연되는 게이트(3)와, 이 게이트 (3)의 좌우 측벽에 형성되는 스페이서(5)와, 게이트(3)를 중심으로 하여, 좌우 측 기판 표면에 형성되는 소오스/드레인 정션(6,7)과, 이 소오스/드레인 정션(6,7)으로부터 연장되어 게이트(3)의 좌우 측면에 돌출 형성되는 소오스/드레인 돌출부(8,9)의 조합으로 이루어진다. 여기서, 소오스/드레인 정션(6,7) 사이, 즉, 게이트(3)의 하부에 대응되는 기판 표면(A)에는 일련의 채널이 형성된다.As shown in FIG. 1, a transistor, which is a semiconductor device according to the related art, is largely divided into an interlayer insulating film (10), which defines a substrate 1 and a series of active regions in a part of the substrate 1. 2) and the gate 3 formed in the active region defined by the inter-element insulating film 2 and insulated from the substrate 1 by the gate insulating film 4, and the left and right sidewalls of the gate 3; The spacers 5 to be formed, the source / drain junctions 6 and 7 formed on the left and right substrate surfaces centering on the gate 3, and the source / drain junctions 6 and 7 extend from the source / drain junctions 6 and 7. It consists of a combination of source / drain protrusions 8, 9 which protrude on the left and right sides of 3). Here, a series of channels are formed between the source / drain junctions 6, 7, ie on the substrate surface A corresponding to the bottom of the gate 3.

그런데, 최근들어 반도체 소자의 집적도 증가에 따라, 트랜지스터의 게이트 전극(3)의 사이즈가 점차 축소되면서, 소오스/드레인 간 채널길이 또한 급격히 짧아지고 있는 추세에 있다.However, in recent years, as the degree of integration of semiconductor devices increases, the size of the gate electrode 3 of the transistor gradually decreases, so that the channel length between the source and the drain also decreases rapidly.

특히 디자인 룰이 45nm 이하로 축소됨에 따라 게이트의 길이 또한 이에 대응하여 대폭 감소하고 있는 추세에 있다. In particular, as the design rule is reduced to 45 nm or less, the gate length also decreases correspondingly.

그런데, 일반적으로 디자인 룰이 대략 45nm 인 경우 게이트의 두께는 대략 1500Å 내외이므로 게이트의 길이가 지속적으로 감소하는 경우 게이트가 쓰러 되는 문제점이 발생한다.However, in general, when the design rule is about 45 nm, the thickness of the gate is about 1500 mW, and thus the gate may fall when the length of the gate is continuously reduced.

즉, 종래의 경우, 게이트를 패터닝화하는 공정 후, 게이트가 무너지는 경향이 발생하는 문제점이 초래된다. That is, in the conventional case, a problem occurs that a tendency for the gate to collapse occurs after the process of patterning the gate.

본 발명은 게이트의 사이즈가 감소함에도 불구하고 게이트 형상의 무너짐을 방지할 수 있는 트랜지스터의 게이트 형성 방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a gate of a transistor that can prevent the gate shape from collapsing even though the size of the gate is reduced.

본 발명에서 제안하는 트랜지스터의 게이트 형성 방법은 상기 반도체 기판에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막상에 제 2 절연막 패턴을 형성하는 단계; 상기 제 2 절연막 패턴의 양측에 위치하는 상기 반도체 기판에 LDD 영역을 형성하는 단계; 상기 제 2 절연막 패턴을 에워싸는 제 3 절연막을 형성하는 단계; 상기 제 3 절연막 패턴을 제거하는 단계; 폴리 실리콘을 상기 반도체 기판의 상부 전면에 증착하는 단계; 상기 폴리 실리콘 및 제 3 절연막 및 제 1 절연막을 패터닝하여 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.The gate forming method of the transistor proposed in the present invention comprises the steps of forming a first insulating film on the semiconductor substrate; Forming a second insulating film pattern on the first insulating film; Forming LDD regions in the semiconductor substrate on both sides of the second insulating layer pattern; Forming a third insulating film surrounding the second insulating film pattern; Removing the third insulating film pattern; Depositing polysilicon over the top surface of the semiconductor substrate; And patterning the polysilicon, the third insulating film, and the first insulating film to form a gate region.

본 발명에 있어서, 상기 게이트 영역의 측벽에 스페이서를 형성하는 단계, 및 상기 LDD 영역의 일부에 고농도 불순물을 주입하여 소오스와 드레인을 형성하는 단계를 더 구비하는 것을 특징으로 한다.The method may further include forming spacers on sidewalls of the gate region, and forming a source and a drain by injecting high concentration impurities into a portion of the LDD region.

본 발명에 있어서, 상기 게이트 영역의 단면적은 상기 제 2 절연막의 단면적보다 넓은 것을 특징으로 한다.In the present invention, the cross-sectional area of the gate region is wider than that of the second insulating film.

본 발명에 있어서, 상기 제 1 절연막은 산화막인 것을 특징으로 한다.In the present invention, the first insulating film is characterized in that the oxide film.

본 발명에 있어서, 상기 제 2 절연막은 질화막인 것을 특징으로 한다.In the present invention, the second insulating film is characterized in that the nitride film.

본 발명에 있어서, 상기 제 3 절연막은 산화막인 것을 특징으로 한다.In the present invention, the third insulating film is characterized in that the oxide film.

본 발명에 있어서, 상기 제 1 절연막과 상기 제 2 절연막은 서로 상이한 재질의 절연막인 것을 특징으로 한다.In the present invention, the first insulating film and the second insulating film is characterized in that the insulating film of different materials.

본 발명에 있어서, 상기 게이트 영역은 패터닝된 폴리 게이트와, 상기 폴리 게이트의 내부 양측에 존재하는 제 3 절연막의 일부인 게이트 지지부와, 상기 폴리 게이트 및 상기 게이트 지지부의 저면에 존재하는 제 1 절연막으로 이루어지는 것을 특징으로 한다.In the present invention, the gate region includes a patterned poly gate, a gate support portion that is part of a third insulating film existing on both sides of the poly gate, and a first insulating film on the bottom surface of the poly gate and the gate support portion. It is characterized by.

이하, 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f에는 본 발명에 따른 트랜지스터의 게이트 형성 방법을 설명하는 공정도가 도시되어 있다. 2A to 2F are flowcharts illustrating a method of forming a gate of a transistor according to the present invention.

본 발명에 따른 트랜지스터를 제조하기 위하여, 먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)을 준비한다. 반도체 기판(200)은 실리콘이 바람직하나, 본 발명의 기술적 사상이 적용되는 한 다른 재질의 반도체 기판도 가능할 것이다.In order to manufacture a transistor according to the present invention, first, as shown in FIG. 2A, a semiconductor substrate 200 is prepared. The semiconductor substrate 200 is preferably silicon, but semiconductor substrates of other materials may be used as long as the technical spirit of the present invention is applied.

다음, 반도체 기판(200)상에 절연막(202)을 형성한다. 절연막(202)은 산화막으로 구성하는 것이 바람직한데, 특히 열산화막으로 형성하는 것이 더욱 바람직하다. 이하에서는 설명의 편의를 위하여 '202'를 산화막이라 한다.Next, an insulating film 202 is formed on the semiconductor substrate 200. The insulating film 202 is preferably composed of an oxide film, more preferably a thermal oxide film. Hereinafter, for convenience of explanation, '202' is referred to as an oxide film.

다음, 산화막(202)상에 포토 레지스트를 도포한 후 리소그래피 공정을 거쳐 포토 레지스트(204)에 의하여 둘러싸인 소정의 개구부(m)를 형성한다. 즉, 개구부(m)의 주변에 도포되어 있는 포토 레지스트(204)는 그대로 잔존한다.Next, after the photoresist is applied on the oxide film 202, a predetermined opening m surrounded by the photoresist 204 is formed through a lithography process. That is, the photoresist 204 applied around the opening m remains as it is.

다음, 상기 개구부(m)에 절연막인 질화막(206: SiN)막을 형성하는 증착 공정을 수행한다. 이는 CVD 공정에 의하여 이루어지는 것이 바람직할 것이다(도 2b 참조). 본 발명에서 형성된 질화막(206)의 두께는 대략 10nm이였다. Next, a deposition process is performed to form a nitride film 206 (SiN) film as an insulating film in the opening m. This would preferably be done by a CVD process (see Figure 2b). The thickness of the nitride film 206 formed in the present invention was approximately 10 nm.

그 다음, 질화막(206) 주변의 포토 레지스터(204)를 제거하는 공정을 수행한 후, 소오스 및 드레인 형성을 위한 LDD 영역(a, b)에 불순물을 주입한다.Then, after performing the process of removing the photoresist 204 around the nitride film 206, impurities are implanted into the LDD regions (a, b) for forming the source and drain.

지금까지의 공정 결과는 도 2b에 도시되어 있다. The process results thus far are shown in FIG. 2B.

다음, 반도체 기판(200)의 상부 표면에 도 2c와 같은 산화막(212)을 형성한다. 산화막(212)은 열산화막으로 질화막(206)에 인접하여서는 실리콘이 정상적으로 성장하지 못함으로 인하여 도면과 같이 틈이 형성된다. Next, an oxide film 212 as shown in FIG. 2C is formed on the upper surface of the semiconductor substrate 200. Since the oxide film 212 is a thermal oxide film and silicon is not normally grown adjacent to the nitride film 206, a gap is formed as shown in the figure.

한편, 산화막(212)은 산화막(220)상에 형성되며, 그 두께는 대략 질화막(206)의 두께와 비슷하다. 본 발명에서는 대략 8nm로 형성하였다.On the other hand, the oxide film 212 is formed on the oxide film 220, the thickness of which is approximately similar to the thickness of the nitride film 206. In the present invention, it was formed to approximately 8nm.

다음, 질화막(206)을 식각 공정에 의하여 제거한다. 이 경우, 습식 식각 공정이 바람직할 것이다. Next, the nitride film 206 is removed by an etching process. In this case, a wet etching process would be preferred.

다음, 도 2d와 같이 반도체 기판(200)의 상부 전면에 대하여 폴리 실리콘(214)을 증착시키는 공정을 수행한다. 이때, 폴리 실리콘(214)의 두께는 대략 150nm로, 질화막(206)의 두께에 비하여 대략 15배 내외이다.Next, as illustrated in FIG. 2D, a process of depositing polysilicon 214 is performed on the entire upper surface of the semiconductor substrate 200. At this time, the thickness of the polysilicon 214 is approximately 150 nm, which is about 15 times larger than the thickness of the nitride film 206.

다음, 마스크를 이용하여 폴리 실리콘(214), 산화막(212) 및 산화막(202)에 대한 패터닝 과정을 수행하여 도 2e와 같은 단면을 갖는 트랜지스터를 형성한다.Next, a patterning process is performed on the polysilicon 214, the oxide film 212, and the oxide film 202 by using a mask to form a transistor having a cross section as shown in FIG. 2E.

상기 패터닝 과정은 트랜지스터의 게이트 영역을 형성하는 과정으로, 게이트 폴리(214'), 게이트 지지부(212') 및 게이트 산화막(202')가 형성된다.The patterning process is a process of forming a gate region of a transistor, and a gate poly 214 ', a gate support 212', and a gate oxide film 202 'are formed.

즉, 도 2e에 도시된 바와 같이, 패터닝 과정에 의하여 게이트 폴리(214')가 형성되며, 게이트 폴리(214')의 하부 좌우 양측에는 산화막(212)의 일부인 게이트 지지부(212')가 잔존한다. 게이트 산화막(202')의 형성 면적은 게이트 폴리(214')의 단면적과 동일하며, 게이트 산화막(202')의 상부 좌우 양측에는 게이트 지지부(212')가 형성되어 있다. That is, as shown in FIG. 2E, the gate poly 214 ′ is formed by the patterning process, and the gate support 212 ′, which is part of the oxide film 212, remains on both left and right sides of the gate poly 214 ′. . The formation area of the gate oxide film 202 'is the same as the cross-sectional area of the gate poly 214', and gate support parts 212 'are formed on both left and right sides of the gate oxide film 202'.

그리고, 소오스 및 드레인 형성을 위한 LDD 영역(a, b)의 각 일단은 게이트 산화막(202')의 양측 하부에까지 진입하여 있으며, 그 진입 정도는 대략 게이트 지지부(212')의 길이에 대응한다. One end of each of the LDD regions a and b for forming the source and the drain penetrates under both sides of the gate oxide film 202 ′, and the degree of entry corresponds to the length of the gate support 212 ′.

다음, 도 2f에 도시된 바와 같이, 폴리 게이트(214')의 측벽에 스페이 서(222)를 형성하는 공정과, LDD 영역(a, b)의 일부에 고농도 불순물을 주입하여 트랜지스터의 소오스와 드레인을 형성하는 과정은 일반적인 제조 공정과 큰 차이가 없다. Next, as shown in FIG. 2F, the spacer 222 is formed on the sidewall of the poly gate 214 ′, and a high concentration of impurities are injected into a portion of the LDD regions a and b to thereby source and drain the transistor. Forming process is not much different from the general manufacturing process.

본 발명에서는 반도체 소자의 고집적화로 인하여 트랜지스터의 게이트 사이즈가 급격히 감소함으로 인하여 초래되는 게이트 형상의 무너짐을 방지하기 위하여 게이트 폴리의 내부 양측에 산화막으로 이루어진 게이트 산화막을 형성하는 과정을 추가로 제공하였다. The present invention further provides a process of forming a gate oxide film formed of oxide films on both sides of the gate poly in order to prevent gate shape collapse caused by a sharp decrease in the gate size of the transistor due to high integration of the semiconductor device.

본 발명에 의할 경우, 게이트 사이즈의 감소로 인하여 초래될 수 있는 게이트의 무너짐을 방지할 수 있는 효과가 있다. According to the present invention, there is an effect that can prevent the collapse of the gate that may be caused by the reduction in the gate size.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

Claims (7)

반도체 기판을 제공하는 단계;Providing a semiconductor substrate; 상기 반도체 기판에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the semiconductor substrate; 상기 제 1 절연막상에 제 2 절연막 패턴을 형성하는 단계;Forming a second insulating film pattern on the first insulating film; 상기 제 2 절연막 패턴의 양측에 위치하는 상기 반도체 기판에 LDD 영역을 형성하는 단계;Forming LDD regions in the semiconductor substrate on both sides of the second insulating layer pattern; 상기 제 2 절연막 패턴을 에워싸는 제 3 절연막을 형성하는 단계;Forming a third insulating film surrounding the second insulating film pattern; 상기 제 2 절연막 패턴을 제거하는 단계;Removing the second insulating film pattern; 폴리 실리콘을 상기 반도체 기판의 상부 전면에 증착하는 단계;Depositing polysilicon over the top surface of the semiconductor substrate; 상기 폴리 실리콘 및 제 3 절연막 및 제 1 절연막을 패터닝하여 게이트 영역을 형성하는 단계;Patterning the polysilicon, the third insulating film, and the first insulating film to form a gate region; 를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.Gate forming method of a transistor comprising a. 제 1 항에 있어서, The method of claim 1, 상기 게이트 영역의 측벽에 스페이서를 형성하는 단계, 및 Forming a spacer on sidewalls of the gate region, and 상기 LDD 영역의 일부에 고농도 불순물을 주입하여 소오스와 드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.And implanting a high concentration of impurities into a portion of the LDD region to form a source and a drain. 제 1 항에 있어서,The method of claim 1, 상기 게이트 영역의 단면적은 상기 제 2 절연막의 단면적보다 넓은 것을 특징으로 하는 트랜지스터의 게이트 형성 방법. The cross-sectional area of the gate region is larger than the cross-sectional area of the second insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은 산화막인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.And the first insulating film is an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 절연막은 질화막인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.And the second insulating film is a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 제 3 절연막은 산화막인 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.And the third insulating film is an oxide film. 제 1 항에 있어서, 상기 게이트 영역은 The method of claim 1, wherein the gate area is 패터닝된 폴리 게이트와,Patterned poly gate, 상기 폴리 게이트의 내부 양측에 존재하는 제 3 절연막의 일부인 게이트 지지부와,A gate support part which is part of a third insulating film existing on both sides of the poly gate; 상기 폴리 게이트 및 상기 게이트 지지부의 저면에 존재하는 제 1 절연막으 로 이루어지는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.And a first insulating film present on the bottom surface of the poly gate and the gate support part.
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