KR100829456B1 - Band-gap bias controlling circuit and semiconductor integrated circuit with the same - Google Patents

Band-gap bias controlling circuit and semiconductor integrated circuit with the same Download PDF

Info

Publication number
KR100829456B1
KR100829456B1 KR1020070022960A KR20070022960A KR100829456B1 KR 100829456 B1 KR100829456 B1 KR 100829456B1 KR 1020070022960 A KR1020070022960 A KR 1020070022960A KR 20070022960 A KR20070022960 A KR 20070022960A KR 100829456 B1 KR100829456 B1 KR 100829456B1
Authority
KR
South Korea
Prior art keywords
voltage
node
sleep mode
mode signal
band gap
Prior art date
Application number
KR1020070022960A
Other languages
Korean (ko)
Inventor
김형수
박근우
김용주
김종운
송희웅
오익수
황태진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070022960A priority Critical patent/KR100829456B1/en
Application granted granted Critical
Publication of KR100829456B1 publication Critical patent/KR100829456B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators

Abstract

A band-gap bias controlling circuit and a semiconductor integrated circuit including the same are provided to stabilize a bias voltage at high speed by controlling the switching of a voltage level forming a node using a band-gap voltage. A band-gap bias controlling circuit includes first and second nodes(N1,N2), first and second voltage generators(110,120), and a switching unit(130). The first voltage generator generates a positive bias voltage to the first node according to a sleep mode signal. The second voltage generator generates a negative bias voltage to the second node according to the sleep mode signal. The switching unit switches the first and second nodes according to the sleep mode signal and a band-gap voltage.

Description

밴드 갭 바이어스 제어 회로 및 이를 포함하는 반도체 집적 회로{Band-Gap Bias Controlling Circuit and Semiconductor Integrated Circuit with the Same}Band-gap bias control circuit and semiconductor integrated circuit including the same {Band-Gap Bias Controlling Circuit and Semiconductor Integrated Circuit with the Same}

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성도,1 is a configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention;

도 2는 도 1에 도시한 밴드 갭 바이어스 제어 회로의 상세 구성도이다.FIG. 2 is a detailed configuration diagram of the band gap bias control circuit shown in FIG. 1.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : 밴드 갭 바이어스 제어 회로 20 : 밴드 갭 회로10: band gap bias control circuit 20: band gap circuit

30 : 버퍼30: buffer

본 발명은 밴드 갭(Band-Gap) 바이어스 제어 회로 및 이를 포함하는 반도체 집적 회로에 관한 것으로, 보다 상세하게는 빠른 응답 속도를 갖는 밴드 갭 바이어스 제어 회로 및 이를 포함하는 반도체 집적 회로에 관한 것이다.The present invention relates to a band-gap bias control circuit and a semiconductor integrated circuit including the same, and more particularly, to a band gap bias control circuit having a fast response speed and a semiconductor integrated circuit including the same.

일반적으로 반도체 집적 회로는 외부 공급전원(VDD) 및 그라운드 전원(VSS) 등의 전원을 칩의 외부로부터 공급 받아 기준 전압(Vref), 코어 전압(Vcore), 주변 전압(Vperi), 고전위 전압(VPP) 및 벌크 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. 이 때 상기 기준 전압은 상기 코어 전압, 상기 주변 전압, 상 기 고전위 전압 및 상기 벌크 전압 등을 생성하는 데에 사용되는 중요한 전원이 된다.In general, a semiconductor integrated circuit receives power such as an external power supply (VDD) and a ground power supply (VSS) from the outside of the chip, and includes a reference voltage (Vref), a core voltage (Vcore), an ambient voltage (Vperi), and a high potential voltage ( Internal voltages such as VPP) and bulk voltage (VBB) are generated and used by themselves. In this case, the reference voltage becomes an important power source used to generate the core voltage, the peripheral voltage, the high potential voltage, the bulk voltage, and the like.

상기 기준 전압은 PVT(Process, Voltage, Temperature : 전압, 공정, 온도)와 같은 외부 환경의 영향에도 일정한 레벨의 전위를 유지하여야 한다. 이를 위해, 반도체 집적 회로에는 밴드 갭 회로가 구비되며, 상기 밴드 갭 회로는 외부 조건의 변화에도 일정한 레벨의 밴드 갭 전압을 생성하여 상기 기준 전압으로서 활용되도록 한다. 뿐만 아니라, 상기 밴드 갭 회로는 외부 조건에 독립적인 전위 레벨을 갖는 전압을 생성하는 여러 영역에서 활용될 수 있다.The reference voltage must maintain a constant level of electric potential even under the influence of an external environment such as PVT (Process, Voltage, Temperature). To this end, a semiconductor integrated circuit is provided with a band gap circuit, and the band gap circuit generates a band gap voltage of a constant level even when a change in external conditions is used to be used as the reference voltage. In addition, the band gap circuit may be utilized in various areas for generating a voltage having a potential level independent of external conditions.

저전력화를 지향하는 반도체 집적 회로는 배터리의 사용량을 감소시키기 위하여, 동작하지 않는 회로 영역으로의 전원 공급을 차단하는 기술을 도입하였다. 이를 일반적으로 슬립 모드(Sleep Mode)라고 하는데, 반도체 메모리 장치의 경우, 슬립 모드 신호의 제어에 따라 최소 기능만을 남겨두고 나머지 기능들을 비활성화시킨다. 반도체 집적 회로는 밴드 갭 전압의 생성을 위하여 밴드 갭 바이어스 제어 회로, 밴드 갭 회로 및 버퍼를 구비하며, 슬립 모드시 로우 레벨(Low Level)의 밴드 갭 전압을 생성하여 전력 소모를 최소화시킨다.In order to reduce the amount of battery usage, semiconductor integrated circuits aimed at lowering power have introduced a technique of cutting off power supply to an inactive circuit region. This is generally referred to as a sleep mode. In the case of a semiconductor memory device, the rest of the functions are deactivated while leaving only a minimum function under the control of the sleep mode signal. The semiconductor integrated circuit includes a band gap bias control circuit, a band gap circuit, and a buffer for generating a band gap voltage, and generates a low level band gap voltage in the sleep mode to minimize power consumption.

그러나 이와 같은 반도체 집적 회로의 구성은 응답 속도가 느리다는 단점이 있었다. 즉, 밴드 갭 바이어스 제어 회로가 밴드 갭 회로에 제공하는 바이어스 전압이 정상 궤도에 들어서는 데에 걸리는 시간으로 인해 고속화 구현에 기술적 한계가 존재하였던 것이다. 따라서 밴드 갭 바이어스 제어 회로의 바이어스 전압이 보다 빠른 응답 속도를 갖게 하는 것은 반도체 집적 회로의 고속화 구현을 위한 중요 한 과제로 대두되었다.However, such a semiconductor integrated circuit has a disadvantage in that the response speed is slow. That is, due to the time taken for the bias voltage provided by the band gap bias control circuit to the band gap circuit to enter the normal trajectory, there was a technical limitation in implementing the high speed. Therefore, the faster response speed of the bias voltage of the band gap bias control circuit has emerged as an important task for the high speed implementation of semiconductor integrated circuits.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고속으로 바이어스 전압을 안정화시키는 밴드 갭 바이어스 제어 회로를 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and there is a technical problem to provide a band gap bias control circuit that stabilizes a bias voltage at high speed.

또한 본 발명은 슬립 모드 탈출시 고속 동작을 구현하는 반도체 집적 회로를 제공하는 데에 다른 기술적 과제가 있다.In addition, the present invention has another technical problem to provide a semiconductor integrated circuit that implements a high-speed operation in the sleep mode escape.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 밴드 갭 바이어스 제어 회로는, 제 1 노드; 제 2 노드; 슬립 모드 신호의 제어에 따라 상기 제 1 노드에 포지티브 바이어스 전압을 생성하는 제 1 전압 생성부; 상기 슬립 모드 신호의 제어에 따라 상기 제 2 노드에 네거티브 바이어스 전압을 생성하는 제 2 전압 생성부; 및 상기 슬립 모드 신호와 밴드 갭 전압의 제어에 따라 상기 제 1 노드와 상기 제 2 노드를 스위칭하는 스위칭부;를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a band gap bias control circuit, including: a first node; Second node; A first voltage generator configured to generate a positive bias voltage at the first node according to a control of a sleep mode signal; A second voltage generator configured to generate a negative bias voltage at the second node according to the control of the sleep mode signal; And a switching unit configured to switch the first node and the second node according to the control of the sleep mode signal and the band gap voltage.

또한 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 슬립 모드 신호와 밴드 갭 전압의 제어에 따라 바이어스 전압을 제어하는 밴드 갭 바이어스 제어 회로; 상기 바이어스 전압으로부터 보상 전압을 생성하는 밴드 갭 회로; 및 상기 보상 전압을 버퍼링하여 상기 밴드 갭 전압을 출력하는 버퍼;를 포함하는 것을 특징으로 한다.In addition, the semiconductor integrated circuit according to another embodiment of the present invention, the band gap bias control circuit for controlling the bias voltage according to the control of the sleep mode signal and the band gap voltage; A band gap circuit for generating a compensation voltage from the bias voltage; And a buffer for outputting the band gap voltage by buffering the compensation voltage.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 구성도이다.1 is a configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention.

도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로는, 슬립 모드 신호(slp)와 밴드 갭 전압(Vbg)의 제어에 따라 포지티브 바이어스 전압(Vpbs)과 네거티브 바이어스 전압(Vnbs)을 제어하는 밴드 갭 바이어스 제어 회로(10), 상기 포지티브 바이어스 전압(Vpbs)과 상기 네거티브 바이어스 전압(Vnbs)으로부터 보상 전압(Vcps)을 생성하는 밴드 갭 회로(20) 및 상기 보상 전압(Vcps)을 버퍼링하여 상기 밴드 갭 전압(Vbg)을 출력하는 버퍼(30)를 포함한다.As illustrated, the semiconductor integrated circuit according to the exemplary embodiment of the present invention controls the positive bias voltage Vpbs and the negative bias voltage Vnbs according to the control of the sleep mode signal slp and the band gap voltage Vbg. Buffering the band gap bias control circuit 10, the band gap circuit 20 generating the compensation voltage Vcps from the positive bias voltage Vpbs and the negative bias voltage Vnbs, and the compensation voltage Vcps. And a buffer 30 for outputting the band gap voltage Vbg.

상기 슬립 모드 신호(slp)가 인에이블 되면, 상기 밴드 갭 바이어스 제어 회로(10)는 상기 포지티브 바이어스 전압(Vpbs)을 외부 공급전원 레벨(즉, 하이 레벨(High Level))로, 상기 네거티브 바이어스 전압(Vnbs)을 그라운드 전원 레벨(즉, 로우 레벨)로 만들어 상기 밴드 갭 회로(20)에 공급한다. 이 경우, 상기 밴드 갭 회로(20)는 하이 레벨의 상기 보상 전압(Vcps)을 생성하고, 상기 보상 전압(Vcps)은 상기 버퍼(30)에서 반전 및 버퍼링 되어 로우 레벨의 상기 밴드 갭 전압(Vbg)으로서 출력된다.When the sleep mode signal slp is enabled, the band gap bias control circuit 10 sets the positive bias voltage Vpbs to an external power supply level (ie, a high level) and the negative bias voltage. Vnbs is made to the ground power level (ie, low level) and supplied to the band gap circuit 20. In this case, the band gap circuit 20 generates the compensation voltage Vcps at the high level, and the compensation voltage Vcps is inverted and buffered in the buffer 30 so that the band gap voltage Vbg at the low level. Is output as

반면에 상기 슬립 모드 신호(slp)가 디스에이블 되면, 상기 밴드 갭 바이어스 제어 회로(10)는 상기 포지티브 바이어스 전압(Vpbs)과 상기 네거티브 바이어스 전압(Vnbs)을 상기 외부 공급전원 레벨과 상기 그라운드 전원 레벨의 중간 레벨로 조정한다. 이 때, 상기 밴드 갭 바이어스 제어 회로(10) 내의 상기 포지티브 바이 어스 전압(Vpbs)의 인가단과 상기 네거티브 바이어스 전압(Vnbs)의 인가단을 스위칭하는 신호로서 상기 밴드 갭 전압(Vbg)을 이용한다. 상기 밴드 갭 전압(Vbg)은 상기 반도체 집적 회로가 슬립 모드를 탈출하는 시점에 로우 레벨의 전위를 형성하기 때문에, 상기 밴드 갭 전압(Vbg)을 이용하여 상기 밴드 갭 바이어스 제어 회로(10)의 스위칭 동작을 수행하면 보다 빠른 응답 속도를 얻을 수 있다. 이후, 상기 밴드 갭 회로(20)는 상기 포지티브 바이어스 전압(Vpbs)과 상기 네거티브 바이어스 전압(Vnbs)을 공급 받아 로우 레벨의 상기 보상 전압(Vcps)을 생성한다. 그리고 상기 버퍼(30)는 상기 보상 전압(Vcps)을 반전 및 버퍼링하여 하이 레벨의 상기 밴드 갭 전압(Vbg)을 출력한다.On the other hand, when the sleep mode signal slp is disabled, the band gap bias control circuit 10 sets the positive bias voltage Vpbs and the negative bias voltage Vnbs to the external power supply level and the ground power supply level. To mid level. In this case, the band gap voltage Vbg is used as a signal for switching the application terminal of the positive bias voltage Vpbs and the application terminal of the negative bias voltage Vnbs in the band gap bias control circuit 10. Since the band gap voltage Vbg forms a low level potential at the time when the semiconductor integrated circuit escapes the sleep mode, the band gap voltage Vbg is used to switch the band gap bias control circuit 10. By performing the action, you get a faster response. Thereafter, the band gap circuit 20 receives the positive bias voltage Vpbs and the negative bias voltage Vnbs to generate the compensation voltage Vcps at a low level. The buffer 30 inverts and buffers the compensation voltage Vcps to output the high band gap voltage Vbg.

도 2는 도 1에 도시한 밴드 갭 바이어스 제어 회로의 상세 구성도이다.FIG. 2 is a detailed configuration diagram of the band gap bias control circuit shown in FIG. 1.

도시한 바와 같이, 상기 밴드 갭 바이어스 제어 회로(10)는 상기 슬립 모드 신호(slp)의 제어에 따라 제 1 노드(N1)에 상기 포지티브 바이어스 전압(Vpbs)을 생성하는 제 1 전압 생성부(110), 상기 슬립 모드 신호(slp)의 제어에 따라 제 2 노드(N2)에 네거티브 바이어스 전압(Vnbs)을 생성하는 제 2 전압 생성부(120) 및 상기 슬립 모드 신호(slp)와 상기 밴드 갭 전압(Vbg)의 제어에 따라 상기 제 1 노드(N1)와 상기 제 2 노드(N2)를 스위칭하는 스위칭부(130)를 포함한다.As illustrated, the band gap bias control circuit 10 generates a first voltage generator 110 generating the positive bias voltage Vpbs at the first node N1 under the control of the sleep mode signal slp. ), A second voltage generator 120 generating a negative bias voltage Vnbs at the second node N2 under the control of the sleep mode signal slp, and the sleep mode signal slp and the band gap voltage. And a switching unit 130 for switching the first node N1 and the second node N2 under the control of Vbg.

여기에서 상기 슬립 모드 신호(slp)는 로우 인에이블 신호로서 구현된다.The sleep mode signal slp is implemented as a low enable signal.

상기 제 1 전압 생성부(110)는, 게이트 단에 상기 슬립 모드 신호(slp)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 1 트랜지스터(TR1), 게이트 단과 드레인 단이 상기 제 1 노 드(N1)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 2 트랜지스터(TR2), 게이트 단이 상기 제 2 노드(N2)에 연결되고 드레인 단이 상기 제 1 노드(N1)에 연결되는 제 3 트랜지스터(TR3) 및 상기 제 3 트랜지스터(TR3)의 소스 단과 접지단 사이에 연결되는 저항 소자(R)를 포함한다.The first voltage generator 110 receives the sleep mode signal slp at a gate terminal, the external supply power VDD is applied to a source terminal, and a drain terminal thereof is connected to the first node N1. A first transistor TR1, a second transistor TR2 having a gate terminal and a drain terminal connected to the first node N1, and the external supply power source VDD applied to a source terminal, and a gate node having the second node. A third transistor TR3 connected to N2 and a drain terminal connected to the first node N1, and a resistor R connected between a source terminal and a ground terminal of the third transistor TR3. .

그리고 상기 제 2 전압 생성부(120)는 게이트 단이 상기 제 1 노드(N1)에 연결되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 연결되는 제 4 트랜지스터(TR4), 게이트 단과 드레인 단이 상기 제 2 노드(N2)에 연결되고 소스 단이 접지되는 제 5 트랜지스터(TR5) 및 게이트 단에 반전된 슬립 모드 신호(/slp)가 입력되고 드레인 단이 상기 제 2 노드(N2)에 연결되며 소스 단이 접지되는 제 6 트랜지스터(TR6)를 포함한다.In addition, the second voltage generator 120 has a gate terminal connected to the first node N1, the external supply power VDD applied to a source terminal, and a drain terminal connected to the second node N2. The fourth transistor TR4, the gate terminal and the drain terminal are connected to the second node N2, the source transistor is grounded, and the fifth transistor TR5 and the inverted sleep mode signal / slp are input to the gate terminal and are drained. A stage is connected to the second node N2 and includes a sixth transistor TR6 having a source terminal grounded.

또한 상기 스위칭부(130)는 게이트 단에 상기 밴드 갭 전압(Vbg)이 인가되고 소스 단이 상기 제 1 노드(N1)에 연결되는 제 7 트랜지스터(TR7) 및 게이트 단에 상기 슬립 모드 신호(slp)가 입력되고 드레인 단이 상기 제 7 트랜지스터(TR7)의 드레인 단에 연결되며 소스 단이 상기 제 2 노드(N2)에 연결되는 제 8 트랜지스터(TR8)를 포함한다.In addition, the switching unit 130 has the band gap voltage Vbg applied to a gate terminal thereof, and a sleep mode signal slp to a gate terminal thereof and a seventh transistor TR7 connected to a source node connected to the first node N1. ) Is input, the drain terminal is connected to the drain terminal of the seventh transistor TR7 and the source terminal includes an eighth transistor TR8 connected to the second node N2.

이 때, 상기 제 1 노드(N1)에 형성되는 전압이 상기 포지티브 바이어스 전압(Vpbs)이고, 상기 제 2 노드(N2)에 형성되는 전압이 상기 네거티브 바이어스 전압(Vnbs)이다.At this time, the voltage formed at the first node N1 is the positive bias voltage Vpbs, and the voltage formed at the second node N2 is the negative bias voltage Vnbs.

상기 슬립 모드 신호(slp)가 인에이블 되면, 즉 로우 레벨이면, 상기 제 1 트랜지스터(TR1)와 상기 제 6 트랜지스터(TR6)가 턴 온(Turn On) 되므로, 상기 제 1 노드(N1)에는 상기 외부 공급전원(VDD)이 전달되고, 상기 제 2 노드(N2)에는 상기 그라운드 전원(VSS)이 전달된다. 이 때, 상기 제 8 트랜지스터(TR8)는 턴 오프(Turn Off) 되므로, 상기 제 1 노드(N1)와 상기 제 2 노드(N2)에 각각 형성된 전압은 서로의 영향을 받지 않는다. 따라서 상기 포지티브 바이어스 전압(Vpbs)은 하이 레벨의 전위를, 상기 네거티브 바이어스 전압(Vnbs)은 로우 레벨의 전위를 갖게 된다.When the sleep mode signal slp is enabled, that is, at a low level, the first transistor TR1 and the sixth transistor TR6 are turned on, so that the first node N1 is turned on. An external supply power source VDD is transmitted, and the ground power source VSS is transferred to the second node N2. At this time, since the eighth transistor TR8 is turned off, the voltages formed at the first node N1 and the second node N2 are not affected by each other. Accordingly, the positive bias voltage Vpbs has a high level potential, and the negative bias voltage Vnbs has a low level potential.

그러나 상기 슬립 모드 신호(slp)가 디스에이블 되면, 즉 하이 레벨이면, 상기 제 1 트랜지스터(TR1)와 상기 제 6 트랜지스터(TR6)가 턴 오프 된다. 그리고 상기 제 8 트랜지스터(TR8)는 턴 온 된다. 이 때, 상기 밴드 갭 전압(Vbg)은 로우 레벨의 전위를 유지하고 있는 상태이므로, 상기 제 7 트랜지스터(TR7)는 턴 온 상태를 유지하고 있다. 이와 같이 상기 제 7 트랜지스터(TR7)와 상기 제 8 트랜지스터(TR8)가 동시에 턴 온 되므로, 상기 제 1 노드(N1)와 상기 제 2 노드(N2)가 연결되고, 상기 포지티브 바이어스 전압(Vpbs)과 상기 네거티브 바이어스 전압(Vnbs)은 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)의 중간 레벨의 전위를 공통으로 갖게 된다. 이후, 상기 밴드 갭 전압(Vbg)이 하이 레벨이 될 때까지 상기 제 1 노드(N1)와 상기 제 2 노드(N2)의 연결 상태는 유지된다.However, when the sleep mode signal slp is disabled, that is, at a high level, the first transistor TR1 and the sixth transistor TR6 are turned off. The eighth transistor TR8 is turned on. At this time, the band gap voltage Vbg maintains a low level potential, and thus the seventh transistor TR7 maintains a turn on state. As described above, since the seventh transistor TR7 and the eighth transistor TR8 are turned on at the same time, the first node N1 and the second node N2 are connected, and the positive bias voltage Vpbs is The negative bias voltage Vnbs has a potential of an intermediate level between the external power supply VDD and the ground power supply VSS in common. Thereafter, the connection state between the first node N1 and the second node N2 is maintained until the band gap voltage Vbg becomes a high level.

즉, 슬립 모드 탈출시, 로우 레벨의 전위를 유지하고 있는 상기 밴드 갭 전압(Vbg)을 이용하여 상기 스위칭부(130)를 제어함으로써, 상기 제 1 노드(N1)와 상기 제 2 노드(N2)는 보다 빠른 속도로 연결이 가능하게 된다. 이처럼 본 발명의 밴드 갭 바이어스 제어 회로(10)는 슬립 모드 탈출시에 상기 포지티브 바이어스 전 압(Vpbs)과 상기 네거티브 바이어스 전압(Vnbs)의 전위를 보다 빠른 속도로 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)의 중간 레벨로 제어함으로써, 반도체 집적 회로의 고속화 동작을 지원한다.That is, when the sleep mode is exited, the first node N1 and the second node N2 are controlled by controlling the switching unit 130 using the band gap voltage Vbg that maintains a low level potential. Allows for faster connections. As described above, the band gap bias control circuit 10 of the present invention has the potential of the positive bias voltage Vpbs and the negative bias voltage Vnbs at a higher speed when the sleep mode escapes. By controlling to the intermediate level of the ground power supply VSS, the semiconductor integrated circuit supports a high speed operation.

상술한 바와 같이, 본 발명의 밴드 갭 바이어스 제어 회로는 밴드 갭 전압을 피드백 받아 전위 형성 노드의 스위칭 동작을 제어함으로써, 고속으로 바이어스 전압을 안정화시킨다. 또한 본 발명의 반도체 집적 회로는 빠른 속도로 안정화되는 바이어스 전압을 이용하여 밴드 갭 전압을 생성하므로, 슬립 모드 탈출시 고속으로 동작하게 된다.As described above, the band gap bias control circuit of the present invention receives the band gap voltage and controls the switching operation of the potential forming node, thereby stabilizing the bias voltage at high speed. In addition, the semiconductor integrated circuit of the present invention generates a band gap voltage by using a bias voltage stabilized at a high speed, so that the semiconductor integrated circuit operates at a high speed during sleep mode exit.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

이상에서 설명한 본 발명의 밴드 갭 바이어스 제어 회로는, 밴드 갭 전압을 이용하여 전위 형성 노드의 스위칭 동작을 제어함으로써, 고속으로 바이어스 전압을 안정화시키는 효과가 있다.The band gap bias control circuit of the present invention described above has the effect of stabilizing the bias voltage at high speed by controlling the switching operation of the potential forming node using the band gap voltage.

또한 본 발명의 반도체 집적 회로는, 빠른 응답 속도의 바이어스 전압을 이용하여 밴드 갭 회로를 동작시킴으로써, 슬립 모드 탈출시 고속 동작을 구현하는 효과가 있다.In addition, the semiconductor integrated circuit of the present invention operates the band gap circuit by using a bias voltage of a fast response speed, thereby implementing a high speed operation in the sleep mode escape.

Claims (14)

제 1 노드;A first node; 제 2 노드;Second node; 슬립 모드 신호의 제어에 따라 상기 제 1 노드에 포지티브 바이어스 전압을 생성하는 제 1 전압 생성부;A first voltage generator configured to generate a positive bias voltage at the first node according to a control of a sleep mode signal; 상기 슬립 모드 신호의 제어에 따라 상기 제 2 노드에 네거티브 바이어스 전압을 생성하는 제 2 전압 생성부; 및A second voltage generator configured to generate a negative bias voltage at the second node according to the control of the sleep mode signal; And 상기 슬립 모드 신호와 밴드 갭 전압의 제어에 따라 상기 제 1 노드와 상기 제 2 노드를 스위칭하는 스위칭부;A switching unit configured to switch the first node and the second node according to the control of the sleep mode signal and a band gap voltage; 를 포함하는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.Band gap bias control circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압 생성부는, 상기 슬립 모드 신호가 인에이블 되면 외부 공급전원 레벨의 상기 포지티브 바이어스 전압을 생성하고, 상기 슬립 모드 신호가 디스에이블 되면 상기 외부 공급전원과 그라운드 전원의 중간 레벨의 상기 포지티브 바이어스 전압을 생성하는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.The first voltage generator generates the positive bias voltage at an external supply power level when the sleep mode signal is enabled, and the positive bias at an intermediate level between the external supply power and ground power when the sleep mode signal is disabled. A band gap bias control circuit for generating a voltage. 제 2 항에 있어서,The method of claim 2, 상기 제 1 전압 생성부는,The first voltage generator, 게이트 단에 상기 슬립 모드 신호가 입력되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 1 트랜지스터;A first transistor configured to receive the sleep mode signal at a gate end thereof, apply an external supply power to a source end thereof, and a drain end thereof connected to the first node; 게이트 단과 드레인 단이 상기 제 1 노드에 연결되고 소스 단에 상기 외부 공급전원이 인가되는 제 2 트랜지스터;A second transistor having a gate terminal and a drain terminal connected to the first node, and the external supply power applied to a source terminal; 게이트 단이 상기 제 2 노드에 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 3 트랜지스터; 및A third transistor having a gate end connected to the second node and a drain end connected to the first node; And 상기 제 3 트랜지스터의 소스 단과 접지단 사이에 연결되는 저항 소자;A resistor connected between the source terminal and the ground terminal of the third transistor; 를 포함하는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.Band gap bias control circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 2 전압 생성부는, 상기 슬립 모드 신호가 인에이블 되면 그라운드 전원 레벨의 상기 네거티브 바이어스 전압을 생성하고, 상기 슬립 모드 신호가 디스에이블 되면 외부 공급전원과 상기 그라운드 전원의 중간 레벨의 상기 네거티브 바이어스 전압을 생성하는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.The second voltage generator may generate the negative bias voltage at the ground power level when the sleep mode signal is enabled, and the negative bias voltage at an intermediate level between an external supply power supply and the ground power supply when the sleep mode signal is disabled. Generating a band gap bias control circuit. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 전압 생성부는,The second voltage generator, 게이트 단이 상기 제 1 노드에 연결되고 소스 단에 상기 외부 공급전원이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 1 트랜지스터;A first transistor having a gate end connected to the first node, the external supply power applied to a source end, and a drain end connected to the second node; 게이트 단과 드레인 단이 상기 제 2 노드에 연결되고 소스 단이 접지되는 제 2 트랜지스터; 및A second transistor having a gate terminal and a drain terminal connected to the second node, and a source terminal of which is grounded; And 게이트 단에 반전된 슬립 모드 신호가 입력되고 드레인 단이 상기 제 2 노드에 연결되며 소스 단이 접지되는 제 3 트랜지스터;A third transistor having an inverted sleep mode signal input to a gate end thereof, a drain end thereof connected to the second node, and a source end thereof grounded; 를 포함하는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.Band gap bias control circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 스위칭부는, 상기 슬립 모드 신호가 인에이블 되는 시점부터 상기 밴드 갭 전압이 레벨 천이하는 시점까지 상기 제 1 노드와 상기 제 2 노드를 연결시키는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.And the switching unit connects the first node and the second node from the time when the sleep mode signal is enabled to the time when the band gap voltage is level transitioned. 제 6 항에 있어서,The method of claim 6, 상기 스위칭부는,The switching unit, 게이트 단에 상기 밴드 갭 전압이 인가되고 소스 단이 상기 제 1 노드에 연결되는 제 1 트랜지스터; 및A first transistor having a band gap voltage applied to a gate terminal and a source terminal connected to the first node; And 게이트 단에 상기 슬립 모드 신호가 입력되고 드레인 단이 상기 제 1 트랜지스터의 드레인 단에 연결되며 소스 단이 상기 제 2 노드에 연결되는 제 2 트랜지스터;A second transistor configured to receive the sleep mode signal at a gate end thereof, a drain end thereof connected to a drain end of the first transistor, and a source end thereof connected to the second node; 를 포함하는 것을 특징으로 하는 밴드 갭 바이어스 제어 회로.Band gap bias control circuit comprising a. 슬립 모드 신호와 밴드 갭 전압의 제어에 따라 바이어스 전압을 제어하는 밴 드 갭 바이어스 제어 회로;A band gap bias control circuit for controlling the bias voltage according to the control of the sleep mode signal and the band gap voltage; 상기 바이어스 전압으로부터 보상 전압을 생성하는 밴드 갭 회로; 및A band gap circuit for generating a compensation voltage from the bias voltage; And 상기 보상 전압을 버퍼링하여 상기 밴드 갭 전압을 출력하는 버퍼;A buffer for buffering the compensation voltage to output the band gap voltage; 를 포함하는 것을 특징으로 하는 반도체 집적 회로.Semiconductor integrated circuit comprising a. 제 8 항에 있어서,The method of claim 8, 상기 바이어스 전압은 포지티브 바이어스 전압과 네거티브 바이어스 전압을 포함하며,The bias voltage includes a positive bias voltage and a negative bias voltage, 상기 밴드 갭 바이어스 제어 회로는, 상기 슬립 모드 신호의 인에이블시 외부 공급전원 레벨의 포지티브 바이어스 전압과 그라운드 전원 레벨의 네거티브 바이어스 전압을 생성하고, 상기 슬립 모드 신호의 디스에이블시 상기 외부 공급전원과 상기 그라운드 전원의 중간 레벨을 갖는 상기 포지티브 바이어스 전압과 상기 네거티브 바이어스 전압을 생성하는 것을 특징으로 하는 반도체 집적 회로.The band gap bias control circuit generates a positive bias voltage of an external supply power level and a negative bias voltage of a ground power supply level when the sleep mode signal is enabled, and generates an external bias supply voltage when the sleep mode signal is disabled. And generate the positive bias voltage and the negative bias voltage having an intermediate level of ground power. 제 9 항에 있어서,The method of claim 9, 상기 밴드 갭 바이어스 제어 회로는,The band gap bias control circuit, 제 1 노드;A first node; 제 2 노드;Second node; 상기 슬립 모드 신호의 제어에 따라 상기 제 1 노드에 상기 포지티브 바이어스 전압을 생성하는 제 1 전압 생성부;A first voltage generator configured to generate the positive bias voltage at the first node according to the control of the sleep mode signal; 상기 슬립 모드 신호의 제어에 따라 상기 제 2 노드에 상기 네거티브 바이어스 전압을 생성하는 제 2 전압 생성부; 및A second voltage generator configured to generate the negative bias voltage at the second node according to the control of the sleep mode signal; And 상기 슬립 모드 신호와 상기 밴드 갭 전압의 제어에 따라 상기 제 1 노드와 상기 제 2 노드를 스위칭하는 스위칭부;A switching unit configured to switch the first node and the second node according to the control of the sleep mode signal and the band gap voltage; 를 포함하는 것을 특징으로 하는 반도체 집적 회로.Semiconductor integrated circuit comprising a. 제 10 항에 있어서,The method of claim 10, 상기 제 1 전압 생성부는, 상기 슬립 모드 신호가 인에이블 되면 상기 외부 공급전원 레벨의 상기 포지티브 바이어스 전압을 생성하고, 상기 슬립 모드 신호가 디스에이블 되면 상기 외부 공급전원과 상기 그라운드 전원의 중간 레벨의 상기 포지티브 바이어스 전압을 생성하는 것을 특징으로 하는 반도체 집적 회로.The first voltage generator may generate the positive bias voltage of the external supply power level when the sleep mode signal is enabled, and generate the positive bias voltage of the external supply power level when the sleep mode signal is disabled. And generate a positive bias voltage. 제 10 항에 있어서,The method of claim 10, 상기 제 2 전압 생성부는, 상기 슬립 모드 신호가 인에이블 되면 그라운드 전원 레벨의 상기 네거티브 바이어스 전압을 생성하고, 상기 슬립 모드 신호가 디스에이블 되면 외부 공급전원과 상기 그라운드 전원의 중간 레벨의 상기 네거티브 바이어스 전압을 생성하는 것을 특징으로 하는 반도체 집적 회로.The second voltage generator may generate the negative bias voltage at the ground power level when the sleep mode signal is enabled, and the negative bias voltage at an intermediate level between an external supply power supply and the ground power supply when the sleep mode signal is disabled. Generating a semiconductor integrated circuit. 제 10 항에 있어서,The method of claim 10, 상기 스위칭부는, 상기 슬립 모드 신호가 인에이블 되는 시점부터 상기 밴드 갭 전압이 레벨 천이하는 시점까지 상기 제 1 노드와 상기 제 2 노드를 연결시키는 것을 특징으로 하는 반도체 집적 회로.And the switching unit connects the first node and the second node from the time when the sleep mode signal is enabled to the time when the band gap voltage is level transitioned. 제 13 항에 있어서,The method of claim 13, 상기 밴드 갭 회로는, 상기 슬립 모드 신호가 디스에이블 되어 상기 포지티브 바이어스 전압과 상기 네거티브 바이어스 전압이 상기 외부 공급전원과 상기 그라운드 전원의 중간 레벨의 전위를 갖게 되면 상기 보상 전압의 레벨을 천이시키며, 상기 버퍼는, 상기 보상 전압의 레벨이 천이하면 상기 밴드 갭 전압의 레벨을 천이시키는 것을 특징으로 하는 반도체 집적 회로.The band gap circuit transitions the level of the compensation voltage when the sleep mode signal is disabled so that the positive bias voltage and the negative bias voltage have a potential at an intermediate level between the external supply power and the ground power supply. And the buffer shifts the level of the band gap voltage when the level of the compensation voltage is shifted.
KR1020070022960A 2007-03-08 2007-03-08 Band-gap bias controlling circuit and semiconductor integrated circuit with the same KR100829456B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070022960A KR100829456B1 (en) 2007-03-08 2007-03-08 Band-gap bias controlling circuit and semiconductor integrated circuit with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070022960A KR100829456B1 (en) 2007-03-08 2007-03-08 Band-gap bias controlling circuit and semiconductor integrated circuit with the same

Publications (1)

Publication Number Publication Date
KR100829456B1 true KR100829456B1 (en) 2008-05-15

Family

ID=39650400

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070022960A KR100829456B1 (en) 2007-03-08 2007-03-08 Band-gap bias controlling circuit and semiconductor integrated circuit with the same

Country Status (1)

Country Link
KR (1) KR100829456B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284845A (en) * 1988-09-20 1990-03-26 Fujitsu Ltd Atm switching system realizing distributive connection
JP2007097005A (en) * 2005-09-30 2007-04-12 Hitachi Ltd Variable gain amplifier
JP2008006006A (en) * 2006-06-28 2008-01-17 Terumo Corp Tube indwelling in living body
JP2008006002A (en) * 2006-06-28 2008-01-17 Tiger Vacuum Bottle Co Ltd Electric pot

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0284845A (en) * 1988-09-20 1990-03-26 Fujitsu Ltd Atm switching system realizing distributive connection
JP2007097005A (en) * 2005-09-30 2007-04-12 Hitachi Ltd Variable gain amplifier
JP2008006006A (en) * 2006-06-28 2008-01-17 Terumo Corp Tube indwelling in living body
JP2008006002A (en) * 2006-06-28 2008-01-17 Tiger Vacuum Bottle Co Ltd Electric pot

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
공개특허 제1997-0055384호
공개특허 제1997-0055486호
공개특허 제2000-0008999호
공개특허 제2006-0022296호
공개특허 제2006-0068220호
등록특허 제0284845호

Similar Documents

Publication Publication Date Title
JP5008367B2 (en) Voltage generator
JP2007026337A (en) Voltage regulator
JP2018528547A (en) Low dropout voltage regulator Leakage current supply circuit to reduce headroom
KR100784386B1 (en) Device for generating internal power supply voltage and method thereof
KR100954110B1 (en) Power up signal generator and integrated circuit using the same
KR20060104899A (en) Internal voltage generator adapted to variation of temperature
KR100790444B1 (en) Memory device
JP2008083850A (en) Regulator circuit
JP2019110218A (en) Semiconductor device, sensor terminal, and control method for semiconductor device
CN109660246B (en) Semiconductor device including power gating circuit
KR100829456B1 (en) Band-gap bias controlling circuit and semiconductor integrated circuit with the same
KR101053526B1 (en) Bulk bias voltage generator and semiconductor memory device including same
JP2006146868A (en) Internal voltage generator for semiconductor device
KR20050014988A (en) Clock enable buffer to enter self refresh mode
US20110032028A1 (en) Voltage variation reducing circuit and semiconductor device using the same
JP2011061289A (en) Input buffer circuit
KR100554840B1 (en) Circuit for generating a power up signal
JP4934396B2 (en) Semiconductor integrated circuit device
KR20090054093A (en) Voltage generating device for semiconductor device
KR20080092085A (en) Internal voltage generator of semiconductor memory apparatus
JP2006155357A (en) Voltage lowering circuit
JP2006155359A (en) Voltage step-down circuit
KR20080033017A (en) Internal voltage generator of semiconductor memory device
KR0183874B1 (en) Vint generation circuit of semiconductor memory device
KR100997430B1 (en) Data inputting apparatus for semiconductor memory and thereof control method

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee