KR100818090B1 - Semiconductor package - Google Patents
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Abstract
반도체 칩이 베이스 기판에 실장될 때 반도체 칩에 배열된 범프들이 베이스 기판에 형성된 본딩패드에 직접적으로 접촉되는 것을 방지하는 반도체 패키지가 개시되어 있다. 개시된 본 발명에 의한 반도체 패키지는 이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 일면에 배열된 복수개의 패드들 및 각각의 패드들에 접속되는 범프들을 포함하는 반도체 칩, 반도체 칩이 실장되며, 반도체 칩이 실장되는 상부면에 형성되고 범프들이 접속되는 본딩패드들, 본딩패드들 상에 도포되어 본딩패드 및 범프를 연결시키는 접속부재 및 외부 접속 단자를 포함하는 베이스 기판, 반도체 칩 및 베이스 기판 사이에 배치되어 반도체 칩의 범프들이 베이스 기판의 본딩패드에 직접 접촉되는 것을 방지하는 스페이서 블럭, 스페이서 블럭이 배치된 부분을 제외한 반도체 칩 및 상기 베이스 기판 사이에 충진되는 언더필부 및 반도체 칩을 포함한 베이스 기판의 상부면을 덮어 반도체 칩을 외부환경으로부터 보호하는 몰딩부를 포함한다.A semiconductor package is disclosed which prevents bumps arranged on a semiconductor chip from directly contacting a bonding pad formed on a base substrate when the semiconductor chip is mounted on a base substrate. In the semiconductor package according to the present invention disclosed herein, a semiconductor package for realizing the object of the present invention includes a semiconductor chip and a semiconductor chip including a plurality of pads arranged on one surface and bumps connected to the respective pads. Bonding pads formed on the upper surface on which the semiconductor chip is mounted and connected to bumps, a base substrate including a connection member and external connection terminals applied on the bonding pads to connect the bonding pads and bumps, between the semiconductor chip and the base substrate. A base substrate including a semiconductor block and an underfill portion filled between the semiconductor chip and the base substrate except for a portion where the spacer block is disposed, the spacer block preventing the bumps of the semiconductor chip from directly contacting the bonding pads of the base substrate. Covering the upper surface of the mold to protect the semiconductor chip from the external environment The.
Description
도 1은 종래에 의한 반도체 칩의 범프들이 본딩패드에 직접 접촉되어 패드에 크랙이 발생된 상태를 나타낸 단면도이다.1 is a cross-sectional view illustrating a state in which bumps of a semiconductor chip according to the related art are in direct contact with a bonding pad and cracks are generated in the pad.
도 2는 본 발명에 의한 베이스 기판 상에 스페이서가 부착된 상태를 나타낸반도체 칩이 실장된 상태를 나타낸 단면도이다.2 is a cross-sectional view showing a semiconductor chip mounted on the base substrate according to the present invention.
도 3a는 도 2의 스페이서의 상부에 반도체 칩이 배치되고 플립칩 방식으로 베이스 기판에 실장된 상태를 나타낸 단면도이다.3A is a cross-sectional view illustrating a semiconductor chip disposed on the spacer of FIG. 2 and mounted on a base substrate by a flip chip method.
3b는 도 3a의 A부분을 확대한 확대도이다.3B is an enlarged view enlarging part A of FIG. 3A.
도 4는 본 발명에 의한 반도체 패키지의 단면도이다.4 is a cross-sectional view of a semiconductor package according to the present invention.
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩의 패드에 크랙 발생을 방지시키는 반도체 패키지에 관한 것이다.BACKGROUND OF THE
반도체 산업에서 반도체 패키지란 일반적으로 미세회로가 설계된 반도체 칩을 외부환경으로부터 보호하고 전자기기에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체 칩을 감싸 보호하거나 단순 히 전자기기에 실장하기 위한 목적으로 반도체 칩을 패키징하기보다는 전자기기의 소형화, 박형화 및 다기능화를 통해 전자기기의 성능 및 품질을 향상시키기 위한 목적으로 반도체 칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있다.In the semiconductor industry, a semiconductor package generally refers to a form in which a semiconductor chip, in which a microcircuit is designed, is sealed with a mold resin or ceramic so as to be protected from an external environment and mounted on an electronic device. In recent years, semiconductor chips have been used for the purpose of improving the performance and quality of electronic devices through miniaturization, thinning, and multifunctionality of electronic devices, rather than packaging semiconductor chips for the purpose of enclosing, protecting, or simply mounting electronic devices. I'm packaging. Therefore, the importance of semiconductor packages is increasing.
이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체 패키지의 크기가 반도체 칩의 약 100% 내지 120%에 불과한 플립칩 방식의 BGA((Ball Grid Array)패키지가 개발되고 있다.In accordance with the demand for miniaturization, thinning, and multifunction of electronic devices, flip chip type ball grid array (BGA) packages having a semiconductor package size of about 100% to 120% of semiconductor chips have been developed.
플립칩 방식의 BGA 패키지는 일면에 범프들이 배열된 반도체 칩, 반도체 칩의 범프들과 접속되는 본딩패드들이 인쇄되며 반도체 칩이 실장되는 베이스 기판, 반도체 칩 및 베이스 기판 사이에 충진되어 반도체 칩을 지지하는 언더필부 및 반도체 칩을 덮어 외부환경으로부터 보호하는 밀봉부를 포함한다.The flip chip type BGA package supports a semiconductor chip in which bumps are arranged on one surface, bonding pads connected to bumps of the semiconductor chip, and is filled between the base substrate on which the semiconductor chip is mounted, the semiconductor chip, and the base substrate. And an underfill portion and a sealing portion covering the semiconductor chip to protect it from the external environment.
여기서, 반도체 칩의 범프, 예를 들어 금으로 형성된 스터드 범프(stud bump)는 알루미늄으로 형성된 접속패드에 형성되며, 솔더가 도포된 본딩패드와 플립칩 방식에 의해 접속된다. 이를 좀더 언급하면, 반도체 칩을 베이스 기판에 얼라인시켜 반도체 칩의 스터드 범프들을 베이스 기판의 본딩패드들 상에 올려놓는다. 이후 베이스 기판의 하부에서 열을 가하여 본딩패드 상에 도포된 솔더를 녹이고, 반도체 칩의 상부에서는 소정의 압력을 가하면 녹은 솔더의 내부로 스터드 범프가 들어가 본딩패드와 접속된다.Here, bumps of semiconductor chips, for example, stud bumps formed of gold are formed on connection pads made of aluminum, and are connected to a bonding pad coated with solder by a flip chip method. More specifically, the semiconductor chip is aligned with the base substrate so that stud bumps of the semiconductor chip are placed on the bonding pads of the base substrate. Then, the solder applied on the bonding pad is melted by applying heat at the lower portion of the base substrate, and when a predetermined pressure is applied at the upper portion of the semiconductor chip, stud bumps enter the molten solder and are connected to the bonding pad.
그러나, 도 1에 도시된 바와 같이 반도체 칩의 상부에서 가해지는 압력을 포함한 여러가지 공정 변수에 의해 용융된 솔더(51)의 내부로 스터드 범프(53)가 너 무 깊이 들어갈 경우 스터드 범프(53)가 본딩패드(50)에 부딪치게 되며, 그 충격에 의해 금으로 형성된 스터드 범프(53)보다 상대적으로 강도가 약한 접속패드(5)에 크랙이 발생되어 제품의 신뢰성을 저하시키는 문제점이 있다.However, as shown in FIG. 1, when the
이를 해결하기 위해 종래에는 스터드 범프(53)의 크기 및 여러가지 공정 변수 등을 변경하고 있지만 그래도 상술한 문제점이 빈번하게 발생된다.In order to solve this problem, the size of the
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 베이스 기판에 반도체 칩을 실장할 때 반도체 칩의 범프가 본딩패드에 접촉되지 않도록 하여 범프가 형성되는 접속패드에 크랙이 발생되는 것을 방지한 반도체 패키지를 제공한다.Accordingly, the present invention has been made in view of such a conventional problem, and an object of the present invention is to prevent a bump of a semiconductor chip from contacting a bonding pad when a semiconductor chip is mounted on a base substrate, thereby causing cracks in a connection pad where bumps are formed. The semiconductor package which prevented it is provided.
이와 같은 본 발명의 목적을 구현하기 위한 반도체 패키지는 일면에 배열된 복수개의 패드들 및 각각의 패드들에 접속되는 범프들을 포함하는 반도체 칩, 반도체 칩이 실장되며, 반도체 칩이 실장되는 상부면에 형성되고 범프들이 접속되는 본딩패드들, 본딩패드들 상에 도포되어 본딩패드 및 범프를 연결시키는 접속부재 및 외부 접속 단자를 포함하는 베이스 기판, 반도체 칩 및 베이스 기판 사이에 배치되어 반도체 칩의 범프들이 베이스 기판의 본딩패드에 직접 접촉되는 것을 방지하는 스페이서 블럭, 스페이서 블럭이 배치된 부분을 제외한 반도체 칩 및 상기 베이스 기판 사이에 충진되는 언더필부 및 반도체 칩을 포함한 베이스 기판의 상부면을 덮어 반도체 칩을 외부환경으로부터 보호하는 몰딩부를 포함한다.The semiconductor package for realizing the object of the present invention is a semiconductor chip including a plurality of pads arranged on one surface and bumps connected to the respective pads, the semiconductor chip is mounted, on the upper surface on which the semiconductor chip is mounted Bumps of the semiconductor chip formed between the semiconductor substrate and the base substrate including the bonding pads formed and the bumps to which the bumps are connected, a connection member coated on the bonding pads to connect the bonding pad and the bump, and an external connection terminal. The semiconductor chip is covered by covering a top surface of the base substrate including a spacer block to prevent direct contact with a bonding pad of the base substrate, a semiconductor chip except a portion where the spacer block is disposed, and an underfill portion and a semiconductor chip filled between the base substrate. It includes a molding to protect from the external environment.
바람직하게, 본딩패드 상에 도포된 상기 접속부재는 솔더이다. Preferably, the connection member applied on the bonding pad is solder.
바람직하게, 스페이서 블럭의 높이는 패드의 높이와 범프의 높이를 합한 높이보다 높게 형성된다.Preferably, the height of the spacer block is formed higher than the sum of the height of the pad and the height of the bump.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명한다. Hereinafter, a semiconductor package according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
반도체 패키지Semiconductor package
실시예Example 1 One
도 2 내지 도 4는 본 발명에 의한 반도체 패키지의 제조 공정을 설명하기 위한 공정 순서도로, 도 4는 본 발명에 의한 반도체 패키지의 단면도이다.2 to 4 are process flowcharts for explaining the manufacturing process of the semiconductor package according to the present invention, and FIG. 4 is a cross-sectional view of the semiconductor package according to the present invention.
도 4를 참조하면, 본 발명에 의한 반도체 패키지(1)는 반도체 칩(10), 베이스 기판(100), 스페이서 블럭(200), 언더필부(210) 및 몰딩부(220)를 포함한다.Referring to FIG. 4, the
반도체 칩(10)의 일면, 즉, 반도체 칩(10)이 실장될 때 베이스 기판(100)과 마주보는 면에는 복수개의 패드(20)들이 배열되고, 각각의 패드(20)들 상에는 범프(30)들이 형성된다. 바람직하게, 패드(20)는 알루미늄으로 형성되고, 범프(30)는 금으로 형성되며 다이아몬드 형상을 갖는 스터드 범프(stud bump)이다.A plurality of
베이스 기판(100)에는 플립칩 방식에 의해 반도체 칩(10)이 실장되며, 반도체 칩(10)이 실장되는 상부면에는 범프(30; 이하, "스터드 범프"라함)들과 전기적으로 연결되는 본딩패드(120)들이 형성되는데, 본딩패드(120)들은 반도체 칩(10)에서 스터드 범프(30)들이 형성된 방향과 동일한 방향으로 배열된다. 그리고, 본딩패드(120)들 상에는 본딩패드(120) 및 스터드 범프(30)를 전기적으로 연결시키는 접 속부재(130)가 형성된다. 바람직하게, 접속부재(130)는 솔더이다.The
그리고, 베이스 기판(100)의 하부면에는 반도체 패키지(1)의 외부 접속 단자로 사용되는 솔더볼(230)이 부착되는 볼 랜드(140)들이 형성되는데, 볼 랜드(140)들은 비아홀(도시 안됨)에 의해 본딩패드(120)들과 전기적으로 연결된다.In addition,
스페이서 블럭(200)은 반도체 칩(10)의 스터드 범프(30)들이 본딩패드(120)에 접속될 때 반도체 칩(10)의 스터드 범프(30)가 본딩패드(120)에 직접적으로 접촉되는 것을 방지하기 위한 것으로, 도 2에 도시된 바와 같이 접착부재(101)에 의해 베이스 기판(100)의 상부면에 직접 부착된다. 도시되지는 않았지만, 스페이서 블럭(200)을 베이스 기판(100)의 상부면에 부착시키기 않고, 스터드 범프(30)들이 배열된 반도체 칩(10)의 하부면에 부착시켜도 무방하다.The
반도체 칩(10)을 베이스 기판(100) 상에 실장할 때 반도체 칩(10)의 스터드 범프(30)들이 베이스 기판(100)의 본딩패드(120)에 직접적으로 접촉되지 않도록 하기 위해서는 도 3a에 도시된 바와 같이 패드(20)의 높이와 스터드 범프(30)의 높이를 합한 높이(ℓ´)보다 스페이서 블럭(200)의 높이(ℓ)가 더 높아야 한다.When the
이와 같이 스페이서 블럭(200)부의 높이(ℓ)를 패드의 높이와 범프의 높이를 합한 높이(ℓ´)보다 높게 형성하면, 스페이서 블럭(200)의 높이(ℓ)에 의해 반도체 칩(10)의 스터드 범프(30)가 본딩패드(120)까지 파고 들어가지 못하고, 도 3b에 도시된 바와 같이 스터드 범프(30)와 본딩패드(120) 사이에 갭이 발생된다. As such, when the height l of the
언더필부(210)는 스페이서 블럭(200)이 배치된 부분을 제외한 반도체 칩(10) 및 베이스 기판(100) 사이의 빈 공간에 충진되어 반도체 칩(10)을 베이스 기 판(100)의 상부면에 견고히 고정시키며 반도체 칩(10)을 지지한다.The
바람직하게, 언더필부(210)는 스페이서 블럭(200)과 동일한 물질로 형성되며, 그 물질은 에폭시 몰딩 컴파운드 수지이다.Preferably, the
마지막으로, 몰딩부(220)는 반도체 칩(10)을 포함한 베이스 기판(100)의 상부면을 덮어 반도체 칩(10)을 외부환경으로부터 보호하며, 몰딩부(220)는 에폭시 몰딩 컴파운드 수지를 이용하여 형성하는 것이 가장 바람직하다.Finally, the
반도체 패키지 제조 방법Semiconductor Package Manufacturing Method
도 2 내지 도 4를 참조하여 본 발명에 의한 반도체 패키지 제조 방법에 대해 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described with reference to FIGS. 2 to 4.
도 2는 본 발명에 의한 베이스 기판 상에 스페이서가 부착된 상태를 나타낸 단면도로, 베이스 기판(100)의 상부면 중앙부분에 에폭시 계열의 접착부재(101)를 도포하고, 접착부재(100)의 상부면에 스페이서 블럭(200)을 부착한다. 여기서, 스페이서 블럭(200)의 높이(ℓ)는 반도체 칩(10)의 패드(20) 높이와 스터드 범프(30) 높이를 합한 높이(ℓ´)보다 높게 형성한다. 2 is a cross-sectional view showing a state in which a spacer is attached on the base substrate according to the present invention, the epoxy-based
도 3a는 도 2의 스페이서의 상부에 반도체 칩이 배치되고 플립칩 방식으로 베이스 기판에 실장된 상태를 나타낸 단면도이며, 도 3b는 도 3a의 A부분을 확대한 확대도이다.3A is a cross-sectional view illustrating a state in which a semiconductor chip is disposed on a spacer of FIG. 2 and mounted on a base substrate in a flip chip manner, and FIG. 3B is an enlarged view illustrating part A of FIG. 3A.
도 3a를 참조하면, 스페이서 블럭(200)의 상부면에 에폭시 계열의 접착부재(201)를 도포하고, 접착부재(201)의 상부면에 스터드 범프(30)들이 배열된 반도 체 칩(10)의 하부면을 위치시킨 후 반도체 칩(10)을 스페이서 블럭(200)의 상부면에 부착시킴과 아울러 플립칩 방식으로 반도체 칩(10)의 스터드 범프(30)들을 각각의 본딩패드(120)들에 연결시킨다. Referring to FIG. 3A, a
이를 좀더 상세히 설명하면, 베이스 기판(100)의 하부에서 접속부재(130)인 솔더가 녹는 온도 이상의 열을 가한 후에 반도체 칩(10)을 베이스 기판(100)에 얼라인시킨다. 그러면, 반도체 칩(10)의 하부면에 배열된 스터드 범프(30)들이 베이스 기판(100)의 상부면에 형성된 각각의 본딩패드(120)들 상에 위치한다. In more detail, the
이후, 반도체 칩(10)의 상부에서 소정의 압력을 가하여 반도체 칩(10)을 스페이서 블럭(200)의 상부면에 접착시킨다. 그러면, 반도체 칩(10)의 스터드 범프(30)가 반도체 칩(10)에 가해지는 압력에 의해 용융된 접속부재(130)의 내부로 파고든다. 그러나, 종래와 다르게 본 발명에서는 반도체 칩(10)의 패드(20) 높이와 스터드 범프(30) 높이를 합한 높이(ℓ´)보다 높게 형성된 스페이서 블럭(200)이 반도체 칩(10)과 베이스 기판(100) 사이에 배치되어 있기 때문에 반도체 칩(10)의 상부면에서 과도한 압력이 가해져도 스터드 범프(30)가 접속부재(130)를 파고 들어갈 수 있는 깊이는 한정되어 있다. 따라서, 도 3b에 도시된 바와 같이 반도체 칩(10)의 스터드 범프(30)와 본딩패드(120) 사이에는 갭이 발생되고, 이로 인해 스터드 범프(30)는 본딩패드(120)에 직접적으로 접촉되지 못한다. 즉, 스터드 범프(30)가 본딩패드(120)에 부딪치는 충격에 의해 상대적으로 강도가 약한 패드(130)가 깨지는 것을 방지할 수 있다.Thereafter, a predetermined pressure is applied on the upper portion of the
상술한 바와 같이 플립칩 방식에 의해 반도체 칩(10)이 베이스 기판(100) 상 에 실장되면, 반도체 칩(10) 및 베이스 기판(100) 사이에 발생된 빈 공간에 에폭시 몰딩 컴파운드 수지를 채워 넣고 이를 경화시켜 반도체 칩(10)을 베이스 기판(100)의 상부면에 견고히 고정시키고 반도체 칩(10)을 지지하는 언더필부를 형성한다. When the
이후, 도 4에 도시된 바와 같이 몰딩공정을 진행하여 반도체 칩(10)을 포함한 베이스 기판(100)의 상부면에 전체를 에폭시 몰딩 컴파운드 수지로 감싸고, 에폭시 몰딩 컴파운드 수지를 경화시켜 밀봉부(220)를 형성한다. 그리고, 리플로우(reflow) 공정을 통해 베이스 기판(100)의 하부면에 형성된 볼 랜드(140)에 외부 접속 단자로 사용되는 솔더볼(230)을 접속시켜 본 발명에 의한 반도체 패키지(1)의 제조를 완료한다.Thereafter, as shown in FIG. 4, the molding process is performed to cover the entire surface of the
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서 상세하게 설명한 바와 같이 반도체 칩과 베이스 기판 사이에 반도체 칩의 패드 높이와 범프 높이를 합한 높이보다 높게 형성된 스페이서 블럭을 설치하면, 반도체 칩의 범프가 본딩패드에 직접 접촉되는 것을 방지할 수 있어 충격에 약한 패드에 크랙이 발생되는 것을 방지할 수 있는 효과가 있다.As described in detail above, if a spacer block formed between the semiconductor chip and the base substrate is formed higher than the sum of the pad height and the bump height of the semiconductor chip, the bumps of the semiconductor chip can be prevented from directly contacting the bonding pads. There is an effect that can prevent cracks in the pads susceptible to impact.
또한, 반도체 칩과 베이스 기판 사이에 설치된 스페이서 블럭에 의해 반도체 칩과 베이스 기판 사이에 빈 공간이 적게 발생됨으로써, 빈 공간을 채우는 수지의 사용량을 줄일 수 있고, 균일한 충진을 할 수 있어 제품의 신뢰성을 향상시킬 수 있다.In addition, since a small amount of empty space is generated between the semiconductor chip and the base substrate by the spacer block provided between the semiconductor chip and the base substrate, the amount of resin used to fill the empty space can be reduced, and uniform filling can be achieved. Can improve.
또한, 본 발명을 적용할 경우 몰딩공정에서 발생되는 휨을 최소화할 수 있다.In addition, when applying the present invention it is possible to minimize the warpage generated in the molding process.
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990069950A (en) * | 1998-02-16 | 1999-09-06 | 윤종용 | Flip chip bonding structure and manufacturing method of solder bump using same |
JP2004235472A (en) * | 2003-01-30 | 2004-08-19 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
-
2006
- 2006-09-22 KR KR1020060092535A patent/KR100818090B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990069950A (en) * | 1998-02-16 | 1999-09-06 | 윤종용 | Flip chip bonding structure and manufacturing method of solder bump using same |
JP2004235472A (en) * | 2003-01-30 | 2004-08-19 | Mitsubishi Electric Corp | Semiconductor device manufacturing method |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11315863B2 (en) | 2019-10-22 | 2022-04-26 | Samsung Electronics Co., Ltd. | Package substrate and method of manufacturing the package substrate, and semiconductor package including the package substrate and method of manufacturing the semiconductor package |
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