KR100808603B1 - Mosfet device and method for fabricating the same - Google Patents

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Abstract

A MOSFET device is provided to reduce a leakage current caused by a GIDL(gate induced drain leakage) phenomenon by reducing a work function in a region where an n-type junction region overlaps a polysilicon layer doped with p-type impurities. A plurality of recess gates(G) are formed which include a polysilicon layer(140) doped with p-type impurities. An N-type junction region(190) is formed in the semiconductor substrate between the recess gates. A P-type epitaxial silicon layer(180) is formed on an interface of the polysilicon layer and the N-type junction region. Spacers can be formed on both sidewalls of the plurality of recess gates.

Description

모스펫 소자 및 그의 제조방법{MOSFET device and method for fabricating the same}MOSFET device and method for manufacturing the same {MOSFET device and method for fabricating the same}

도 1은 본 발명의 실시예에 따른 모스펫 소자를 설명하기 위한 단면도.1 is a cross-sectional view for explaining a MOSFET device according to an embodiment of the present invention.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.2a to 2f are cross-sectional views for each process for explaining a method of manufacturing a MOSFET device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

210: 반도체기판 220: 소자분리막210: semiconductor substrate 220: device isolation film

230: 게이트 절연막 240: P형 불순물로 도핑된 폴리실리콘막230: gate insulating film 240: polysilicon film doped with P-type impurity

250: 게이트 금속막 260: 게이트 하드마스크막250: gate metal film 260: gate hard mask film

270: 스페이서 280: P형의 에피 실리콘막270: spacer 280: P-type epi silicon film

290: N형 접합영역290: N-type junction area

본 발명은 모스펫(MOSFET) 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 엔모스펫(NMOSFET) 소자에서 P형 폴리실리콘막을 사용하는 경우에 발생되는 GIDL 현상을 감소시킬 수 있는 모스펫 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET device and a method of manufacturing the same, and more particularly, to a MOSFET device capable of reducing a GIDL phenomenon generated when a P-type polysilicon film is used in an NMOSFET device. It relates to a manufacturing method.

최근, 모스펫 소자의 고집적화가 진행되면서, 셀(cell) 사이즈의 감소로 인해 게이트 선폭 감소가 수반되고 있고, 이러한 상기 게이트 전극의 선폭 감소는 채널 길이의 감소를 초래시키고 있다. In recent years, as the integration of MOSFET devices has progressed, the gate line width has been reduced due to the reduction of the cell size, and the reduction of the line width of the gate electrode has resulted in the reduction of the channel length.

이처럼, 모스펫 소자의 고집적화에 따른 채널 길이의 감소는, 반도체기판의 도핑(doping) 농도를 증가시키고 있는데, 그 결과, 소자의 누설전류 증가 및 문턱전압(threshold voltage)이 급격히 낮아지는, 이른바 단채널효과(short channel effect) 현상이 발생되고 있다.As such, the decrease in the channel length due to the high integration of the MOSFET device increases the doping concentration of the semiconductor substrate. As a result, the so-called short channel, in which the leakage current and the threshold voltage of the device decrease rapidly, is increased. A short channel effect phenomenon is occurring.

이에, NMOSFET 소자에서는 게이트의 일함수(work function)가 큰 P형 폴리실리콘막을 적용하여 보론(Boron) 계통의 채널 도핑을 통해 문턱전압(Vt)을 조절하는 방안을 고안하고 있다.Accordingly, in the NMOSFET device, a P-type polysilicon film having a large work function of a gate is applied to adjust a threshold voltage Vt through channel doping of a boron system.

이처럼, 상기 NMOSFET 소자에서 N형 폴리실리콘막 대신에 P형 폴실리콘막을 사용하게 되면 게이트단의 일함수가 증가하게 되고, 이를 통해, 채널 내의 표면 전위(surface potential) 변화를 가져오게 되면서, 낮은 채널 도우즈(dose)로도 문턱전압(Vt)을 확보할 수 있게 된다.As such, when the P-type polysilicon film is used instead of the N-type polysilicon film in the NMOSFET device, the work function of the gate end is increased, thereby bringing about a change in surface potential in the channel, and thus a low channel. Threshold voltage (Vt) can be secured even with dose.

그러나, 상기와 같이, NMOSFET 소자에서 전류 구동력을 향상시키기 위하여 N형 폴리실리콘막 대신에 P형 폴리실리콘막을 적용하게 되면 N형 접합영역과 P형 폴리실리콘막이 적용된 게이트간의 오버랩(overlap) 영역에서 일함수 만큼 전위 차이가 커지게 되어, 이로 인해, 게이트 전압에 의한 드레인 누설전류(Gate Induced Drain Leakage; 이하, GIDL)가 증가하는 현상이 발생하게 된다.However, as described above, when the P-type polysilicon film is applied instead of the N-type polysilicon film to improve the current driving force in the NMOSFET device, the N-type junction region and the overlapped gate between the gates to which the P-type polysilicon film is applied are The potential difference becomes larger by a function, which causes a phenomenon in which the drain leakage current (hereinafter, referred to as GIDL) increases due to the gate voltage.

본 발명은 P형 폴리실리콘막을 적용했을 경우 발생되는 GIDL 현상을 억제할 수 있는 모스펫 소자 및 그의 제조방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a MOSFET device and a method for manufacturing the same, which can suppress the GIDL phenomenon generated when the P-type polysilicon film is applied.

상기와 같은 목적을 달성하기 위하여, 본 발명은, P형 불순물로 도핑된 폴리실리콘막을 포함하는 다수의 리세스 게이트; 상기 리세스 게이트들 사이의 반도체기판 내에 형성된 N형 접합영역; 및 상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막과 상기 N형 접합영역의 계면에 형성된 P형의 에피실리콘막;을 포함하는 모스펫 소자를 제공한다.In order to achieve the above object, the present invention, a plurality of recess gates including a polysilicon film doped with P-type impurities; An N-type junction region formed in the semiconductor substrate between the recess gates; And a P-type episilicon film formed at an interface between the polysilicon film doped with the P-type impurity of the recess gate and the N-type junction region.

여기서, 상기 다수의 리세스 게이트 양측벽에 스페이서가 형성된 것을 포함한다.Here, the spacers are formed on both sidewalls of the plurality of recess gates.

또한, 본 발명은, P형 불순물로 도핑된 폴리실리콘막을 포함하는 다수의 리세스 게이트를 형성하는 단계; 상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막을 형성하는 단계; 및 상기 P형의 에피실리콘막을 포함한 리세스 게이트들 사이의 반도체기판 내에 N형 접합영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.In addition, the present invention comprises the steps of forming a plurality of recess gates comprising a polysilicon film doped with P-type impurities; Forming a P-type episilicon film on the upper side of the polysilicon film doped with the P-type impurity of the recess gate; And forming an N-type junction region in the semiconductor substrate between the recess gates including the P-type episilicon film.

여기서, 상기 다수의 리세스 게이트를 형성하는 단계 후, 상기 P형의 에피실리콘막을 형성하는 단계 전, 상기 다수의 리세스 게이트 양측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 포함한다.The method may further include forming spacers on both sidewalls of the plurality of recess gates after the forming of the plurality of recess gates and before forming the P-type episilicon layer.

상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막을 형성하는 단계; 상기 리세스 게이트 양측의 반도체기판을 식각 하여 홈을 형성하는 단계; 상기 홈이 형성된 기판 결과물에 대해 SEG 공정을 수행하여 상기 홈 내에 P형의 에피실리콘막을 형성하는 단계; 상기 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막이 남도록 상기 반도체기판이 노출될 때까지 리세스 게이트 양측의 홈 내에 형성된 P형의 에피실리콘막을 식각하는 단계; 및 상기 식각된 P형의 에피실리콘막을 포함한 기판 결과물에 대해 열처리 공정을 수행하는 단계;로 구성되는 것을 포함한다.Forming a P-type episilicon film on the upper side of the polysilicon film doped with the P-type impurity of the recess gate; Etching the semiconductor substrates at both sides of the recess gate to form grooves; Performing an SEG process on the resultant substrate on which the groove is formed to form a P-type episilicon film in the groove; Etching the P-type episilicon film formed in the grooves on both sides of the recess gate until the semiconductor substrate is exposed such that the P-type episilicon film remains on the upper side of the polysilicon film doped with the P-type impurity; And performing a heat treatment process on the substrate product including the etched P-type episilicon film.

상기 홈은 300∼500Å 깊이로 형성하는 것을 포함한다.The groove includes a 300 to 500 mm depth.

상기 SEG 공정은 P형의 에피실리콘막이 300∼500Å 두께로 형성하도록 수행하는 것을 포함한다.The SEG process includes performing a P-type episilicon film to a thickness of 300 to 500 kPa.

게다가, 본 발명은, 액티브 영역을 한정하는 소자분리막이 구비된 반도체기판의 액티브 영역을 식각하여 게이트 형성 영역을 한정하는 제1홈을 형성하는 단계; 상기 제1홈 상에 게이트 절연막과 P형 불순물로 도핑된 폴리실리콘막 및 게이트 금속막, 게이트 하드마스크막의 적층막으로 이루어진 다수의 리세스 게이트를 형성하는 단계; 상기 리세스 게이트 양측의 반도체기판을 식각하여 제2홈을 형성하는 단계; 상기 제2홈이 형성된 기판 결과물에 대해 SEG 공정을 수행하여 상기 제2홈 내에 P형의 에피실리콘막을 형성하는 단계; 상기 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막이 남도록 상기 반도체기판이 노출될 때까지 리세스 게이트 양측의 제2홈 내에 형성된 P형의 에피실리콘막을 식각하는 단계; 상기 식각된 P형의 에피실리콘막을 포함한 기판 결과물에 대해 열처리 공정을 수행하는 단계; 및 상기 P형의 에피실리콘막을 포함한 리세스 게이트들 사이의 반도체 기판 내에 N형 접합영역을 형성하는 단계;를 포함하며, 상기 P형 불순물로 도핑된 폴리실리콘막과 N형 접합영역의 계면에 P형의 에피실리콘막을 형성하는 것을 포함한다.In addition, the present invention includes forming a first groove defining a gate formation region by etching an active region of a semiconductor substrate having an isolation layer defining an active region; Forming a plurality of recess gates on the first groove, the plurality of recess gates including a stacked layer of a polysilicon film doped with a P-type impurity, a gate metal film, and a gate hard mask film; Etching a semiconductor substrate at both sides of the recess gate to form a second groove; Performing an SEG process on the substrate product having the second grooves to form a P-type episilicon film in the second grooves; Etching the P-type episilicon film formed in the second grooves on both sides of the recess gate until the semiconductor substrate is exposed such that the P-type episilicon film remains on the upper side of the polysilicon film doped with the P-type impurity; Performing a heat treatment process on a substrate resultant including the etched P-type episilicon film; And forming an N-type junction region in the semiconductor substrate between the recess gates including the P-type episilicon layer, wherein the P-type doped polysilicon layer is doped with an N-type junction region. Forming an episilicon film of the type.

여기서, 상기 다수의 리세스 게이트를 형성하는 단계 후, 상기 N형 접합영역을 형성하는 단계 전, 상기 다수의 리세스 게이트 양측벽에 스페이서를 형성하는 단계;를 더 포함한다.The method may further include forming spacers on both sidewalls of the plurality of recess gates after forming the plurality of recess gates and before forming the N-type junction region.

상기 제2홈은 300∼500Å 깊이로 형성하는 것을 포함한다.The second groove includes a 300 to 500∼ depth.

상기 SEG 공정은 P형의 에피실리콘막이 300∼500Å 두께로 형성하도록 수행하는 것을 포함한다.The SEG process includes performing a P-type episilicon film to a thickness of 300 to 500 kPa.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은, 도 1에 도시된 바와 같이, P형 불순물로 도핑된 폴리실리콘막(140)을 포함하는 다수의 리세스 게이트(G)와, 상기 리세스 게이트(G)들 사이의 반도체기판(110) 내에 형성된 N형 접합영역(190) 및 상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막(140)과, 상기 N형 접합영역(190)의 계면에 형성된 P형의 에피실리콘막(180)으로 구성된 모스펫 소자를 특징으로 한다.First, the technical principle of the present invention will be described. As shown in FIG. 1, the present invention includes a plurality of recess gates G including a polysilicon layer 140 doped with a P-type impurity. The N-type junction region 190 formed in the semiconductor substrate 110 between the recess gates G, the polysilicon layer 140 doped with the P-type impurity of the recess gate, and the N-type junction region 190. It is characterized by a MOSFET device composed of a P-type episilicon film 180 formed at the interface of the.

이와 같이, 상기 P형 불순물로 도핑된 폴리실리콘막(140)과 N형 접합영역(190)의 계면에 형성된 P형의 에피실리콘막(180)으로 인해 리세스 게이트 구조에 서 N형 접합영역(190)과 P형 불순물이 도핑된 폴리실리콘막(140) 간의 밴드 밴딩(band bending)을 완화시킬 수 있게 된다. As such, the P-type episilicon layer 180 formed at the interface between the polysilicon layer 140 doped with the P-type impurity and the N-type junction region 190 forms an N-type junction region in the recess gate structure. The band bending between the polysilicon film 140 doped with the P-type impurity can be alleviated.

따라서, 본 발명은 상기 N형 접합영역과 P형 불순물로 도핑된 폴리실리콘막의 오버랩되는 영역에서 일함수가 감소하게 되어 GIDL(Gate Induced Drain Leakage) 현상으로 인한 누설 전류를 감소시킬 수 있다.Accordingly, the present invention can reduce the work function in the overlapping region of the N-type junction region and the polysilicon film doped with P-type impurities, thereby reducing the leakage current due to the GIDL (Gate Induced Drain Leakage) phenomenon.

도 1에서 미설명된 도면 부호 120은 소자분리막을, 130은 게이트 절연막을, 150은 게이트 금속막을, 160은 게이트 하드마스크막을, 170 스페이서를 각각 나타낸다.In FIG. 1, reference numeral 120 denotes an isolation layer, 130 a gate insulating film, 150 a gate metal film, 160 a gate hard mask film, and 170 spacers.

자세하게는, 도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 따른 모스펫 소자의 제조방법에 대해 설명하기로 한다.In detail, a method of manufacturing a MOSFET device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2F.

도 2a를 참조하면, 반도체기판(210) 내에 공지된 공정에 따라 액티브 영역을 한정하는 소자분리막(Isolation, 220)을 형성한 후, 상기 반도체기판(210)의 액티브 영역을 식각(recess)하여 게이트 영역을 한정하는 제1홈(H1)을 형성한다.Referring to FIG. 2A, after forming an isolation layer 220 defining an active region in a semiconductor substrate 210, a gate is formed by etching an active region of the semiconductor substrate 210. A first groove H1 defining an area is formed.

그런다음, 상기 제1홈(H1)을 포함한 기판 전면 상에 게이트 물질로서 산화막 계열의 게이트 절연막(230)과 P형 불순물로 도핑된 폴리실리콘막(240) 및 금속-실리사이드막로 이루어진 게이트 금속막(250), 질화막 계열의 게이트 하드마스크막(260)을 형성한다.Then, a gate metal film made of an oxide-based gate insulating film 230, a polysilicon film 240 doped with P-type impurities, and a metal-silicide film on the entire surface of the substrate including the first groove H1. 250, a nitride gate-based gate hard mask film 260 is formed.

이때, 상기 P형 불순물로 도핑된 폴리실리콘막(240)을 게이트 전극 물질로 적용하게 되면 낮은 채널 도우즈(dose)로 소망하는 문턱전압(Vt)을 확보할 수 있게 되어 채널의 이동도를 개선시키면서 전류 구동력을 증가시킬 수 있는 장점을 가질 수 있다.At this time, if the polysilicon layer 240 doped with the P-type impurity is applied to the gate electrode material, the desired threshold voltage Vt can be secured with a low channel dose, thereby improving channel mobility. It can have the advantage of increasing the current driving force.

도 2b를 참조하면, 상기 게이트 하드마스크막(260) 상에 공지된 공정에 따라 게이트 형성 영역을 가리는 감광막패턴(미도시)을 형성한 후, 상기 감광막패턴을 식각마스크로 이용해서 상기 하드마스크막(260)을 식각하여 하드마스크 패턴으로 형성한다.Referring to FIG. 2B, after forming a photoresist pattern (not shown) covering the gate formation region on the gate hard mask layer 260 according to a known process, the hard mask layer is formed using the photoresist pattern as an etch mask. The 260 is etched to form a hard mask pattern.

그런다음, 상기 감광막패턴이 제거된 상태에서 상기 하드마스크 패턴(260)을 식각마스크로 이용해서 상기 게이트 금속막(250)과 P형 불순물로 도핑된 폴리실리콘막(240) 및 게이트 절연막(230)을 식각하여 상기 각각의 제1홈(H1) 상에 다수의 리세스 게이트(recess gate, G)를 형성한다.Thereafter, the polysilicon layer 240 and the gate insulating layer 230 doped with the gate metal layer 250 and the P-type impurity using the hard mask pattern 260 as an etch mask while the photoresist pattern is removed. Etch to form a plurality of recess gate (G) in each of the first groove (H1).

다음으로, 상기 리세스 게이트(G)를 포함한 기판 전면 상에 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 에치-백(etch-back) 공정을 수행하여 상기 리세스 게이트(G) 양측벽에 스페이서(270)를 형성한다.Next, after depositing an insulating film for a spacer on the entire surface of the substrate including the recess gate (G), by performing an etch-back process of the insulating film for the spacer, both side walls of the recess gate (G) The spacer 270 is formed in the gap.

이때, 상기 스페이서(270)는 질화막 계열의 단일막으로 형성할 수 있거나, 또는, 산화막과 질화막으로 이루어진 이중막 이상의 막으로 형성할 수 있다.In this case, the spacer 270 may be formed of a nitride film-based single film, or may be formed of a double film or more formed of an oxide film and a nitride film.

도 2c를 참조하면, 상기 스페이서(270)를 식각마스크로 이용해서 리세스 게이트(G) 양측의 반도체기판 부분, 바람직하게는, 접합영역을 식각하여 제2홈(H2)을 형성한다.Referring to FIG. 2C, the second substrate H2 is formed by etching portions of the semiconductor substrate on both sides of the recess gate G, preferably the junction region, by using the spacer 270 as an etching mask.

이때, 상기 제2홈(H2)은 300∼500Å 깊이로 형성한다.At this time, the second groove (H2) is formed to a depth of 300 ~ 500Å.

도 2d를 참조하면, 상기 제2홈(H2)이 형성된 기판 결과물에 대해 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하, SEG) 공정을 수행하여 상기 제2홈 (H2)내에 300∼500Å 두께를 갖는 P형의 에피실리콘막(280)을 형성한다. Referring to FIG. 2D, a selective epitaxial growth (hereinafter referred to as SEG) process is performed on the substrate product on which the second grooves H2 are formed to have a thickness of 300 to 500 μm in the second grooves H2. P-type episilicon film 280 is formed.

도 2e를 참조하면, 상기 스페이서(270)를 식각마스크로 이용해서 상기 P형 불순물로 도핑된 폴리실리콘막(240)의 상단 측면에 P형의 에피실리콘막(280)이 남도록 상기 반도체기판(210)이 노출될 때까지 리세스 게이트(G) 양측의 제2홈(H2) 내에 형성된 P형의 에피실리콘막을 식각한다.Referring to FIG. 2E, the semiconductor substrate 210 is formed such that the P-type episilicon film 280 remains on the upper side of the polysilicon film 240 doped with the P-type impurity using the spacer 270 as an etching mask. The P-type episilicon film formed in the second grooves H2 on both sides of the recess gate G is etched until the () is exposed.

그런다음, 상기 식각된 P형의 에피실리콘막(280)을 포함한 기판 결과물에 대해 열처리 공정을 수행하여 상기 P형의 에피실리콘막(280) 내의 불순물들을 반도체기판(210)으로 확산시킨다.Then, a heat treatment process is performed on the substrate product including the etched P-type episilicon film 280 to diffuse impurities in the P-type episilicon film 280 to the semiconductor substrate 210.

도 2f를 참조하면, 상기 기판 결과물에 대해 고농도의 N형 불순물을 이온주입하여 상기 P형의 에피실리콘막(280)을 포함한 리세스 게이트(G)들 사이의 반도체기판(210) 내에 N형 접합영역(290)을 형성한다.Referring to FIG. 2F, an N-type junction is formed in the semiconductor substrate 210 between the recess gates G including the P-type episilicon film 280 by ion implanting a high concentration of N-type impurities to the substrate resultant. Area 290 is formed.

여기서, 상기 SEG 공정에 의해 형성된 P형의 에피실리콘막에 대한 식각 공정을 통해 상기 P형 불순물로 도핑된 폴리실리콘막(240)과 N형 접합영역(290)의 계면에 선택적으로 P형의 에피실리콘막(280)을 형성할 수 있게 된다.Here, the P-type epitaxial selectively at the interface between the polysilicon film 240 doped with the P-type impurity and the N-type junction region 290 through the etching process for the P-type episilicon film formed by the SEG process. The silicon film 280 can be formed.

이처럼, 본 발명은 P형 불순물로 도핑된 폴리실리콘막과 N형 접합영역의 계면에 선택적으로 P형의 에피실리콘막을 형성함에 따라, 상기 N형 접합영역, 바람직하게는, 드레인영역과 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막 간의 밴드 밴딩(band bending)을 완화시킬 수 있다.As described above, according to the present invention, the P-type episilicon film is selectively formed at the interface between the polysilicon film doped with the P-type impurity and the N-type junction region, whereby the N-type junction region, preferably, the drain region and the recess gate are formed. Band bending between the polysilicon films doped with the P-type impurity can be alleviated.

따라서, 본 발명은 상기 P형 에피실리콘막의 형성으로 인해, 낮은 도우즈로 안정적인 문턱전압을 얻기 위하여 P형 불순물로 도핑된 폴리실리콘막을 게이트 전 극 물질로 적용하는 경우에 발생되는 GIDL 현상을 억제할 수 있으므로, 이에 따라, 누설 전류의 감소 효과를 얻을 수 있어 소자의 수율 향상을 기대할 수 있게 된다.Therefore, the present invention can suppress the GIDL phenomenon generated when applying the polysilicon film doped with P-type impurities as the gate electrode material to obtain a stable threshold voltage at low dose due to the formation of the P-type episilicon film. As a result, the effect of reducing leakage current can be obtained, thereby improving the yield of the device.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 리세스 게이트 구조에서 P형 불순물로 도핑된 폴리실리콘막과 N형 접합영역의 계면에 P형의 에피실리콘막을 형성함으로써, N형 접합영역인 드레인 영역과 P형 불순물이 도핑된 폴리실리콘막 간의 밴드 밴딩을 완화시킬 수 있게 된다. As described above, the present invention forms a P-type episilicon film at an interface between a polysilicon film doped with a P-type impurity and an N-type junction region in a recess gate structure, whereby the drain region and the P-type impurity, which are N-type junction regions, are formed. Band banding between the doped polysilicon films can be alleviated.

따라서, 본 발명은 상기 N형 접합영역과 P형 불순물로 도핑된 폴리실리콘막의 오버랩되는 영역에서의 일함수를 감소시킬 수 있으므로, 이를 통해, GIDL(Gate Induced Drain Leakage) 현상으로 인한 누설 전류 감소 효과를 얻을 수 있다.Therefore, the present invention can reduce the work function in the overlapping region of the N-type junction region and the polysilicon film doped with P-type impurities, thereby reducing the leakage current due to the GIDL (Gate Induced Drain Leakage) phenomenon Can be obtained.

Claims (11)

P형 불순물로 도핑된 폴리실리콘막을 포함하는 다수의 리세스 게이트; A plurality of recess gates including a polysilicon film doped with a P-type impurity; 상기 리세스 게이트들 사이의 반도체기판 내에 형성된 N형 접합영역; 및An N-type junction region formed in the semiconductor substrate between the recess gates; And 상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막과 상기 N형 접합영역의 계면에 형성된 P형의 에피실리콘막;A P-type episilicon film formed at an interface between the polysilicon film doped with the P-type impurity of the recess gate and the N-type junction region; 을 포함하는 모스펫 소자.MOSFET device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 다수의 리세스 게이트 양측벽에 스페이서가 형성된 것을 특징으로 하는 모스펫 소자. And a spacer is formed on both sidewalls of the plurality of recess gates. P형 불순물로 도핑된 폴리실리콘막을 포함하는 다수의 리세스 게이트를 형성하는 단계; Forming a plurality of recess gates comprising a polysilicon film doped with a P-type impurity; 상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막을 형성하는 단계; 및Forming a P-type episilicon film on the upper side of the polysilicon film doped with the P-type impurity of the recess gate; And 상기 P형의 에피실리콘막을 포함한 리세스 게이트들 사이의 반도체기판 내에 N형 접합영역을 형성하는 단계; Forming an N-type junction region in the semiconductor substrate between the recess gates including the P-type episilicon film; 를 포함하는 모스펫 소자의 제조방법.Method for producing a MOSFET device comprising a. 제 3 항에 있어서, The method of claim 3, wherein 상기 다수의 리세스 게이트를 형성하는 단계 후, 상기 P형의 에피실리콘막을 형성하는 단계 전, 상기 다수의 리세스 게이트 양측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.Forming a spacer on both sidewalls of the plurality of recess gates after forming the plurality of recess gates and before forming the P-type episilicon film. Manufacturing method. 제 3 항에 있어서,The method of claim 3, wherein 상기 리세스 게이트의 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막을 형성하는 단계;Forming a P-type episilicon film on the upper side of the polysilicon film doped with the P-type impurity of the recess gate; 상기 리세스 게이트 양측의 반도체기판을 식각하여 홈을 형성하는 단계;Etching the semiconductor substrates at both sides of the recess gate to form grooves; 상기 홈이 형성된 기판 결과물에 대해 SEG 공정을 수행하여 상기 홈 내에 P형의 에피실리콘막을 형성하는 단계; Performing an SEG process on the resultant substrate on which the groove is formed to form a P-type episilicon film in the groove; 상기 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막이 남도록 상기 반도체기판이 노출될 때까지 리세스 게이트 양측의 홈 내에 형성된 P형의 에피실리콘막을 식각하는 단계; 및Etching the P-type episilicon film formed in the grooves on both sides of the recess gate until the semiconductor substrate is exposed such that the P-type episilicon film remains on the upper side of the polysilicon film doped with the P-type impurity; And 상기 식각된 P형의 에피실리콘막을 포함한 기판 결과물에 대해 열처리 공정을 수행하는 단계;로 구성되는 것을 특징으로 하는 모스펫 소자의 제조방법.And performing a heat treatment process on the resultant substrate including the etched P-type episilicon film. 2. 제 5 항에 있어서,The method of claim 5, wherein 상기 홈은 300∼500Å 깊이로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.And the groove is formed to a depth of 300 to 500 kHz. 제 5 항에 있어서,The method of claim 5, wherein 상기 SEG 공정은 P형의 에피실리콘막이 300∼500Å 두께로 형성하도록 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.The SEG process is a method of manufacturing a MOSFET device, characterized in that to form a P-type episilicon film to 300 ~ 500Å thickness. 액티브 영역을 한정하는 소자분리막이 구비된 반도체기판의 액티브 영역을 식각하여 게이트 형성 영역을 한정하는 제1홈을 형성하는 단계;Forming a first groove defining a gate formation region by etching an active region of a semiconductor substrate having an isolation layer defining an active region; 상기 제1홈 상에 게이트 절연막과 P형 불순물로 도핑된 폴리실리콘막 및 게이트 금속막, 게이트 하드마스크막의 적층막으로 이루어진 다수의 리세스 게이트를 형성하는 단계;Forming a plurality of recess gates on the first groove, the plurality of recess gates including a stacked layer of a polysilicon film doped with a P-type impurity, a gate metal film, and a gate hard mask film; 상기 리세스 게이트 양측의 반도체기판을 식각하여 제2홈을 형성하는 단계;Etching a semiconductor substrate at both sides of the recess gate to form a second groove; 상기 제2홈이 형성된 기판 결과물에 대해 SEG 공정을 수행하여 상기 제2홈 내에 P형의 에피실리콘막을 형성하는 단계;Performing an SEG process on the substrate product having the second grooves to form a P-type episilicon film in the second grooves; 상기 P형 불순물로 도핑된 폴리실리콘막의 상단 측면에 P형의 에피실리콘막이 남도록 상기 반도체기판이 노출될 때까지 리세스 게이트 양측의 제2홈 내에 형성된 P형의 에피실리콘막을 식각하는 단계;Etching the P-type episilicon film formed in the second grooves on both sides of the recess gate until the semiconductor substrate is exposed such that the P-type episilicon film remains on the upper side of the polysilicon film doped with the P-type impurity; 상기 식각된 P형의 에피실리콘막을 포함한 기판 결과물에 대해 열처리 공정을 수행하는 단계; 및Performing a heat treatment process on a substrate resultant including the etched P-type episilicon film; And 상기 P형의 에피실리콘막을 포함한 리세스 게이트들 사이의 반도체기판 내에 N형 접합영역을 형성하는 단계;를 포함하며, And forming an N-type junction region in the semiconductor substrate between the recess gates including the P-type episilicon film. 상기 P형 불순물로 도핑된 폴리실리콘막과 N형 접합영역의 계면에 P형의 에피실리콘막을 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법. Forming a P-type episilicon film at an interface between the polysilicon film doped with the P-type impurity and the N-type junction region. 제 8 항에 있어서, The method of claim 8, 상기 다수의 리세스 게이트를 형성하는 단계 후, 상기 N형 접합영역을 형성하는 단계 전, 상기 다수의 리세스 게이트 양측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.And forming spacers on both sidewalls of the plurality of recess gates after forming the plurality of recess gates and before forming the N-type junction region. Way. 제 8 항에 있어서,The method of claim 8, 상기 제2홈은 300∼500Å 깊이로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.And the second groove is formed to a depth of 300 to 500 Å. 제 8 항에 있어서,The method of claim 8, 상기 SEG 공정은 P형의 에피실리콘막이 300∼500Å 두께로 형성하도록 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.The SEG process is a method of manufacturing a MOSFET device, characterized in that to form a P-type episilicon film to 300 ~ 500Å thickness.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050087839A1 (en) 2001-12-27 2005-04-28 Derek Tam Thick oxide P-gate NMOS capacitor for use in a low-pass filter of a circuit and method of making same
US20050064637A1 (en) 2003-09-23 2005-03-24 Wen-Yuan Yeh [method of manufacturing nmos transistor with p-type gate]

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