KR100808595B1 - Method for forming isolation layer of semiconductor device - Google Patents
Method for forming isolation layer of semiconductor device Download PDFInfo
- Publication number
- KR100808595B1 KR100808595B1 KR1020060096548A KR20060096548A KR100808595B1 KR 100808595 B1 KR100808595 B1 KR 100808595B1 KR 1020060096548 A KR1020060096548 A KR 1020060096548A KR 20060096548 A KR20060096548 A KR 20060096548A KR 100808595 B1 KR100808595 B1 KR 100808595B1
- Authority
- KR
- South Korea
- Prior art keywords
- device isolation
- layer
- film
- forming
- silicon substrate
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02082—Cleaning product to be cleaned
- H01L21/02093—Cleaning of porous materials
Abstract
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 공정별 단면도.1A through 1E are cross-sectional views of processes for describing a method of forming a device isolation film according to an embodiment of the present invention.
도 2는 본 발명에 사용되는 전기화학적 식각 방법을 설명하기 위하여 도시한 단면도.Figure 2 is a cross-sectional view for explaining the electrochemical etching method used in the present invention.
도 3은 본 발명의 실시예에 따른 산화 공정을 설명하기 위하여 도시한 그래프.3 is a graph illustrating an oxidation process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 실리콘 기판 18 : 열산화막10
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 상세하게는, 계면 특성 및 막질이 우수한 소자분리막을 형성하기 위한 반도체 소자의 소자분리막 형성 방법에 관한 것이다. The present invention relates to a method for forming a device isolation film of a semiconductor device, and more particularly, to a method for forming a device isolation film of a semiconductor device for forming a device isolation film having excellent interface characteristics and film quality.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. With the advance of semiconductor technology, the speed and the high integration of semiconductor elements are progressing rapidly, and with this, the demand for refinement | miniaturization of a pattern and high precision of a pattern dimension is increasing.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다. This requirement applies not only to patterns formed in device regions, but also to device isolation films that occupy a relatively large area. This is because the width of the device region must decrease in order to increase the width of the device region in the trend that the width of the device region is decreasing toward the highly integrated device.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다. Here, a conventional device isolation film has been formed by a LOCOS process, and as is well known, a bird's-beak having a beak shape is generated at an edge portion of the device isolation film by the locus process. Therefore, there is a disadvantage in that leakage current is generated while increasing the area of the device isolation layer.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 적은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.Accordingly, a method of forming a device isolation layer using a shallow trench isolation (STI) process having a small width and excellent device isolation characteristics instead of the method of forming a device isolation layer by the locus process has been proposed. The device isolation film is formed by applying an STI process.
이러한 STI 공정을 적용한 소자분리막의 형성방법은, 먼저, 활성영역과 소자분리영역을 구분하기 위하여 실리콘 기판 상에 패드산화막과 패드질화막 및 소자분리 영역을 한정하는 감광막 패턴을 차례로 형성한다. 그 다음, 상기 감광막 패턴을 식각 마스크로 이용해서 패드질화막을 식각한 후, 식각된 패드질화막을 식각마스크로 이용해서 패드산화막 및 실리콘 기판을 식각하여 트렌치를 형성한다.In the method of forming a device isolation film using the STI process, first, a photoresist pattern defining a pad oxide film, a pad nitride film, and a device isolation region is sequentially formed on a silicon substrate to distinguish the active region from the device isolation region. Next, after the pad nitride film is etched using the photoresist pattern as an etch mask, the pad oxide film and the silicon substrate are etched using the etched pad nitride film as an etch mask to form a trench.
이어서, 상기 트렌치의 계면 상태가 후 공정에서 문제될 소지가 있으므로 고 온의 퍼니스(Purnace)에서 산화공정을 수행해서, 트렌치 표면에 측벽 산화막을 형성한다.Subsequently, since the interface state of the trench may be problematic in a later process, an oxidation process is performed in a high temperature furnace to form a sidewall oxide film on the trench surface.
그런 다음, 상기 측벽 산화막 상에 열팽창계수, 스트레스 및 접착력 문제를 해결하기 위해 선형질화막(Nitride) 및 선형산화막(Oxide)을 형성한 후, 상기 트랜치가 매립되도록 소자분리막용 산화막을 증착한다. 그리고나서, 소자분리용 산화막을 CMP한 후, 상기 패드질화막 및 패드산화막을 제거하여 소자분리막을 형성한다. Then, in order to solve thermal expansion coefficient, stress, and adhesion problems on the sidewall oxide layer, a linear nitride layer and a linear oxide layer are formed, and then an oxide layer for device isolation is deposited to fill the trench. Thereafter, after the CMP of the device isolation oxide is removed, the pad nitride film and the pad oxide film are removed to form a device isolation film.
그런데, 이처럼 실리콘 기판에 소자분리막을 형성하는 과정에서 식각을 진행한 후, 후속 공정에서 산화막(Oxide)과 같은 절연물질을 인위적으로 채워넣어야 하기 때문에 보이드(Void)가 발생할 가능성이 높고, 이로 인해, 소자분리 특성이 저하된다는 문제점이 있다. 특히, 이러한 보이드 발생의 문제는 트렌치의 단차비가 점점 커지는 추세에서 더욱 심해질 것으로 예상된다. However, since the etching process is performed in the process of forming the device isolation layer on the silicon substrate as described above, a void is likely to occur because an insulating material such as an oxide must be artificially filled in a subsequent process. There is a problem that device isolation characteristics are degraded. In particular, the problem of void generation is expected to become more severe as the stepped ratio of trenches becomes larger.
또한, 종래의 STI 공정을 이용한 소자분리막 형성 방법은 계면의 안정적인 증착을 위하여 질화막과 산화막 계열의 물질을 추가적으로 증착하여야 하기 때문에 시간적인 효율성이 낮다는 문제점이 있다. In addition, the conventional method of forming a device isolation layer using the STI process has a problem in that the time efficiency is low because the material of the nitride film and the oxide film must be additionally deposited for the stable deposition of the interface.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위해 안출된 것으로서, 보이드의 발생 없이 계면 특성 및 막질이 우수한 소자분리막을 형성할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a device isolation film of a semiconductor device capable of forming a device isolation film having excellent interface properties and film quality without generating voids.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 소자분리영역 및 활성영역을 갖는 실리콘 기판 상에 상기 소자분리영역을 노출시키는 하드마스크를 형성하는 단계; 상기 노출된 실리콘 기판 부분을 전기화학적 방법으로 식각하여 다공성 실리콘층으로 변형시키는 단계; 상기 다공성 실리콘층을 포함하는 기판 결과물에 대해 하드마스크를 제거하고 클리닝을 수행하는 단계; 상기 클리닝이 수행된 기판 결과물에 대해 수분이 제거되도록 프레-베이킹을 수행하는 단계; 및 상기 다공성 실리콘층을 산화시켜서 열산화막을 형성하는 단계를 제공한다.In order to achieve the above object, the method of forming a device isolation film of a semiconductor device according to the present invention, forming a hard mask exposing the device isolation region on a silicon substrate having a device isolation region and an active region; Etching the exposed silicon substrate portion by an electrochemical method to deform the porous silicon layer; Removing a hard mask and performing cleaning on the substrate product including the porous silicon layer; Performing pre-baking to remove moisture on the substrate resulted from the cleaning; And oxidizing the porous silicon layer to form a thermal oxide film.
상기 하드마스크는 7,000 ∼ 8,000Å의 산화막과 3,000 ∼ 10,000Å의 질화막의 적층막으로 형성하는 것을 특징으로 한다.The hard mask is formed of a laminated film of an oxide film of 7,000 to 8,000 GPa and a nitride film of 3,000 to 10,000 GPa.
상기 전기화학적 식각 방법은 불산(HF) 용액이 담기 배스 내에 실리콘 기판을 척 상에 배치시킨 상태로 불산(HF) 용액에 침지시킨 전극에 서로 반대 전압을 인가하는 방식으로 진행하는 것을 특징으로 한다. The electrochemical etching method is characterized in that the hydrofluoric acid (HF) solution proceeds by applying opposite voltages to the electrodes immersed in the hydrofluoric acid (HF) solution while the silicon substrate is placed on the chuck in the holding bath.
상기 전극은 백금(Pt)으로 이루어지는 것을 특징으로 한다.The electrode is characterized in that made of platinum (Pt).
상기 불산(HF) 용액에 버블(Bubble) 방지 목적으로 에탄올을 첨가하는 것을 특징으로 한다.To the hydrofluoric acid (HF) solution, ethanol is added for the purpose of preventing bubbles.
삭제delete
상기 다공성 실리콘층의 산화는 마이크로 기공내에 잔재하는 수분이 제거되도록 430 ∼ 470℃의 온도에서 1차 과정을 진행하는 단계; 및 상기 1차 과정이 진행된 실리콘 기판 결과물에 대해 다공성 실리콘이 산화되도록 880 ∼ 920℃의 온도에서 2차 과정을 진행하는 단계로 구성되는 것을 특징으로 한다.Oxidation of the porous silicon layer is a step of performing a first process at a temperature of 430 ~ 470 ℃ to remove moisture remaining in the micro pores; And performing a secondary process at a temperature of 880 to 920 ° C. so that the porous silicon is oxidized with respect to the resultant silicon substrate.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 소자분리막을 형성할 영역의 실리콘 기판 부분을 식각하여 제거한 후, 그 부분에 산화막을 매립시키는 방법 대신에 전기화학적인 식각 방법의 양극 반응(Anodic Reaction) 및 열 공정을 이용하여 소자분리막을 형성한다. First, the technical principle of the present invention, the present invention is an anode reaction of the electrochemical etching method instead of the method of etching and removing the silicon substrate portion of the region to form the device isolation film, and then buried the oxide film in the portion (Anodic A device isolation film is formed using a reaction and a thermal process.
즉, 본 발명은 전기화학적인 식각 방법의 양극 반응을 응용하여 소자분리막이 형성될 영역을 마이크로 다공성 실리콘층으로 변형시키고, 열 공정으로 상기 마이크로 다공성 실리콘층을 산화시킴으로써 증착이 아닌 산화(Oxidation) 공정으로 계면 특성 및 막질이 우수한 산화막을 형성하여 전기적으로 소자를 분리할 수 있는 소자분리막을 형성한다. That is, the present invention transforms the region in which the device isolation layer is to be formed into a microporous silicon layer by applying an anode reaction of an electrochemical etching method, and oxidizes the microporous silicon layer by a thermal process, not an oxidation process, instead of deposition. As a result, an oxide film having excellent interfacial properties and film quality is formed to form a device isolation film that can electrically separate devices.
자세하게, 1a 내지 도 1e는 본 발명의 실시예에 따른 소자분리막 형성 방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, 1a to 1e are cross-sectional views for each process for describing a method of forming a device isolation film according to an embodiment of the present invention.
우선, 도 1a에 도시된 바와 같이, 소자분리영역 및 활성영역을 갖는 실리콘 기판(10) 상에 산화막(12) 및 질화막(14)을 증착한다. 이때, 상기 산화막(12)의 두께는 약 7,000 ∼ 8,000Å 정도로 하며, 상기 질화막(14)의 두께는 3,000 ∼ 10,000Å 정도로 한다.First, as shown in FIG. 1A, an
그런 다음, 도 1b에 도시된 바와 같이, 질화막(14) 상에 소자분리 영역 상부를 노출시키는 포토레지스트 패턴(16)을 형성한 후, 상기 포토레지스트 패턴(16)을 식각장벽으로 이용하여 질화막(14) 및 산화막(12)을 식각해서 소자분리영역으로 사용되는 기판 부분을 노출시킨다.Next, as shown in FIG. 1B, after the
이어서, 도 1c에 도시된 바와 같이, 포토레지스트 패턴을 제거한 상태에서, 전기적화학 식각(Electro Chemical Etching) 방법을 이용하여 상기 노출된 소자분리영역을 다공질 실리콘층(A)으로 변형시킨다. Subsequently, as shown in FIG. 1C, the exposed device isolation region is deformed into the porous silicon layer A by using an electrochemical etching method with the photoresist pattern removed.
여기서, 상기 다공질 실리콘층(A)을 형성하기 위하여 사용된 전기화학적 식각 방법인 양극 반응은, 도 2에 도시된 바와 같이, 불산(HF : 102) 용액이 담기 배스(100) 내에 실리콘 기판(112)을 양극인 척(104) 상에 배치시킨 상태로 불산(HF : 102) 용액에 음극인 전극(108)과 함께 침지시키고, 파워 서플라이(106)로 전선(110)을 통하여 척(104)과 전극(108)에 서로 반대 전압을 인가하는 방식으로 진행한다. Here, the anode reaction, which is an electrochemical etching method used to form the porous silicon layer (A), is a
그리고, 상기 전극(108)은 백금(Pt)으로 이루어지며, 상기 전기화학적 식각 방법으로 공정을 진행하는 중 불산(HF : 102) 용액에 버블(Bubble)이 발생하는 것을 방지하기 위하여 에탄올을 첨가해준다.In addition, the
다음으로, 도 1d에 도시된 바와 같이, 다공성 실리콘층(A)이 형성된 실리콘 기판(10) 결과물 상의 질화막 및 산화막을 제거하고, 클리닝 공정을 실시하여 기판 표면으로부터 불산(HF) 용액을 포함한 식각 반응물 등을 제거한다. 그런 다음, 상기 클리닝이 진행된 다공성 실리콘층(A)을 포함하는 실리콘 기판(10)을 핫 플레이트(Hot Plate) 또는 진공 챔버(Vacuum Chamber) 내로 로딩시켜 수분을 최대한 제거해준다. Next, as illustrated in FIG. 1D, an nitride reactant and an oxide film on the
이어서, 도 1e에 도시된 바와 같이, 수분이 제거된 다공성 실리콘층을 포함하는 실리콘 기판(10)을 퍼니스(Furnace) 내로 로딩시키고, 정해진 과정별로 온도를 변화시켜면서 열 공정을 실시하여 상기 다공성 실리콘층을 산화시킴으로써 소자분리막이 되는 열산화막(18)을 형성한다. 아울러, 상기 열산화막은(18)은 상기 실리콘 기판(10)의 상부 표면에도 형성된다.Subsequently, as shown in FIG. 1E, the
여기서, 도 3을 참조하여, 상기 다공성 실리콘층의 산화는 1차 과정으로 다공성 실리콘 층을 포함하는 실리콘 기판(10)을 퍼니스 내로 로딩시키고 온도를 430 ∼ 470℃로 수 분간 유지하여, 상기 다공성 실리콘층을 형성하는 마이크로 기공 내에 잔재하는 수분이 제거해준다. Here, referring to FIG. 3, the oxidation of the porous silicon layer may be performed by loading the
그런 다음, 상기 1차 과정이 진행된 실리콘 기판(10) 결과물에 대하여 880 ∼ 920℃의 온도에서 일정한 시간 동안 2차 과정을 진행하여 다공성 실리콘층을 산화시킴으로써 열산화막(18)을 형성한다.Subsequently, the
이어서, 상기 2차 과정이 진행된 결과물을 언로딩이 가능한 온도로 낮추어주고, 소자분리막이 되는 열산화막(18)이 형성된 실리콘 기판(10)을 언로딩한다.Subsequently, the resultant of the secondary process is lowered to a temperature at which the unloading is possible, and the
이와 같이, 본 발명은 전기화학적 식각 방법인 양극 반응 및 열 공정을 사용하여 소자분리막을 형성함으로써 종래 소자분리막을 형성하기 위하여 트렌치 형성 후 질화막과 산화막 계열의 물질을 추가적으로 증착하는 공정 등이 필요 없어, 시간적인 효율성을 높일 수 있다. As described above, the present invention does not require a process of additionally depositing a nitride film and an oxide-based material after forming the trench in order to form a device isolation layer by forming an isolation layer using an anode reaction and a thermal process, which is an electrochemical etching method. You can increase the time efficiency.
또한, 종래 실리콘 기판에 소자분리막을 형성하는 과정에서 소자분리막이 형성될 영역을 식각한 후, 후속 공정에서 산화막(Oxide)과 같은 절연물질을 인위적으로 채워넣음으로써 유발되었던 보이드(Void)의 발생을 방지할 수 있음은 물론, 그 로 인한 결함 발생을 방지할 수 있다. In addition, in the process of forming the device isolation film on the silicon substrate, the region where the device isolation film is to be formed is etched, and in the subsequent process, voids, which are caused by artificially filling an insulating material such as an oxide film, are eliminated. Not only can it be prevented, but also the occurrence of defects can be prevented.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 트랜치 내에 절연물질을 인위적으로 증착하여 소자분리막을 형성시키지 않고 기판 실리콘을 산화시켜 소자분리막을 형성시킴으로써 계면 특성 및 막질이 우수한 소자분리막을 형성할 수 있다. As described above, the present invention can form a device isolation film having excellent interfacial properties and film quality by oxidizing substrate silicon to form a device isolation film without artificially depositing an insulating material in the trench to form a device isolation film.
또한, 종래 소자분리막을 형성하는 절연 물질의 안정적인 증착을 위하여 트렌치 형성 후 질화막과 산화막 계열의 물질을 추가적으로 증착하는 공정 등이 필요 없어 공정의 시간적인 효율성을 높일 수 있다. In addition, since the process of additionally depositing a nitride film and an oxide-based material after forming the trench is not required for stable deposition of the insulating material forming the conventional device isolation film, the time efficiency of the process can be improved.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060096548A KR100808595B1 (en) | 2006-09-29 | 2006-09-29 | Method for forming isolation layer of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060096548A KR100808595B1 (en) | 2006-09-29 | 2006-09-29 | Method for forming isolation layer of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100808595B1 true KR100808595B1 (en) | 2008-02-29 |
Family
ID=39383651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060096548A KR100808595B1 (en) | 2006-09-29 | 2006-09-29 | Method for forming isolation layer of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100808595B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980084714A (en) * | 1997-05-24 | 1998-12-05 | 문정환 | Method for manufacturing isolation region of semiconductor device |
JPH1187489A (en) | 1997-09-10 | 1999-03-30 | Asahi Chem Ind Co Ltd | Formation of element isolation film using porous silicon |
KR20040006483A (en) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
KR20050002494A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor |
-
2006
- 2006-09-29 KR KR1020060096548A patent/KR100808595B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980084714A (en) * | 1997-05-24 | 1998-12-05 | 문정환 | Method for manufacturing isolation region of semiconductor device |
JPH1187489A (en) | 1997-09-10 | 1999-03-30 | Asahi Chem Ind Co Ltd | Formation of element isolation film using porous silicon |
KR20040006483A (en) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
KR20050002494A (en) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR20010064324A (en) | Method for forming isolation layer of semiconductor device using trench technology | |
KR20080095621A (en) | Method of forming an isolation layer in semiconductor device | |
US7067387B2 (en) | Method of manufacturing dielectric isolated silicon structure | |
KR100636031B1 (en) | Method of manufacturing non-volatile memory device | |
KR100799129B1 (en) | Method of manufacturing capacitor for semiconductor memory device | |
KR100808595B1 (en) | Method for forming isolation layer of semiconductor device | |
KR20010065186A (en) | Method of manufacturing a flash memory device | |
KR100675892B1 (en) | Method for forming isolation area of semiconductor device and semiconductor device thereby | |
KR100588643B1 (en) | Method for forming shallow trench isolation layer | |
KR100866142B1 (en) | Method of manufacturing isolation layer for semiconductor device | |
KR100733693B1 (en) | Method of forming a isolation layer in semiconductor device | |
KR100533380B1 (en) | Method of forming shallow trench isolation layer in semiconductor device | |
KR20040059998A (en) | Method for manufacturing isolation layer in semiconductor device | |
KR100202196B1 (en) | Method of forming an element isolation region in a semiconductor device | |
KR100474863B1 (en) | Method of forming an isolation layer in a semiconductor device | |
KR100486875B1 (en) | Isolation layer in a semiconductor device and a method of forming the same | |
US7067390B2 (en) | Method for forming isolation layer of semiconductor device | |
KR19980084714A (en) | Method for manufacturing isolation region of semiconductor device | |
KR100861307B1 (en) | Method of manufacturing isolation layer for semiconductor device | |
KR20030052663A (en) | method for isolating semiconductor device | |
KR20010066326A (en) | A method for fabricating trench of a semiconductor device | |
KR20060063304A (en) | Method for forming sti type device isolation film of semiconductor device | |
KR20050012652A (en) | Method for forming element isolation layer of semiconductor device | |
KR20030053323A (en) | Method of forming a isolation layer in a semiconductor device | |
KR20010061012A (en) | Manufacturing method of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 4 |
|
LAPS | Lapse due to unpaid annual fee |