KR100808577B1 - Circuit for clock generating - Google Patents

Circuit for clock generating Download PDF

Info

Publication number
KR100808577B1
KR100808577B1 KR1020000050451A KR20000050451A KR100808577B1 KR 100808577 B1 KR100808577 B1 KR 100808577B1 KR 1020000050451 A KR1020000050451 A KR 1020000050451A KR 20000050451 A KR20000050451 A KR 20000050451A KR 100808577 B1 KR100808577 B1 KR 100808577B1
Authority
KR
South Korea
Prior art keywords
output signal
power supply
supply voltage
delay
output
Prior art date
Application number
KR1020000050451A
Other languages
Korean (ko)
Other versions
KR20020017243A (en
Inventor
천봉재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000050451A priority Critical patent/KR100808577B1/en
Publication of KR20020017243A publication Critical patent/KR20020017243A/en
Application granted granted Critical
Publication of KR100808577B1 publication Critical patent/KR100808577B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 클럭발생회로에 관한 것으로, 종래 클럭발생회로는 전원전압에 이상이 생겨 그 전원전압값이 낮아지면 지연부의 지연정도가 상대적으로 심화되어 원하는 펄스폭 보다 큰 펄스폭을 갖는 클럭신호를 출력하게 되어, 사용효율이 저하되며 그 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원전압의 값을 검출하여 기준보다 저전압이면 지연정도가 다른 경로를 선택하고, 사용자 임의의 지연정도를 다시한번 선택할 수 있도록 함으로써, 저전압의 인가에 의해 지연정도가 심화되어 출력클럭신호의 펄스폭이 커지는 것을 방지할 수 있게 되어, 회로의 사용효율을 향상시키고 그 신뢰성 또한 향상시키는 효과가 있다.The present invention relates to a clock generation circuit. In the conventional clock generation circuit, when an abnormality occurs in the power supply voltage and the power supply voltage value is lowered, the delay degree of the delay unit is relatively increased, thereby outputting a clock signal having a pulse width larger than the desired pulse width. As a result, the use efficiency is lowered and there is a problem that the reliability is lowered. In view of the above problems, the present invention detects a value of a power supply voltage and selects a path having a different delay level if the voltage is lower than a reference, and allows a user to select a delay level once again, thereby increasing the delay level by applying a low voltage. As a result, the pulse width of the output clock signal can be prevented from being increased, thereby improving the use efficiency of the circuit and improving its reliability.

Description

클럭발생회로{CIRCUIT FOR CLOCK GENERATING}Clock Generation Circuit {CIRCUIT FOR CLOCK GENERATING}

도1은 종래 클럭발생회로도.1 is a conventional clock generation circuit diagram.

도2는 도1에 있어서 주요부분의 파형도.FIG. 2 is a waveform diagram of main parts in FIG. 1; FIG.

도3은 본 발명 클럭발생회로도.3 is a clock generation circuit diagram of the present invention;

도4는 전원전압이 기준값 이상일때 도3에 있어서 주요부분의 파형도.Fig. 4 is a waveform diagram of the main part in Fig. 3 when the power supply voltage is above the reference value.

도5는 전원전압이 기준값 이하일때 도3에 있어서 주요부분의 파형도.Fig. 5 is a waveform diagram of the main part in Fig. 3 when the power supply voltage is below the reference value.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings

10:클럭발생부 20:지연부10: clock generator 20: delay unit

30:전원전압 제어부 40:지연조절부30: power supply voltage control unit 40: delay control unit

본 발명은 클럭발생회로에 관한 것으로, 특히 저전압에서 발생하는 클럭의 펄스 폭이 원하는 펄스 폭보다 커짐을 방지하여 클럭발생회로의 신뢰성을 향상시키는데 적당하도록 한 클럭발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generating circuit, and more particularly, to a clock generating circuit suitable for improving the reliability of a clock generating circuit by preventing a pulse width of a clock generated at a low voltage from becoming larger than a desired pulse width.

도1은 종래 클럭발생회로도로서, 이에 도시한 바와 같이 전원전압(VCC)과 접지사이에 직렬접속됨과 아울러 각 게이트에 인가되는 접지전압과 입력펄스신호(Pi)에 따라 도통제어되는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)와; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측 신호를 지연하는 지연부(1)와; 상기 지연부(1)의 출력신호에 따라 도통제어되며, 상기 피모스 트랜지스터(PM1)와 병렬접속된 피모스 트랜지스터(PM2)와; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측 신호와 상기 지연부(1)의 출력신호보다 지연정도가 작은 신호를 인가받아 이를 낸드조합하여 클럭출력신호(OUT)를 출력하는 낸드게이트(NAND1)로 구성된다.FIG. 1 is a conventional clock generation circuit diagram. As shown in FIG. 1, a PMOS transistor connected in series between a power supply voltage VCC and a ground, and electrically controlled according to a ground voltage and an input pulse signal Pi applied to each gate is shown in FIG. PM1) and NMOS transistor NM1; A delay unit (1) for delaying a contact side signal between the PMOS transistor PM1 and the NMOS transistor NM1; A PMOS transistor (PM2) electrically connected in accordance with the output signal of the delay unit (1) and connected in parallel with the PMOS transistor (PM1); A signal having a delay degree smaller than that of the PMOS transistor PM1 and the NMOS transistor NM1 and an output signal of the delay unit 1 is applied to the NAND combination to output a clock output signal OUT. It consists of a NAND gate NAND1.

상기 지연부(1)는 복수의 인버터(I1~I8)로 구성되며, 상기 낸드게이트(NAND1)에 입력되는 신호는 인버터(I6)의 출력신호가 되도록 한다.The delay unit 1 includes a plurality of inverters I1 to I8, and the signal input to the NAND gate NAND1 is an output signal of the inverter I6.

이하, 상기와 같은 종래 클럭발생회로의 동작을 설명한다.The operation of the conventional clock generation circuit as described above will be described below.

도2는 도1에 있어서 주요 부분의 파형도로서, 이에 도시한 바와 같이 먼저, 입력펄스신호(Pi)가 저전위로 인가되는 상태에서 엔모스 트랜지스터(NM1)은 오프되 고, 접지전압을 게이트에 인가받은 피모스 트랜지스터(PM1)에 의해 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점(A1)의 전위는 고전위가 된다. FIG. 2 is a waveform diagram of the main part of FIG. 1. As shown in FIG. 1, first, the NMOS transistor NM1 is turned off while the input pulse signal Pi is applied at a low potential, and the ground voltage is applied to the gate. The potential of the contact point A1 of the PMOS transistor PM1 and the NMOS transistor NM1 becomes high potential by the applied PMOS transistor PM1.

그 다음, 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점(A1)의 전위를 지연하는 지연부(1)의 출력신호는 고전위가 되어상기 피모스 트랜지스터(PM1)를 턴 오프시킨다.Next, the output signal of the delay unit 1 which delays the potential of the contact point A1 of the PMOS transistor PM1 and the NMOS transistor NM1 becomes a high potential to turn off the PMOS transistor PM1. Let's do it.

그 다음, 상기 지연부(1)에 구비된 인버터(I6)의 출력신호(A2)와 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점측 전위를 인가받아 낸드조합하여 출력하는 낸드게이트(NAND1)의 출력신호(OUT)는 저전위의 상태로 출력된다.Next, the NAND outputs the output signal A2 of the inverter I6 and the contact-side potentials of the PMOS transistor PM1 and the NMOS transistor NM1 provided in the delay unit 1 and outputs the NAND combination. The output signal OUT of the gate NAND1 is output in a state of low potential.

이와 같은 상태에서 상기 입력펄스신호(Pi)가 고전위로 천이하여 인가되면, 엔모스 트랜지스터(NM1)는 도통되어 상기 피모스 트랜지스터(PM1)과의 접점(A1)은 저전위가 되며 이는 낸드게이트(NAND1)의 일측입력단에 바로 인가된다.In this state, when the input pulse signal Pi transitions to a high potential and is applied, the NMOS transistor NM1 is turned on so that the contact point A1 with the PMOS transistor PM1 becomes a low potential, which is a NAND gate. It is directly applied to one input terminal of NAND1).

상기의 시점에서 지연부(1)의 인버터(I6)의 출력신호(A2)는 고전위상태를 유지하고 있으며, 이를 낸드조합한 낸드게이트(NAND1)의 출력신호(OUT)는 고전위로 천이하여 출력된다.At this point in time, the output signal A2 of the inverter I6 of the delay unit 1 maintains a high potential state, and the output signal OUT of the NAND gate NAND1 in combination with the NAND transitions to a high potential and is output. do.

이와 같은 상태에서, 일정한 시간이 경과하여 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접점(A1)측 신호를 지연하는 지연부(1)의 출력신호는 저전위가 되어 피모스 트랜지스터(PM2)를 턴온시키며, 상기 인버터(I6)의 출력신호(I6) 또한 저전위가 되나, 이는 낸드게이트(NAND1)의 출력신호(OUT)에 영향을 주지않는다.In such a state, the output signal of the delay unit 1 which delays the signal of the contact point A1 side of the PMOS transistor PM1 and the NMOS transistor NM1 after a certain time has elapsed becomes a low potential PMOS transistor The PM2 is turned on, and the output signal I6 of the inverter I6 also becomes low potential, but this does not affect the output signal OUT of the NAND gate NAND1.

그 다음, 상기 입력펄스신호(Pi)가 다시 저전위로 천이하여 출력되면, 엔모 스 트랜지스터(NM1)는 턴오프되어, 그 접점(A1)은 고전위의 상태가 된다. 이때 낸드게이트(NAND1)의 출력신호(OUT)는 상기 인버터(I6)의 출력신호(A2)가 저전위이기 때문에 계속 고전위를 유지한다.Then, when the input pulse signal Pi transitions back to a low potential and is output, the NMOS transistor NM1 is turned off, and the contact A1 is in a high potential state. At this time, the output signal OUT of the NAND gate NAND1 continues to maintain a high potential because the output signal A2 of the inverter I6 has a low potential.

일정한 시간이 경과하여 상기 접점(A1)의 상태를 지연한 인버터(I6)의 출력이 고전위로 변화하면, 상기 낸드게이트(NAND1)의 출력신호(OUT) 또한 저전위로 천이하여 출력하여 원하는 펄스폭을 갖는 클럭을 발생시킬 수 있게 된다.When the output of the inverter I6, which delays the state of the contact A1, changes to a high potential after a certain time has elapsed, the output signal OUT of the NAND gate NAND1 also transitions to a low potential and outputs a desired pulse width. It is possible to generate a clock having.

그러나, 상기와 같은 종래 클럭발생회로는 전원전압에 이상이 생겨 그 전원전압값이 낮아지면 지연부의 지연정도가 상대적으로 심화되어 원하는 펄스폭 보다 큰 펄스폭을 갖는 클럭신호를 출력하게 되어, 사용효율이 저하되며 그 신뢰성이 저하되는 문제점이 있었다.However, in the conventional clock generation circuit as described above, when the power supply voltage has an abnormality and the power supply voltage value is lowered, the delay degree of the delay unit is relatively increased, thereby outputting a clock signal having a pulse width larger than the desired pulse width. There is a problem that this is lowered and the reliability is lowered.

이와 같은 문제점을 감안한 본 발명은 전원전압의 값에 관계없이 일정한 펄스폭을 갖는 클럭신호를 출력할 수 있는 클럭발생회로를 제공함에 그 목적이 있다.It is an object of the present invention to provide a clock generation circuit capable of outputting a clock signal having a constant pulse width regardless of the value of a power supply voltage.

상기와 같은 목적은 전원전압 값을 검출하여 그 검출된 전원전압의 값에 따라 지연정도가 다른 신호를 출력단에 인가함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by detecting a power supply voltage value and applying a signal having a different delay to the output terminal according to the detected power supply voltage value. The present invention will be described in detail with reference to the accompanying drawings. same.

도3은 본 발명 클럭발생회로도로서, 이에 도시한 바와 같이 전원전압(VCC)을 소스에 인가받으며, 게이트가 접지된 피모스 트랜지스터(PM1)와, 상기 피모스 트랜지스터(PM1)의 드레인에 드레인이 접속되고, 소스가 접지되며 게이트에 인가되는 입력펄스신호(Pi)에 따라 도통제어되는 엔모스 트랜지스터(NM1)와, 상기 피모스 트랜지스터(PM1)와 병렬접속되고, 지연된 출력신호(A1)에 따라 도통제어되는 피모스 트랜지스터(PM2)를 구비하여 입력펄스신호(Pi)에 따른 클럭 출력신호(A1)을 출력하는 클럭발생부(10)와; 직렬접속된 다수의 인버터(I1~I8)를 구비하여 상기 클럭발생부(10)의 출력신호(A1)를 소정시간 지연하는 지연부(20)와; 전원전압(VCC)의 값을 검출하여 그에 따른 제어신호를 출력하는 전원전압 제어부(30)와; 상기 인버터(I2)의 출력신호(A4) 또는 인버터(I4)의 출력신호(A3)를 선택할 수 있는 사용자 스위치(S1,S2)와, 상기 전원전압 제어부(30)의 제어신호와 인버터(I9)를 통해 반전된 제어신호에 따라 상기 지연부(20)의 인버터(I6)의 출력신호(A2) 또는 사용자스위치(S1,S2)에 의해 선택된 출력신호(A3,A4) 중 하나를 출력제어하는 전송게이트(TG1,TG2)를 구비하여 전원전압이 기준보다 저전압일때 지연정도가 작은 출력신호를 출력하는 지연조정부(40)와; 상기 지연조정부(40)로 부터 출력되는 출력신호(A2 또는 A3 또는 A4)와 상기 클럭발생부(10)의 출력신호(A1)를 낸드조합하여 출력신호(OUT)를 출력하는 낸드게이트(NAND1)로 구성된다.FIG. 3 is a clock generation circuit diagram of the present invention. As shown in FIG. 3, a PMOS transistor PM1 having a gate applied to a source and having a gate grounded thereon and a drain at a drain of the PMOS transistor PM1 are shown in FIG. Connected in parallel with the PMOS transistor PM1 and the NMOS transistor NM1 connected to the source and ground-controlled according to an input pulse signal Pi applied to the gate, and according to the delayed output signal A1. A clock generator (10) having a PMOS transistor (PM2) that is electrically controlled and outputs a clock output signal (A1) according to the input pulse signal (Pi); A delay unit 20 having a plurality of inverters I1 to I8 connected in series to delay the output signal A1 of the clock generator 10 by a predetermined time; A power supply voltage controller 30 which detects a value of the power supply voltage VCC and outputs a control signal according thereto; User switches S1 and S2 capable of selecting the output signal A4 of the inverter I2 or the output signal A3 of the inverter I4, the control signal of the power supply voltage controller 30 and the inverter I9. Transmission output control of one of the output signal A2 of the inverter I6 of the delay unit 20 or the output signals A3 and A4 selected by the user switches S1 and S2 according to the control signal inverted through A delay adjuster 40 having gates TG1 and TG2 for outputting an output signal having a small delay when the power supply voltage is lower than the reference voltage; NAND gate NAND1 outputting an output signal OUT by NAND combining an output signal A2 or A3 or A4 output from the delay adjuster 40 and the output signal A1 of the clock generator 10. It consists of.

이하, 상기와 같이 구성된 본 발명 클럭발생회로의 동작을 설명한다.Hereinafter, the operation of the clock generation circuit of the present invention configured as described above will be described.

먼저, 도4는 전원전압이 종래와 동일한 값 즉, 기준값일때의 도3의 주요 부분의 입출력 파형도로서, 이에 도시한 바와 같이 전원전압 제어부(30)에서 전원전압(VCC)이 기준전압과 동일한 값으로 판단하여 고전위의 제어신호를 출력하면, 그 고전위의 제어신호를 인버터(I9)를 통해서 피모스 트랜지스터에 인가받고, 직접 엔모스 트랜지스터에 인가받은 전송게이트(TG1)는 턴온되고, 이와 반대로 고전위의 제어신호를 직접 피모스 트랜지스터의 게이트에 인가받고, 인버터(I9)를 통해 반전된 저전위 제어신호를 엔모스 트랜지스터의 게이트에 인가받은 전송게이트(TG2)는 턴오프된다.First, FIG. 4 is an input / output waveform diagram of the main part of FIG. 3 when the power supply voltage is the same as the conventional value, that is, the reference value. As shown in FIG. 4, the power supply voltage VCC is equal to the reference voltage in the power supply voltage controller 30. When it is determined by the value and outputs a high potential control signal, the high potential control signal is applied to the PMOS transistor through the inverter I9, and the transfer gate TG1 directly applied to the NMOS transistor is turned on. On the contrary, the transfer gate TG2 receiving the high potential control signal directly to the gate of the PMOS transistor and the low potential control signal inverted through the inverter I9 to the gate of the NMOS transistor are turned off.

이와 같은 상태에서는 종래 도1과 도2에서 상세히 설명한 바와 동일하게 본 발명에서도 인버터(I6)의 출력신호 즉 6개의 인버터를 이용한 지연정도의 펄스폭을 갖는 출력신호(OUT)를 얻을 수 있게 된다.In this state, as described in detail with reference to FIGS. 1 and 2, in the present invention, an output signal OUT having an output signal of the inverter I6, that is, a pulse width of a delay degree using six inverters can be obtained.

도4는 전원전압이 기준전압 이하일때 도3에 도시한 본 발명 클럭발생회로의 주요부분 파형도로서, 이에 도시한 바와 같이 먼저, 상기 전원전압 제어부(30)에서 전원전압(VCC)이 기준전압이하로 낮음을 검출하면, 상기 제어신호를 저전위로 출력하여 상기 전송게이트(TG1)을 턴오프시키고, 전송게이트(TG2)를 턴온 시킨다.FIG. 4 is a waveform diagram of the main part of the clock generation circuit of the present invention shown in FIG. 3 when the power supply voltage is less than or equal to the reference voltage. As shown in FIG. 4, first, the power supply voltage VCC in the power supply voltage controller 30 is the reference voltage. When the detection is low, the control signal is output at a low potential to turn off the transmission gate TG1 and turn on the transmission gate TG2.

이와 같은 상태에서는 상기 낸드게이트(NAND1)의 일측단에 인가할 수 있는 지연된 신호는 인버터(I2,I4)의 출력신호(A4,A3) 뿐이며, 그 지연정도를 판단하여 사용자가 두 출력신호(A4,A3)중 하나를 사용자 스위치(S1,S2)를 이용하여 선택할 수 있다.In such a state, only the delayed signals that can be applied to one end of the NAND gate NAND1 are the output signals A4 and A3 of the inverters I2 and I4. One of, A3) can be selected using the user switches S1 and S2.

입력펄스신호(Pi)가 저전위에서 고전위로 천이하여 인가되면, 상기 클럭발생부(10)의 출력신호(A1)는 저전위가 되고, 이는 바로 낸드게이트(NAND1)의 일측입력단에 인가된다.When the input pulse signal Pi transitions from the low potential to the high potential and is applied, the output signal A1 of the clock generator 10 becomes the low potential, which is immediately applied to one input terminal of the NAND gate NAND1.

이때, 낸드게이트(NAND1)의 타측입력단에는 상기 사용자 스위치(S1,S2)에 의해서 선택된 저전위의 출력신호(A3 또는 A4)가 인가되고 있는 상태이므로, 출력신호(OUT)는 영향을 받지 않는다. In this case, since the low potential output signal A3 or A4 selected by the user switches S1 and S2 is applied to the other input terminal of the NAND gate NAND1, the output signal OUT is not affected.                     

일정한 시간이 흘러 상기 전송게이트(TG2)를 통해 인가되는 출력신호(A3 또는 A4)가 저전위로 인가되어도 출력신호(OUT)는 영향을 받지 않는다.Even if the output signal A3 or A4 applied through the transmission gate TG2 is applied at low potential after a certain time, the output signal OUT is not affected.

그 다음, 상기 입력펄스신호(Pi)가 다시 고전위에서 저전위로 천이하여 인가되면, 상기 클럭발생부(10)의 출력신호(A1)은 고전위가 되며, 저전위의 출력신호(A3,A4)가 인가되는 상태이므로 출력신호(OUT)는 계속 저전위로 출력된다.Then, when the input pulse signal Pi transitions from the high potential to the low potential again, the output signal A1 of the clock generator 10 becomes the high potential and the low potential output signals A3 and A4. Is output, the output signal OUT continues to be output at a low potential.

소정의 시간이 경과하여 출력신호(A3,A4)가 고전위로 천이되는 시점에서 출력신호(OUT)는 고전위로 출력된다.The output signal OUT is output at high potential when a predetermined time elapses and the output signals A3 and A4 transition to high potential.

이때, 상기 출력신호(A3)와 출력신호(A4)의 지연정도가 다르기 때문에 상기 출력신호(OUT)의 펄스폭을 사용자의 임의의 선택에 따라 조절할 수 있게 된다.At this time, since the delay degree of the output signal A3 and the output signal A4 is different, the pulse width of the output signal OUT can be adjusted according to a user's arbitrary selection.

상기한 바와 같이 본 발명은 전원전압의 값을 검출하여 기준보다 저전압이면 지연정도가 다른 경로를 선택하고, 사용자 임의의 지연정도를 다시한번 선택할 수 있도록 함으로써, 저전압의 인가에 의해 지연정도가 심화되어 출력클럭신호의 펄스폭이 커지는 것을 방지할 수 있게 되어, 회로의 사용효율을 향상시키고 그 신뢰성 또한 향상시키는 효과가 있다.As described above, the present invention detects the value of the power supply voltage and selects a path having a different delay level when the voltage is lower than the reference, and allows the user to select a random delay level again, thereby increasing the delay level by applying a low voltage. It is possible to prevent the pulse width of the output clock signal from increasing, thereby improving the use efficiency of the circuit and improving its reliability.

Claims (1)

전원전압(VCC)을 소스에 인가받으며, 게이트가 접지된 피모스 트랜지스터(PM1)와, 상기 피모스 트랜지스터(PM1)의 드레인에 드레인이 접속되고, 소스가 접지되며 게이트에 인가되는 입력펄스신호(Pi)에 따라 도통제어되는 엔모스 트랜지스터(NM1)와, 상기 피모스 트랜지스터(PM1)와 병렬접속되고, 지연된 출력신호(A1)에 따라 도통제어되는 피모스 트랜지스터(PM2)를 구비하여 입력펄스신호(Pi)에 따른 클럭 출력신호(A1)을 출력하는 클럭발생부(10)와; 직렬접속된 다수의 인버터(I1~I8)를 구비하여 상기 클럭발생부(10)의 출력신호(A1)를 소정시간 지연하는 지연부(20)와; 전원전압(VCC)의 값을 검출하여 그에 따른 제어신호를 출력하는 전원전압 제어부(30)와; 상기 인버터(I2)의 출력신호(A4) 또는 인버터(I4)의 출력신호(A3)를 선택할 수 있는 사용자 스위치(S1,S2)와, 상기 전원전압 제어부(30)의 제어신호와 인버터(I9)를 통해 반전된 제어신호에 따라 상기 지연부(20)의 인버터(I6)의 출력신호(A2) 또는 사용자스위치(S1,S2)에 의해 선택된 출력신호(A3,A4) 중 하나를 출력제어하는 전송게이트(TG1,TG2)를 구비하여 전원전압이 기준보다 저전압일때 지연정도가 작은 출력신호를 출력하는 지연조정부(40)와; 상기 지연조정부(40)로 부터 출력되는 출력신호(A2 또는 A3 또는 A4)와 상기 클럭발생부(10)의 출력신호(A1)를 낸드조합하여 출력신호(OUT)를 출력하는 낸드게이트(NAND1)로 구성하여 된 것을 특징으로 하는 클럭발생회로.A PMOS transistor PM1 having a power supply voltage VCC applied to a source and whose gate is grounded, a drain is connected to the drain of the PMOS transistor PM1, a source is grounded, and an input pulse signal applied to the gate ( An input pulse signal is provided with an NMOS transistor NM1 that is electrically connected and controlled in accordance with Pi), and a PMOS transistor PM2 that is electrically connected in parallel with the PMOS transistor PM1 and electrically connected and controlled according to the delayed output signal A1. A clock generator 10 for outputting a clock output signal A1 according to Pi; A delay unit 20 having a plurality of inverters I1 to I8 connected in series to delay the output signal A1 of the clock generator 10 by a predetermined time; A power supply voltage controller 30 which detects a value of the power supply voltage VCC and outputs a control signal according thereto; User switches S1 and S2 capable of selecting the output signal A4 of the inverter I2 or the output signal A3 of the inverter I4, the control signal of the power supply voltage controller 30 and the inverter I9. Transmission output control of one of the output signal A2 of the inverter I6 of the delay unit 20 or the output signals A3 and A4 selected by the user switches S1 and S2 according to the control signal inverted through A delay adjuster 40 having gates TG1 and TG2 for outputting an output signal having a small delay when the power supply voltage is lower than the reference voltage; NAND gate NAND1 outputting an output signal OUT by NAND combining an output signal A2 or A3 or A4 output from the delay adjuster 40 and the output signal A1 of the clock generator 10. Clock generation circuit, characterized in that consisting of.
KR1020000050451A 2000-08-29 2000-08-29 Circuit for clock generating KR100808577B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000050451A KR100808577B1 (en) 2000-08-29 2000-08-29 Circuit for clock generating

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000050451A KR100808577B1 (en) 2000-08-29 2000-08-29 Circuit for clock generating

Publications (2)

Publication Number Publication Date
KR20020017243A KR20020017243A (en) 2002-03-07
KR100808577B1 true KR100808577B1 (en) 2008-02-29

Family

ID=19685874

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000050451A KR100808577B1 (en) 2000-08-29 2000-08-29 Circuit for clock generating

Country Status (1)

Country Link
KR (1) KR100808577B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970055408A (en) * 1995-12-31 1997-07-31 문정환 Clock generation circuit
KR19980047079A (en) * 1996-12-13 1998-09-15 김광호 Clock control circuit of output buffer
KR19990014763A (en) * 1996-04-02 1999-02-25 요코쿠라 다다시 Polyarylene sulfide and compositions thereof
KR19990014763U (en) * 1997-10-09 1999-05-06 윤종용 Video data fetch device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970055408A (en) * 1995-12-31 1997-07-31 문정환 Clock generation circuit
KR19990014763A (en) * 1996-04-02 1999-02-25 요코쿠라 다다시 Polyarylene sulfide and compositions thereof
KR19980047079A (en) * 1996-12-13 1998-09-15 김광호 Clock control circuit of output buffer
KR19990014763U (en) * 1997-10-09 1999-05-06 윤종용 Video data fetch device

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1019970055408
1019980047079
2019990014763

Also Published As

Publication number Publication date
KR20020017243A (en) 2002-03-07

Similar Documents

Publication Publication Date Title
JP4226971B2 (en) Power-on reset circuit and method
US6522193B2 (en) Internal voltage generator for semiconductor memory device
US5812462A (en) Integrated circuit clock input buffer
US6198327B1 (en) Pulse generator with improved high speed performance for generating a constant pulse width
KR960000894B1 (en) Source voltage sensing circuit of semiconductor memory device
JP2983157B2 (en) Data output buffer
KR100808577B1 (en) Circuit for clock generating
US7791392B2 (en) Apparatus and method for generating internal signal with variable pulse length according to period of external clock signal
US6147536A (en) Delay circuit for delaying a high frequency signal and capable of adjusting an effective pulse width
KR100400710B1 (en) Buffer circuit
KR100705205B1 (en) Internal clock generator for generating stable internal clock signal regardless of variation of pulse width of external clock signal and internal clock generation method of the same
US8020010B2 (en) Memory power controller
JPH10233662A (en) Circuit device for output signal generation
KR100455736B1 (en) Output Buffer Circuit with Preset Function_
KR100197560B1 (en) Pulse generating circuit of semiconductor memory device
JPS59117315A (en) Pulse generating circuit
KR100214496B1 (en) Voltage level detecting circuit
KR100265594B1 (en) Power-up circuit
KR100266641B1 (en) Bias voltage recovery circuit for semiconductor memory
KR100355086B1 (en) Pulse generating circuit
KR100278269B1 (en) A circuit for detecting reset signal using clock signal
KR100289398B1 (en) Address transition detection sum circuit
KR100471144B1 (en) Pulse generator
JPH0620484A (en) Read circuit
KR100243020B1 (en) Output buffer circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20070308

Effective date: 20071227

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee