KR100803362B1 - 반도체 메모리 장치의 기준 전압 생성 회로 - Google Patents

반도체 메모리 장치의 기준 전압 생성 회로 Download PDF

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KR100803362B1 KR1020060111435A KR20060111435A KR100803362B1 KR 100803362 B1 KR100803362 B1 KR 100803362B1 KR 1020060111435 A KR1020060111435 A KR 1020060111435A KR 20060111435 A KR20060111435 A KR 20060111435A KR 100803362 B1 KR100803362 B1 KR 100803362B1
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Abstract

본 발명의 반도체 메모리 장치의 기준 전압 생성 회로는, 초기 기준 전압을 입력받아, 제 1 트리밍 신호에 응답하여 제 1 트리밍 기준 전압을 생성하고, 제 2 트리밍 신호에 응답하여 제 2 트리밍 기준 전압을 생성하는 제 1 기준 전압 생성 수단; 상기 제 1 트리밍 기준 전압을 입력받고, 제 3 트리밍 신호에 응답하여 제 3 트리밍 기준 전압을 생성하는 제 2 기준 전압 생성 수단; 및 상기 제 2 트리밍 기준 전압을 입력받고, 제 4 트리밍 신호에 응답하여 제 4 트리밍 기준 전압을 생성하는 제 3 기준 전압 생성 수단;을 포함한다.
트리밍 신호, 기준 전압 생성부

Description

반도체 메모리 장치의 기준 전압 생성 회로{Circuit for Generating Reference Voltage of Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치의 기준 전압 생성 회로를 나타내는 블록도,
도 2는 도 1에 도시된 제 1 기준 전압 생성부의 내부 회로도,
도 3은 도 1에 도시된 제 2 기준 전압 생성부의 내부 회로도,
도 4는 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로를 나타내는 블록도,
도 5는 도 4에 도시된 제 1 기준 전압 생성부의 내부 회로도,
도 6은 도 4에 도시된 제 2 기준 전압 생성부를 나타내는 회로도, 및
도 7은 도 4에 도시된 제 3 기준 전압 생성부를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 초기 기준 전압 생성부 40, 400 : 트리밍 신호 생성부
100 : 제 1 기준 전압 생성부 200 : 제 2 기준 전압 생성부
300 : 제 3 기준 전압 생성부
본 발명은 반도체 메모리 장치의 기준 전압 생성 회로에 관한 것으로, 보다 상세하게는 내부 전압 생성시 이용되는 기준 전압을 생성하는 반도체 메모리 장치의 기준 전압 생성 회로에 관한 것이다.
하나의 반도체 메모리 장치를 생산하기 위해 수백개의 공정이 필요하고, 각각의 공정은 항상 일정하게 진행될 수는 없으므로. 많은 공정을 진행함에 따라 각각의 칩에 포함된 트랜지스터의 폭과 길이, 이온 도핑 농도 등이 모두 같을 수가 없게 된다. 즉, 최초 설계된 바와는 조금씩 다른 문턱 전압을 갖는 트랜지스터, 조금씩 다른 전류 공급 능력을 가지게 되는 트랜지스터들이 존재하게 된다.
이러한 결과로서, 내부 전압의 레벨이 설계 목표로 하는 레벨과 달라지면 칩은 불량을 유발하게 되므로, 공정 변수에 의해 달라진 내부 전압의 레벨을 설계 목표 치에 맞추기 위해 반도체 메모리 장치는 상기 내부 전압을 생성하는 기준 전압을 트리밍한다.
이하, 종래의 반도체 메모리 장치의 기준 전압 생성 회로를 도 1 내지 도 3을 참조하여 설명하기로 한다.
도 1은 종래의 반도체 메모리 장치의 기준 전압 생성 회로를 나타내는 블록도이다.
종래의 반도체 메모리 장치의 기준 전압 생성 회로는 초기 기준 전압(VRO)을 생성하는 초기 기준 전압 생성부(10); 상기 초기 기준 전압(VRO)을 입력받고, 제 1 트리밍 신호(TRIM1_O)에 응답하여 상기 제 1 트리밍 기준 전압(VREF_TRIM1_0)을 생 성하여 출력하는 제 1 기준 전압 생성부(20); 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)을 입력받고, 제 2 트리밍 신호(TRIM2_O) 및 제 3 트리밍 신호(TRIM3_O)에 응답하여 제 1 내부 전압을 생성할 시 사용되는 제 2 트리밍 기준 전압(VREF_TRIM2_0) 및 제 2 내부 전압을 생성할 시 사용되는 제 3 트리밍 기준 전압(VREF_TRIM3_0)을 생성하여 출력하는 제 2 기준 전압 생성부(30); 및 상기 제 1 트리밍 신호(TRIM1_O), 상기 제 2 트리밍 신호(TRIM2_O) 및 상기 제 3 트리밍 신호(TRIM3_O)를 출력하는 트리밍 신호 생성부(40);를 포함한다.
상기 초기 기준 전압 생성부(10)는 밴드갭 기준 전압 생성 회로로 실시될 수 있으며, 이때 상기 초기 기준 전압(VRO)은 밴드갭 기준 전압(bandgap reference voltage)이다.
도 2는 도 1에 도시된 제 1 기준 전압 생성부의 내부 회로도이다.
상기 제 1 기준 전압 생성부(20)는 상기 초기 기준 전압(VRO) 및 제 1 노드(N1)의 전압을 비교하여 제 1 비교 신호(COM_LEV1)를 출력하는 제 1 비교기(COM1); 상기 제 1 비교 신호(COM_LEV1)에 응답하여 상기 제 1 노드(N1)에 외부 공급 전압(VDD)을 인가하는 제 1 피모스 트랜지스터(P1); 상기 제 1 노드(N1)와 접지 전압(VSS)의 입력 단(S1) 사이에 직렬로 연결되는 복수개의 저항 소자(R1 ~ R4); 및 상기 제 1 트리밍 신호(TRIM1_O)에 응답하여 상기 복수개의 저항 소자(R1 ~ R4)의 접속 단 중 어느 하나를 상기 제 1 트리밍 기준 전압(VREF_TRIM1_0)이 출력되는 제 1 출력 단(S2)에 연결시키는 제 1 스위칭부(21);를 포함한다.
상기 제 1 스위칭부(21)는 상기 제 1 트리밍 신호(TRIM1_O<0:2>)에 응답하여 상기 제 1 내지 상기 제 4 저항 소자(R1 ~ R4)의 접속 단이 연결된 복수개의 노드(N2 ~ N4)를 각각 상기 제 1 출력 단(S2)에 연결시키는 복수개의 스위치(21-1 ~ 21-3)를 포함한다.
도 3은 도 1에 도시된 제 2 기준 전압 생성부의 내부 회로도이다.
상기 제 2 기준 전압 생성부(30)는 상기 제 1 트리밍 기준 전압(VREF_TRIM1_0) 및 제 5 노드(N5)의 전압을 비교하여 제 2 비교 신호(COM_LEV2)를 출력하는 제 2 비교기(COM2); 상기 제 2 비교 신호(COM_LEV2)에 응답하여 상기 제 5 노드(N5)에 상기 외부 공급 전압(VDD)을 인가하는 제 2 피모스 트랜지스터(P2); 상기 제 5 노드(N5)와 상기 접지 전압(VSS)의 입력 단(S1) 사이에 직렬로 연결되는 복수개의 저항 소자(R5 ~ R9); 상기 제 2 트리밍 신호(TRIM2_O)에 응답하여 상기 복수개의 저항 소자(R5 ~ R9)의 접속 단 중 일부를 제 2 트리밍 기준 전압(VREF_TRIM2_0)이 출력되는 제 2 출력 단(S3)에 연결시키는 제 2 스위칭부(31); 및 상기 제 3 트리밍 신호(TRIM3_O)에 응답하여 상기 복수개의 저항 소자(R5 ~ R9)의 접속 단 중 일부를 상기 제 3 트리밍 기준 전압(VREF_TRIM3_0)이 출력되는 제 3 출력 단(S4)에 연결시키는 제 3 스위칭부(33);를 포함한다.
상기 제 2 스위칭부(31)는 상기 제 2 트리밍 신호(TRIM2_O<0:2>)에 응답하여 제 5 내지 제 8 저항 소자(R5 ~ R8)의 접속 단에 연결된 복수개의 노드(N6 ~ N8)를 각각 상기 제 2 출력 단(S3)에 연결시키는 복수개의 스위치(31-1 ~ 31-3)를 포함한다.
상기 제 3 스위칭부(33)는 상기 제 3 트리밍 신호(TRIM3_O<0:2>)에 응답하여 제 6 내지 제 9 저항 소자(R6 ~ R9)의 접속 단에 연결된 복수개의 노드(N7 ~ N9)를 각각 상기 제 3 출력 단(S4)에 연결시키는 복수개의 스위치(33-1 ~ 33-3)를 포함한다.
종래의 반도체 메모리 장치의 기준 전압 생성 회로는 상기 제 1 기준 전압 생성부(20)에서 상기 초기 기준 전압(VRO)을 입력받고, 상기 제 1 트리밍 신호(TRIM1_O)에 응답하여 상기 초기 기준 전압(VRO)과 같은 레벨의 상기 제 1 노드(N1)의 전압을 큰 폭으로 트리밍하여 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)을 출력하고, 상기 제 2 기준 전압 생성부(30)에서 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)을 입력받고, 상기 제 2 트리밍 신호(TRIM2_O) 및 상기 제 3 트리밍 신호(TRIM3_O)에 응답하여 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)과 같은 레벨의 상기 제 2 노드(N1)의 전압을 작은 폭으로 트리밍하여 각각 상기 제 2 트리밍 기준 전압(VREF_TRIM2_O) 및 상기 제 3 기준 전압(VREF_TRIM3_O)을 출력한다.
종래의 반도체 메모리 장치의 기준 전압 생성 회로는 상기 제 1 기준 전압 생성부(20)에서 생성되는 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)을 이용하여 상기 제 2 트리밍 기준 전압(VREF_TRIM2_O) 및 상기 제 3 트리밍 기준 전압(VREF_TRIM3_O)을 생성하기 때문에 다음과 같은 문제가 있다.
상기 제 1 트리밍 신호(TRIM1_O)에 응답하여 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)이 바뀌게 되면 상기 제 2 트리밍 기준 전압(VREF_TRIM2_O) 및 상기 제 3 트리밍 기준 전압(VREF_TRIM3_O)이 동시에 바뀌게 된다.
즉, 상기 제 2 트리밍 기준 전압(VREF_TRIM2_O)을 변동하기 위해 큰 폭으로 트리밍되는 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)을 변동시키면, 이에 응답하여 상기 제 3 트리밍 기준 전압(VREF_TRIM3_O) 역시 변동하게 되므로, 상기 제 3 트리밍 기준 전압(VREF_TRIM3_O)의 트리밍 폭이 줄어들게 된다.
상기 설명한 바와 같이, 종래의 반도체 메모리 장치의 기준 전압 생성 회로는 1차 트리밍하여 생성된 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)을 이용하여 서로 다른 내부 전압을 생성하기 위하여 2차 트리밍하여 제 2 트리밍 기준 전압(VREF_TRIM2_O) 및 제 3 트리밍 기준 전압(VREF_TRIM3_O)을 생성하기 때문에, 상기 제 1 트리밍 기준 전압(VREF_TRIM1_O)이 변동될 때, 상기 제 2 트리밍 기준 전압(VREF_TRIM2_O) 및 상기 제 3 트리밍 기준 전압(VREF_TRIM3_O)이 동시에 변동되어, 어느 하나의 트리밍 폭이 줄어 들게 된다. 트리밍 폭이 줄어 들면 그 만큼 공정 변화폭을 상쇄할 마진이 줄어 들게 되어 양품율(yield)이 감소하고 불량율이 증가하게 되는 문제가 발생한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 내부 전압의 종류에 따라 다르게 생성되는 기준 전압을 생성시 초기 기준 전압으로부터 각각 두 번의 트리밍 동작이 수행되게 함으로써 공정 변화 폭을 보상할 수 있는 반도체 메모리 장치의 기준 전압 생성 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는, 초기 기준 전압을 입력받아, 제 1 트리밍 신호에 응답하여 제 1 트리밍 기준 전압을 생성하고, 제 2 트리밍 신호에 응답하여 제 2 트리밍 기준 전압을 생성하는 제 1 기준 전압 생성 수단; 상기 제 1 트리밍 기준 전압을 입력받고, 제 3 트리밍 신호에 응답하여 제 3 트리밍 기준 전압을 생성하는 제 2 기준 전압 생성 수단; 및 상기 제 2 트리밍 기준 전압을 입력받고, 제 4 트리밍 신호에 응답하여 제 4 트리밍 기준 전압을 생성하는 제 3 기준 전압 생성 수단;을 포함한다.
또한, 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는, 상기 초기 기준 전압을 생성하는 초기 기준 전압 생성 수단; 및 상기 제 1 내지 상기 제 4 트리밍 신호를 출력하는 트리밍 신호 생성 수단;을 추가로 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 초기 기준 전압(VRO)을 생성하는 초기 기준 전압 생성부(10); 상기 초기 기준 전압(VRO)을 입력받고, 제 1 트리밍 신호(TRIM1_N) 및 제 2 트리밍 신호(TRIM2_N)에 응답하여 제 1 트리밍 기준 전압(VREF_TRIM1_N) 및 제 2 트리밍 기준 전압(VREF_TRIM2_N)을 생성하는 제 1 기준 전압 생성부(100); 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)을 입력받고, 제 3 트리밍 신호(TRIM3_N)에 응답하여 제 3 트리밍 기준 전압(VREF_TRIM3_N)을 생성하는 제 2 기준 전압 생성부(200); 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)을 입력받고, 제 4 트리밍 신호(TRIM4_N)에 응답하여 제 4 트리밍 기준 전압(VREF_TRIM4_N)을 생성하는 제 3 기준 전압 생성부(300); 및 상기 제 1 내지 상기 제 4 트리밍 신호(TRIM1_N ~ TRIM4_N)를 출력하는 트리밍 신호 생성부(400);을 포함한다.
상기 초기 기준 전압 생성부(10)는 밴드갭 기준 전압 생성 회로로 실시될 수 있으며, 이때 상기 초기 기준 전압(VRO)은 밴드갭 기준 전압(bandgap reference voltage)이다.
본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 상기 제 1 트리밍 신호(TRIM1_N) 및 상기 제 2 트리밍 신호(TRIM2_N)에 응답하여 변동되는 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N) 및 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)에 따른 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N) 및 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)의 변동 폭이 상기 제 3 트리밍 신호(TRIM3_N) 및 상기 제 4 트리밍 신호(TRIM4_N)에 응답하여 변동되는 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N) 및 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)의 변동폭 보다 큰 경우를 예로 하여 실시 하기로 하고, 이와 반대의 경우로 실시하는 것도 가능하다.
상기 제 3 트리밍 기준 전압(VREF_TRIM3_N)은 제 1 내부 전압(예를 들어 고전압)을 생성하기 위한 기준 전압이고, 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)은 제 2 내부 전압(예를 들어 코어 전압)을 생성하기 위한 기준 전압이다.
도 5는 도 4에 도시된 제 1 기준 전압 생성부의 내부 회로도이다.
상기 제 1 기준 전압 생성부(100)는 상기 초기 기준 전압(VRO) 및 제 1 노 드(N51)의 전압을 비교하여 제 1 비교 신호(COM_LEV51)를 출력하는 제 1 비교기(COM51); 상기 제 1 비교 신호(COM_LEV51)에 응답하여 외부 공급 전압(VDD)을 상기 제 1 노드(N51)에 인가하는 제 1 스위칭부(110); 상기 제 1 노드(N51)와 접지 전압(VSS)의 입력 단(S51) 사이에 연결되고, 상기 제 1 노드(N51)의 전압을 서로 다른 복수개의 노드(N52 ~ N55)로 분배하는 제 1 전압 분배부(130); 상기 제 1 트리밍 신호(TRIM1_N)에 응답하여 상기 복수개의 노드(N52 ~ N55) 중 일부를 포함하는 제 1 노드 그룹(N52 ~ N54)을 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)이 출력되는 제 1 출력 단(S52)에 연결하는 제 2 스위칭부(150); 및 상기 제 2 트리밍 신호(TRIM2_N)에 응답하여 상기 복수개의 노드(N52 ~ N55) 중 일부를 포함하는 제 2 노드 그룹(N53 ~ N55)을 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)이 출력되는 제 2 출력 단(S53)에 연결하는 제 3 스위칭부(170);를 포함한다.
상기 제 1 스위칭부(110)는 게이트 단이 상기 제 1 비교 신호(COM_LEV51)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 1 노드(N51)에 연결되는 제 1 피모스 트랜지스터(P51)를 포함한다.
상기 제 1 전압 분배부(130)는 상기 제 1 노드(N51)와 상기 접지 전압(VSS)의 입력 단(S51) 사이에 직렬로 연결되는 복수개의 저항 소자(R51 ~ R55)를 포함하고, 상기 복수개의 저항 소자(R51 ~ R55) 중 서로 다른 두개의 저항 소자가 연결된 접속 단이 각각 상기 복수개의 노드(N52 ~ N55) 중 하나와 연결된다.
상기 제 2 스위칭부(150)는 상기 제 1 트리밍 신호(TRIM1_N<0:2>) 각각에 응답하여 상기 제 2 노드 내지 상기 제 4 노드(N52 ~ N54)를 상기 제 1 출력 단(S52) 에 연결하는 복수개의 스위치(150-1 ~ 150-N)를 포함한다.
상기 제 3 스위칭부(170)는 상기 제 2 트리밍 신호(TRIM2_N<0:2>) 각각에 응답하여 상기 제 3 노드 내지 상기 제 5 노드(N53 ~ N55)를 상기 제 2 출력 단(S53)에 연결하는 복수개의 스위치(170-1 ~ 170-3)를 포함한다.
도 6은 도 4에 도시된 제 2 기준 전압 생성부를 나타내는 회로도이다.
상기 제 2 기준 전압 생성부(200)는 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N) 및 제 6 노드(N61)의 전압을 비교하여 제 2 비교 신호(COM_LEV61)를 출력하는 제 2 비교기(COM61); 상기 제 2 비교 신호(COM_LEV61)에 응답하여 상기 외부 공급 전압(VDD)을 상기 제 6 노드(N61)에 인가하는 제 4 스위칭부(210); 상기 제 6 노드(N61)의 전압을 서로 다른 복수개의 노드(N62 ~ N64)를 포함하는 제 3 노드 그룹(N62 ~ N64)으로 분배하는 제 2 전압 분배부(230); 및 상기 제 3 트리밍 신호(TRIM3_N)에 응답하여 상기 제 3 노드 그룹(N62 ~ N64)을 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N)이 출력되는 제 3 출력 단(S61)에 연결하는 제 5 스위칭부(250);를 포함한다.
상기 제 4 스위칭부(210)는 게이트 단이 상기 제 2 비교 신호(COM_LEV61)를 입력받고 소스 단이 상기 외부 공급 전압(VDD)을 인가받으며 드레인 단이 상기 제 6 노드(N61)에 연결되는 제 2 피모스 트랜지스터(P61)를 포함한다.
상기 제 2 전압 분배부(230)는 상기 제 6 노드(N61)와 상기 접지 전압(VSS)의 입력 단(S51) 사이에 직렬로 연결되는 복수개의 저항 소자(R61 ~ R64)를 포함하고, 상기 복수개의 저항 소자(R61 ~ R64) 중 서로 다른 두개의 저항 소자가 연결된 접속 단이 상기 복수개의 노드(N62 ~ 64)에 각각 연결된다.
상기 제 5 스위칭부(250)는 상기 제 3 트리밍 신호(TRIM3<0:2>) 각각에 응답하여 상기 제 7 노드 내지 상기 제 9 노드(N62 ~ N64)를 상기 제 3 출력 단(S61)에 연결하는 복수개의 스위치(250-1 ~ 250-3)를 포함한다.
도 7은 도 4에 도시된 제 3 기준 전압 생성부를 나타내는 회로도이다.
상기 제 3 기준 전압 생성부(300) 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N) 및 제 10 노드(N71)의 전압을 비교하여 제 3 비교 신호(COM_LEV71)를 출력하는 제 3 비교기(COM71); 상기 제 3 비교 신호(COM_LEV71)에 응답하여 상기 외부 공급 전압(VDD)을 상기 제 10 노드(N71)에 인가하는 제 6 스위칭부(310); 상기 제 10 노드(N71)의 전압을 서로 다른 복수개의 노드(N72 ~ N74)를 포함하는 제 4 노드 그룹(N72 ~ N74)으로 분배하는 제 3 전압 분배부(330); 및 상기 제 4 트리밍 신호(TRIM4_N)에 응답하여 상기 제 4 노드 그룹(N72 ~ N74)을 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)이 출력되는 제 4 출력 단(S71)에 연결하는 제 7 스위칭부(350);를 포함한다.
상기 제 6 스위칭부(310)는 게이트 단이 상기 제 3 비교 신호(COM_LEV71)를 입력받고 소스 단이 상기 외부 공급 전압(VDD)을 인가받으며 드레인 단이 상기 제 10 노드(N71)에 연결되는 제 3 피모스 트랜지스터(P71)를 포함한다.
상기 제 3 전압 분배부(330)는 상기 제 10 노드(N71)와 상기 접지 전압(VSS)의 입력 단 사이에 직렬로 연결되는 복수개의 저항 소자(R71 ~ R74)를 포함하고, 상기 복수개의 저항 소자(R71 ~ R74) 중 서로 다른 두개의 저항 소자가 연결된 접 속 단이 상기 복수개의 노드(N72 ~ 74)에 각각 연결된다.
상기 제 7 스위칭부(350)는 상기 제 4 트리밍 신호(TRIM4<0:2>) 각각에 응답하여 제 11 노드 내지 상기 제 13 노드(N72 ~ N74)를 상기 제 4 출력 단(S71)에 연결하는 복수개의 스위치(350-1 ~ 350-3)를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 동작을 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 상기 초기 기준 전압 생성부(10)에서 상기 초기 기준 전압(VRO)을 생성하고, 상기 트리밍 신호 생성부(400)에서 상기 제 1 내지 상기 제 4 트리밍 신호(TRIM1_N ~ TRIM4_N)를 출력한다.
상기 제 1 기준 전압 생성부(100)에서 상기 제 1 트리밍 신호(TRIM1_N)에 응답하여 상기 초기 기준 전압(VRO)의 레벨을 트리밍하여 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)을 생성하여 출력하고, 상기 제 2 트리밍 신호(TRIM2_N)에 응답하여 상기 초기 기준 전압(VRO)의 레벨을 트리밍하여 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)을 생성하여 출력한다.
상기 제 2 기준 전압 생성부(200)는 상기 제 3 트리밍 신호(TRIM3_N)에 응답하여 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)을 트리밍하여 상기 제 1 내부 전압을 생성하기 위하여 사용되는 제 3 트리밍 기준 전압(VREF_TRIM3_N)을 출력하고, 상기 제 3 기준 전압 생성부(300)는 상기 제 4 트리밍 신호(TRIM4_N)에 응답하여 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)을 트리밍하여 상기 제 2 내부 전압을 생성하기 위하여 사용되는 제 4 트리밍 기준 전압(VREF_TRIM4_N)을 출력한다.
이후, 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N)은 상기 제 1 내부 전압을 생성하는 회로에 입력되어, 상기 제 1 내부 전압을 생성하기 위한 기준 전압으로 사용되고, 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)은 상기 제 2 내부 전압을 생성하는 회로에 입력되어, 상기 제 2 내부 전압을 생성하기 위한 기준 전압으로 사용된다.
보다 상세히 설명하면, 상기 제 1 기준 전압 생성부(100)는 상기 제 1 비교기(COM51)에서 상기 초기 기준 전압(VRO) 및 상기 제 1 노드(N51)의 전압을 비교하여 상기 제 1 비교 신호(COM_LEV51)를 출력하고, 상기 제 1 비교 신호(COM_LEV51)에 응답하여 상기 제 1 노드(N51)에 상기 외부 공급 전압(VDD)을 인가함으로써 상기 제 1 노드(N51)의 전압을 일정하게 유지한다.
상기 제 1 노드(N51)의 전압은 상기 제 1 내지 상기 제 5 저항 소자(R51 ~ R55)에 의해 전압 분배되고, 제 2 스위칭부(150)에 구비되는 복수개의 상기 스위치(150-1 ~ 150-3)는 상기 제 1 트리밍 신호(TRIM1_N<0:2>)에 응답하여 상기 제 1 내지 상기 제 4 저항 소자(R51 ~ R54)의 접속 단과 연결되는 복수개의 노드(N52 ~ N54)중 하나를 상기 제 1 출력 단(S52)에 연결시킴으로써 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)의 레벨을 조절한다. 또한 상기 제 3 스위칭부(170)에 구비되는 복수개의 상기 스위치(170-1 ~ 170-3)는 상기 제 2 트리밍 신호(TRIM2_N<0:2>)에 응답하여 상기 제 2 내지 상기 제 5 저항 소자(R52 ~ R55)의 접속 단과 연결되는 복수개의 노드(N53 ~ N55)중 하나를 상기 제 2 출력 단(S53)을 연결시킴으로써 상 기 제 2 트리밍 기준 전압(VREF_TRIM2_N)의 레벨을 조절한다.
상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)을 입력받는 상기 제 2 기준 전압 생성부(200)는 상기 제 2 비교기(COM61)에서 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N) 및 상기 제 6 노드(N61)를 전압을 비교하여 상기 제 2 비교 신호(COM_LEV61)를 출력하고, 상기 제 4 스위칭부(210)에서 상기 제 2 비교 신호(COM_LEV61)에 응답하여 상기 제 6 노드(N61)에 상기 외부 공급 전압(VDD)을 인가함으로써 상기 제 6 노드(N61)의 전압을 일정하게 유지한다.
상기 제 6 노드(N61)의 전압은 상기 제 6 내지 상기 제 9 저항 소자(R61 ~ 64)에 의해 전압 분배되고, 제 5 스위칭부(250)에 구비되는 복수개의 상기 스위치(250-1 ~ 250-3)는 상기 제 3 트리밍 신호(TRIM3_N<0:2>)에 응답하여 상기 제 6 내지 상기 제 9 저항 소자(R61 ~ R64)의 접속 단과 연결되는 복수개의 노드(N62 ~ N64)중 하나를 상기 제 3 출력 단(S61)에 연결시킴으로써 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N)의 레벨을 조절한다.
상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)을 입력받는 상기 제 3 기준 전압 생성부(300)는 상기 제 3 비교기(COM71)에서 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N) 및 상기 제 10 노드(N71)를 전압을 비교하여 상기 제 3 비교 신호(COM_LEV71)를 출력하고, 상기 제 6 스위칭부(310)에서 상기 제 3 비교 신호(COM_LEV71)에 응답하여 상기 제 10 노드(N71)에 상기 외부 공급 전압(VDD)을 인가함으로써 상기 제 10 노드(N71)의 전압을 일정하게 유지한다.
상기 제 10 노드(N71)의 전압은 상기 제 10 내지 상기 제 13 저항 소자 (R71 ~ 74)에 의해 전압 분배되고, 상기 제 7 스위칭부(350)에 구비되는 복수개의 상기 스위치(350-1 ~ 350-3)는 상기 제 4 트리밍 신호(TRIM4_N<0:2>)에 응답하여 상기 제 10 내지 상기 제 13 저항 소자(R71 ~ 74)의 접속 단과 연결되는 복수개의 노드(N72 ~ N74)중 하나를 상기 제 4 출력 단(S71)에 연결시킴으로써 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)의 레벨을 조절한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 상기 제 1 트리밍 신호(TRIM1_N) 및 상기 제 2 트리밍 신호(TRIM2_N) 각각에 응답하여, 상기 초기 기준 전압(VRO)으로부터 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N) 및 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)의 레벨을 트리밍한다. 이후, 상기 제 3 트리밍 신호(TRIM3_N)에 응답하여, 상기 제 1 트리밍 기준 전압(VREF_TRIM1_N)으로부터 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N)의 레벨을 트리밍하여 상기 제 1 내부 전압을 생성하기 위한 기준 전압으로 사용하고, 상기 제 4 트리밍 신호(TRIM4_N)에 응답하여, 상기 제 2 트리밍 기준 전압(VREF_TRIM2_N)으로부터 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)의 레벨을 트리밍하여 상기 제 2 내부 전압을 생성하기 위한 기준 전압으로 사용한다.
즉, 본 발명에 따른 반도체 메모리 장치는 상기 제 1 내부 전압 및 상기 제 2 내부 전압 중 하나만을 상승시키거나 올리는 경우에도 기준 전압으로 사용되는 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N) 및 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N) 각각을 2 번의 트리밍 과정을 통해 생성하므로 세밀하게 트리밍하는게 가능하여 스펙에서 정의하는 기 설정된 각각의 기준 전압 레벨에 근접하게 상기 제 3 트리밍 기준 전압(VREF_TRIM3_N) 및 상기 제 4 트리밍 기준 전압(VREF_TRIM4_N)의 레벨을 조절할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로는 서로 다른 내부 전압으로 사용되는 각각의 기준 전압을 두 번의 트리밍 과정을 통해 독립적으로 트리밍 할 수 있으므로 공정 변화폭을 더 많이 보상할 수 있어 불량율을 감소시키는 효과가 있다.

Claims (19)

  1. 초기 기준 전압을 입력받아, 제 1 트리밍 신호에 응답하여 제 1 트리밍 기준 전압을 생성하고, 제 2 트리밍 신호에 응답하여 제 2 트리밍 기준 전압을 생성하는 제 1 기준 전압 생성 수단;
    상기 제 1 트리밍 기준 전압을 입력받고, 제 3 트리밍 신호에 응답하여 제 3 트리밍 기준 전압을 생성하는 제 2 기준 전압 생성 수단; 및
    상기 제 2 트리밍 기준 전압을 입력받고, 제 4 트리밍 신호에 응답하여 제 4 트리밍 기준 전압을 생성하는 제 3 기준 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 초기 기준 전압을 생성하는 초기 기준 전압 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  3. 제 2 항에 있어서,
    상기 제 1 내지 상기 제 4 트리밍 신호를 출력하는 트리밍 신호 생성 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  4. 제 1 항에 있어서,
    상기 제 1 기준 전압 생성 수단은;
    상기 초기 기준 전압 및 제 1 노드의 전압을 비교하여 제 1 비교 신호를 출력하는 제 1 비교부;
    상기 제 1 비교 신호에 응답하여 외부 공급 전압을 상기 제 1 노드에 인가하는 제 1 스위칭부;
    상기 제 1 노드의 전압을 서로 다른 복수개의 노드로 분배하는 제 1 전압 분배부;
    상기 제 1 트리밍 신호에 응답하여 상기 복수개의 노드 중 일부를 포함하는 제 1 노드 그룹을 상기 제 1 트리밍 기준 전압이 출력되는 제 1 출력 단에 연결하는 제 2 스위칭부; 및
    상기 제 2 트리밍 신호에 응답하여 상기 복수개의 노드 중 일부를 포함하는 제 2 노드 그룹을 제 2 트리밍 기준 전압이 출력되는 제 2 출력 단에 연결하는 제 3 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭부는,
    게이트 단이 상기 제 1 비교 신호를 입력받고 소스 단이 상기 외부 공급 전 압을 인가받으며 드레인 단이 상기 제 1 노드에 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  6. 제 4 항에 있어서,
    상기 제 1 전압 분배부는,
    상기 제 1 노드와 접지 전압의 입력 단 사이에 직렬로 연결되는 복수개의 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 복수개의 노드는,
    상기 복수개의 저항 소자 중 서로 다른 두개의 저항 소자가 연결된 접속 단에 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  8. 제 7 항에 있어서,
    상기 제 2 스위칭부는,
    상기 제 1 트리밍 신호 각각에 응답하여 상기 접속 단과 상기 제 1 출력 단을 연결하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  9. 제 7 항에 있어서,
    상기 제 3 스위칭부는,
    상기 제 2 트리밍 신호 각각에 응답하여 상기 접속 단과 상기 제 2 출력 단을 연결하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  10. 제 4 항에 있어서,
    상기 제 2 기준 전압 생성 수단은,
    상기 제 1 트리밍 기준 전압 및 제 2 노드의 전압을 비교하여 제 2 비교 신호를 출력하는 제 2 비교부;
    상기 제 2 비교 신호에 응답하여 상기 외부 공급 전압을 상기 제 2 노드에 인가하는 제 4 스위칭부;
    상기 제 2 노드의 전압을 서로 다른 복수개의 노드를 포함하는 제 3 노드 그룹으로 분배하는 제 2 전압 분배부; 및
    상기 제 3 트리밍 신호에 응답하여 상기 제 3 노드 그룹을 상기 제 3 트리밍 기준 전압이 출력되는 제 3 출력 단에 연결하는 제 5 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 4 스위칭부는,
    게이트 단이 상기 제 2 비교 신호를 입력받고 소스 단이 상기 외부 공급 전압을 인가받으며 드레인 단이 상기 제 2 노드에 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  12. 제 10 항에 있어서,
    상기 제 2 전압 분배부는,
    상기 제 2 노드와 접지 전압의 입력 단 사이에 직렬로 연결되는 복수개의 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  13. 제 12 항에 있어서,
    상기 복수개의 노드는,
    상기 복수개의 저항 소자 중 서로 다른 두개의 저항 소자가 연결된 접속 단에 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  14. 제 13 항에 있어서,
    상기 제 5 스위칭부는,
    상기 제 3 트리밍 신호 각각에 응답하여 상기 접속 단과 상기 제 3 출력 단을 연결하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  15. 제 4 항에 있어서,
    상기 제 3 기준 전압 생성 수단은,
    상기 제 2 트리밍 기준 전압 및 제 3 노드의 전압을 비교하여 제 3 비교 신호를 출력하는 제 3 비교부;
    상기 제 3 비교 신호에 응답하여 상기 외부 공급 전압을 상기 제 3 노드에 인가하는 제 6 스위칭부;
    상기 제 3 노드의 전압을 서로 다른 복수개의 노드를 포함하는 제 4 노드 그룹으로 분배하는 제 3 전압 분배부; 및
    상기 제 4 트리밍 신호에 응답하여 상기 제 4 노드 그룹을 상기 제 4 트리밍 기준 전압이 출력되는 제 4 출력 단에 연결하는 제 7 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  16. 제 15 항에 있어서,
    상기 제 6 스위칭부는,
    게이트 단이 상기 제 3 비교 신호를 입력받고 소스 단이 상기 외부 공급 전압을 인가받으며 드레인 단이 상기 제 3 노드에 연결되는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  17. 제 15항에 있어서,
    상기 제 3 전압 분배부는,
    상기 제 3 노드와 접지 전압의 입력 단 사이에 직렬로 연결되는 복수개의 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  18. 제 17 항에 있어서,
    상기 복수개의 노드는,
    상기 복수개의 저항 소자 중 서로 다른 두개의 저항 소자가 연결된 접속 단에 각각 연결되는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
  19. 제 18 항에 있어서,
    상기 제 7 스위칭부는,
    상기 제 4 트리밍 신호 각각에 응답하여 상기 접속 단과 상기 제 4 출력 단을 연결하는 복수개의 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
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