KR100800919B1 - Semiconductor device with capacitor and solenoid inductor, and method for manufacturing thereof - Google Patents

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Abstract

A semiconductor device having a capacitor and a solenoid inductor, and a method for manufacturing the same are provided to improve inductance and capacitance of a high frequency semiconductor chip by using silicon nitride as a material between a lower conductive layer and an upper conductive layer of the inductor and the capacitor. A first dielectric(102) is formed on an interlayer dielectric(100) of a semiconductor substrate. Lower conductive patterns(104a) are respectively formed on an inductor region(A) and a capacitor region(B) on an upper portion of the first dielectric. A second dielectric(106) is formed on the entire surface of the resultant structure including the lower conductive pattern. Upper conductive patterns(108b) overlapped the lower conductive patterns are formed on the inductor region and the capacitor region of the upper portion of the second dielectric. A third dielectric(110) is formed on the entire surface of the resultant structure including the upper conductive pattern. A contact(116a) vertically connects the lower conductive pattern to the upper conductive pattern of the inductor region through contact holes of the third dielectric and the second dielectric. A contact(116b) is connected to the lower conductive pattern and the upper conductive pattern of the capacitor region through the contact holes of the third dielectric to the second dielectric and the contact hole of the third dielectric. The first to third dielectrics are made of a silicon nitride layer.

Description

커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자와 그 제조 방법{SEMICONDUCTOR DEVICE WITH CAPACITOR AND SOLENOID INDUCTOR, AND METHOD FOR MANUFACTURING THEREOF}Semiconductor device having capacitor and solenoid inductor and manufacturing method therefor {SEMICONDUCTOR DEVICE WITH CAPACITOR AND SOLENOID INDUCTOR, AND METHOD FOR MANUFACTURING THEREOF}

도 1은 종래 기술에 의한 커패시터를 갖는 반도체 소자 구조를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a semiconductor device structure having a capacitor according to the prior art,

도 2는 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자 구조를 나타낸 수직 단면도,2 is a vertical cross-sectional view showing a semiconductor device structure having a capacitor and a solenoid inductor according to the present invention;

도 3a 내지 3f는 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자의 제조 공정을 순차적으로 나타낸 공정 순서도, 3A to 3F are process flowcharts sequentially showing a manufacturing process of a semiconductor device having a capacitor and a solenoid inductor according to the present invention;

도 4는 본 발명에 따른 반도체 소자의 솔레노이드 인덕터의 전기적 신호 흐름을 나타낸 도면.4 is a view showing an electrical signal flow of the solenoid inductor of the semiconductor device according to the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 층간 절연막 102 : 제 1절연막100 interlayer insulating film 102 first insulating film

104a : 인덕터의 하부 도전막 패턴104a: lower conductive film pattern of the inductor

104b : 커패시터의 하부 도전막 패턴104b: lower conductive film pattern of the capacitor

106 : 제 2절연막 108a : 인덕터의 상부 도전막 패턴106: second insulating film 108a: upper conductive film pattern of the inductor

108b : 인덕터의 하부 도전막 패턴108b: lower conductive film pattern of the inductor

116a : 인덕터의 콘택 116b : 커패시터의 콘택116a: contact of the inductor 116b: contact of the capacitor

본 발명은 커패시터 및 인덕터를 갖는 반도체 소자에 관한 것으로서, 특히 고주파 반도체 칩에 사용되는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자와 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a capacitor and an inductor, and more particularly to a semiconductor device having a capacitor and a solenoid inductor used in a high frequency semiconductor chip, and a manufacturing method thereof.

현재 지금 휴대용 무선 단말기(cellular phones), GPS 수신기(receivers), 캠코더(camcorder), 고주파의 무선 주파수(radio frequency), 그리고 혼합된 신호 시스템 등과 같은 많은 소비전자의 생산품에서 각 커패시터, 인덕터가 반도체 소자 칩들과 결합되어 사용되고 있다.Today, in many consumer electronics products, such as cellular phones, GPS receivers, camcorders, radio frequencies at high frequencies, and mixed signal systems, each capacitor and inductor is a semiconductor device. It is being used in combination with chips.

도 1은 종래 기술에 의한 커패시터를 갖는 반도체 소자 구조를 나타낸 수직 단면도이다.1 is a vertical cross-sectional view showing a semiconductor device structure having a capacitor according to the prior art.

도 1에 도시된 바와 같이, 종래 기술에 의한 커패시터를 갖는 반도체 소자 제조 방법은, 반도체 기판으로서, 실리콘 기판에 소정의 반도체 소자, 예를 들어 모스 트랜지스터 등을 형성하고, 그 위에 제 1층간 절연막(10)을 형성한다.As shown in Fig. 1, a semiconductor device manufacturing method having a capacitor according to the prior art is a semiconductor substrate, and a semiconductor device, for example, a MOS transistor or the like is formed on a silicon substrate, and a first interlayer insulating film ( 10) form.

제 1층간 절연막(10) 위에 반도체 소자와 수직으로 연결되는 금속 배선(14)을 형성하고, 이를 제 2층간 절연막(12)으로 절연시킨다.A metal wire 14 is formed on the first interlayer insulating film 10 to be perpendicular to the semiconductor element, and is insulated with the second interlayer insulating film 12.

제 2층간 절연막(12) 상부에 하부 금속(16), 유전체막(18) 및 상부 금속(20)이 순차 적층된 커패시터를 형성한다.A capacitor in which the lower metal 16, the dielectric film 18, and the upper metal 20 are sequentially stacked is formed on the second interlayer insulating layer 12.

그리고, 커패시터를 절연시키기 위한 제 3층간 절연막(22)을 형성하고, 제 3층간 절연막(22)에 트렌치 및 콘택홀 형성 공정을 진행하고, 도전 물질로서, 예를 들어 텅스텐(W)을 갭필하고 이를 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정을 진행하여 제 3층간 절연막(22)의 도전 물질을 제거함으로써, 인덕터(26)를 형성함과 동시에, 커패시터의 하부 금속(16) 및 상부 금속(20)에 각각 수직으로 연결되는 콘택(24)을 형성한다.A third interlayer insulating film 22 is formed to insulate the capacitor, and a trench and a contact hole forming process are performed on the third interlayer insulating film 22, and a tungsten (W) is gap-filled as a conductive material. The chemical mechanical polishing (CMP) process is performed to remove the conductive material of the third interlayer insulating film 22, thereby forming the inductor 26, and simultaneously forming the lower metal 16 and the upper metal ( Contacts 24 vertically connected to 20, respectively.

인덕터(26) 및 콘택(24)이 있는 결과물 전면에 제 4층간 절연막(28)을 형성하고 콘택홀 형성 공정을 진행하고, 도전 물질로서, 예를 들어 텅스텐(W)을 갭필하고 이를 화학적기계적연마(CMP)하여 상기 콘택(24)과 연결되는 콘택(30)을 형성한다.A fourth interlayer insulating film 28 is formed on the entire surface of the resultant product having the inductor 26 and the contact 24 and the contact hole forming process is performed. For example, as a conductive material, tungsten (W) is gap-filled and chemical mechanical polishing is performed. (CMP) to form a contact 30 that is connected to the contact 24.

제 4층간 절연막(28)에 배선 공정을 진행하여 상기 콘택(30)과 연결되는 금속 배선(32)을 형성한다.A wiring process is performed on the fourth interlayer insulating film 28 to form a metal wiring 32 connected to the contact 30.

이와 같이 종래 기술에 의한 반도체 소자는, 층간 절연막의 평면 상에 다마신(damascene) 공정을 이용하여 인덕터를 형성하는 공정과, 층간 절연막내에 커패시터를 형성하는 공정을 별도로 진행하였다.As described above, in the semiconductor device according to the related art, a process of forming an inductor using a damascene process on a plane of the interlayer insulating film and a process of forming a capacitor in the interlayer insulating film are performed separately.

게다가, 이러한 인덕터 제조 공정은 원하는 인덕턴스 및 성능을 높이는데 한계가 있었다.In addition, this inductor fabrication process was limited in increasing the desired inductance and performance.

본 발명의 목적은, 상기와 같은 종래 기술의 문제점을 해결하기 위하여 수직 솔레노이드형 인덕터와, 커패시터를 동일한 층간 구조물에 배치하고, 인덕터 및 커 패시터의 하부 금속 및 상부 금속 사이 물질을 질화 물질로 사용함으로써 인덕턴스 및 커패시턴스를 높일 수 있는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to solve the above problems of the prior art by placing a vertical solenoid type inductor, a capacitor in the same interlayer structure, and using a material between the lower metal and the upper metal of the inductor and capacitor as a nitride material Accordingly, the present invention provides a semiconductor device having a capacitor and a solenoid inductor capable of increasing inductance and capacitance.

본 발명의 다른 목적은, 하부 금속과 상부 금속 사이에 질화 물질을 형성하여 수직 솔레노이드 인덕터 및 커패시터를 동일 층간 구조물에 제조함으로써, 제조 공정을 단순화할 수 있는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자 제조 방법을 제공하는데 있다.Another object of the present invention is to manufacture a semiconductor device having a capacitor and a solenoid inductor, which can simplify the manufacturing process by forming a nitride material between the lower metal and the upper metal to manufacture the vertical solenoid inductor and the capacitor in the same interlayer structure. To provide.

상기 목적을 달성하기 위하여 본 발명은, 커패시터 및 인덕터를 갖는 반도체 소자에 있어서, 반도체 기판의 층간 절연막에 형성된 제 1절연막과, 제 1절연막 상부에서 인덕터 영역 및 커패시터 영역에 각각 형성된 하부 도전 패턴과, 하부 도전 패턴이 있는 구조물 전면에 형성된 제 2절연막과, 제 2절연막 상부에 인덕터 영역 및 커패시터 영역에 각각 하부 도전 패턴과 오버랩되는 상부 도전 패턴과, 상부 도전 패턴이 있는 구조물 전면에 형성된 제 3절연막과, 제 3절연막 내지 제 2절연막의 콘택홀을 통해 인덕터 영역의 하부 도전 패턴과 상부 도전 패턴을 수직으로 서로 연결시키는 콘택과, 제 3절연막 내지 제 2절연막의 콘택홀과 제 3절연막의 콘택홀을 통해 커패시터 영역의 하부 도전 패턴과 상부 도전 패턴에 각각 연결되는 다른 콘택을 포함한다.In order to achieve the above object, the present invention provides a semiconductor device having a capacitor and an inductor, comprising: a first insulating film formed in an interlayer insulating film of a semiconductor substrate, a lower conductive pattern formed in an inductor region and a capacitor region respectively over the first insulating film; A second insulating layer formed on the entire structure having the lower conductive pattern, an upper conductive pattern overlapping the lower conductive pattern in the inductor region and the capacitor region on the second insulating layer, and a third insulating layer formed on the entire structure having the upper conductive pattern; Contact between the lower conductive pattern and the upper conductive pattern of the inductor region perpendicularly to each other through the contact holes of the third and second insulating layers, and the contact holes of the third and second insulating layers and the third insulating layer, respectively. And other contacts respectively connected to the lower conductive pattern and the upper conductive pattern of the capacitor region.

상기 다른 목적을 달성하기 위하여 본 발명은, 커패시터 및 인덕터를 갖는 반도체 소자의 제조 방법에 있어서, 반도체 기판의 층간 절연막에 제 1절연막을 형성하는 단계와, 제 1절연막 상부의 인덕터 영역 및 커패시터 영역에 각각 하부 도전 패턴을 형성하는 단계와, 하부 도전 패턴이 있는 구조물 전면에 제 2절연막을 형성하는 단계와, 제 2절연막 상부의 인덕터 영역 및 커패시터 영역에 각각 하부 도전 패턴과 오버랩되는 상부 도전 패턴을 형성하는 단계와, 상부 도전 패턴이 있는 구조물 전면에 제 3절연막을 형성하는 단계와, 제 3절연막 내지 제 2절연막의 콘택홀을 통해 인덕터 영역의 하부 도전 패턴과 상부 도전 패턴을 수직으로 서로 연결시키는 콘택을 형성함과 동시에, 제 3절연막 내지 제 2절연막의 콘택홀과 제 3절연막의 콘택홀을 통해 커패시터 영역의 하부 도전 패턴과 상부 도전 패턴에 각각 연결되는 다른 콘택을 형성하는 단계를 포함한다.이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a capacitor and an inductor, the method including: forming a first insulating film on an interlayer insulating film of a semiconductor substrate; Respectively forming a lower conductive pattern, forming a second insulating film over the structure having the lower conductive pattern, and forming an upper conductive pattern overlapping the lower conductive pattern in the inductor region and the capacitor region on the second insulating layer, respectively. Forming a third insulating film over the structure having the upper conductive pattern, and vertically connecting the lower conductive pattern and the upper conductive pattern of the inductor region to each other through the contact holes of the third to second insulating films. At the same time, the capacitor is formed through the contact holes of the third and second insulating films and the contact holes of the third insulating film. And forming another contact connected to the lower conductive pattern and the upper conductive pattern, respectively, in the region of the trench region. Hereinafter, with reference to the accompanying drawings, the most preferred embodiment of the present invention will be described. It will be described in more detail to be easily carried out by those who have.

도 2는 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자 구조를 나타낸 수직 단면도이다.2 is a vertical cross-sectional view showing a semiconductor device structure having a capacitor and a solenoid inductor according to the present invention.

도 2에 도시된 바와 같이, 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자는, 반도체 기판으로서, 실리콘 기판의 제 1 층간 절연막(100) 상부에 제 1절연막(102)으로서 실리콘 질화막(Si3N4)(102)이 적층되어 있고, 그 위에 수직형 솔레노이드 인덕터의 하부 도전막 패턴(104a)과 커패시터의 하부 도전막 패턴(104b)이 형성되어 있다.As shown in FIG. 2, the semiconductor device having the capacitor and the solenoid inductor according to the present invention is a semiconductor substrate, and a silicon nitride film (Si 3 ) as the first insulating film 102 on the first interlayer insulating film 100 of the silicon substrate. N 4 ) 102 are stacked, and the lower conductive film pattern 104a of the vertical solenoid inductor and the lower conductive film pattern 104b of the capacitor are formed thereon.

하부 도전막 패턴(104a, 104b)이 있는 실리콘 질화막(102) 상부 전면에 인덕 터의 갭필 절연 및 커패시터의 금속간 절연막으로서, 제 2절연막(106)인 실리콘 질화막(Si3N4)이 적층되어 있으며, 그 위에 수직형 솔레노이드 인덕터의 상부 도전막 패턴(108a)과 커패시터의 상부 도전막 패턴(108b)이 형성되어 있다.As the gap fill insulation of the inductor and the intermetallic insulation of the capacitor, a silicon nitride film (Si 3 N 4 ), which is the second insulating film 106, is stacked on the entire upper surface of the silicon nitride film 102 having the lower conductive film patterns 104a and 104b. The upper conductive film pattern 108a of the vertical solenoid inductor and the upper conductive film pattern 108b of the capacitor are formed thereon.

상부 도전막 패턴(108a, 108b)이 형성된 결과물 전면에 제 3절연막(110)으로서, 실리콘 질화막(Si3N4)(110)과 제 2층간 절연막(112)이 순차적으로 적층되고, 제 2층간 절연막(112), 제 3 및 제 2절연막(110, 106)을 관통하여 인덕터 영역(A)의 하부 도전막 패턴(104a)과 상부 도전막 패턴(108a)이 서로 수직으로 연결되는 콘택(116a)이 형성되어 있다.As the third insulating film 110 on the entire surface of the resultant product on which the upper conductive film patterns 108a and 108b are formed, the silicon nitride film (Si 3 N 4 ) 110 and the second interlayer insulating film 112 are sequentially stacked, and the second interlayer is interposed therebetween. The contact 116a through which the lower conductive layer pattern 104a and the upper conductive layer pattern 108a of the inductor region A are vertically connected to each other through the insulating layer 112 and the third and second insulating layers 110 and 106. Is formed.

그리고 제 2층간 절연막(112), 제 3 및 제 2절연막(110, 106) 또는 제 2층간 절연막(112) 및 제 3절연막(110)을 관통하여 커패시터 영역(B)에 하부 금속 패턴(104b)과 상부 금속 패턴(108b)에 각각 수직으로 연결된 콘택(116b)이 형성되어 있다.The lower metal pattern 104b is formed in the capacitor region B through the second interlayer insulating layer 112, the third and second insulating layers 110 and 106, or the second interlayer insulating layer 112 and the third insulating layer 110. And a contact 116b vertically connected to the and upper metal patterns 108b, respectively.

그러므로, 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자는, 수직형 솔레노이드의 인덕터와 커패시터의 상부 및 하부 도전막 패턴이 모두 동일한 층간 구조물에 형성되어 있고, 인덕터 및 커패시터의 하부 및 상부 도전막 패턴 사이 물질이 실리콘 산화막(SiO2)보다 절연 상수가 높은 실리콘 질화막(Si3N4)으로 되어 있기 때문에 고주파 반도체 칩의 인덕턴스 및 커패시턴스를 높일 수 있다.Therefore, in the semiconductor device having the capacitor and the solenoid inductor according to the present invention, the inductor of the vertical solenoid and the upper and lower conductive film patterns of the capacitor are all formed in the same interlayer structure, and the lower and upper conductive film patterns of the inductor and the capacitor are formed. Since the interlayer material is made of a silicon nitride film (Si 3 N 4 ) having a higher insulation constant than the silicon oxide film (SiO 2 ), the inductance and capacitance of the high frequency semiconductor chip can be increased.

도 3a 내지 3f는 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반 도체 소자의 제조 공정을 순차적으로 나타낸 공정 순서도이다.3A to 3F are process flowcharts sequentially illustrating a manufacturing process of a semiconductor device having a capacitor and a solenoid inductor according to the present invention.

이들 도면을 참조하면, 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자의 제조 공정은 다음과 같이 진행된다.Referring to these drawings, a manufacturing process of a semiconductor device having a capacitor and a solenoid inductor according to the present invention proceeds as follows.

도 3a에 도시된 바와 같이, 반도체 기판으로서, 실리콘 기판에 소정의 반도체 소자, 예를 들어 모스 트랜지스터 등을 형성하고, 그 위에 제 1층간 절연막(100), 예를 들어, HDP(High Density Plasma) 산화막을 형성한다. 그리고, 제 1 층간 절연막(100) 상부에 화학기상증착 공정(CVD : Chemical Vapor Deposition)으로 제 1절연막(102)으로서 실리콘 질화막(Si3N4)을 증착하고, 그 위에 물리기상증착 공정(PVD : Physical Vapor Deposition)으로 도전막 물질로서, 티타늄(Ti)/티타늄 질화막(TiN)(104)을 증착한다. 여기서, A는 인덕터 영역을, 그리고 B는 커패시터 영역을 나타낸다.As shown in Fig. 3A, as a semiconductor substrate, a predetermined semiconductor element, for example, a MOS transistor, or the like is formed on a silicon substrate, and thereon a first interlayer insulating film 100, for example, HDP An oxide film is formed. Then, a silicon nitride film (Si 3 N 4 ) is deposited on the first interlayer insulating film 100 as the first insulating film 102 by a chemical vapor deposition process (CVD), and a physical vapor deposition process (PVD) is formed thereon. : Titanium (Ti) / titanium nitride (TiN) 104 is deposited as a conductive film material by physical vapor deposition. Here, A represents an inductor region, and B represents a capacitor region.

도 3b에 도시된 바와 같이, 수직형 솔레노이드 인덕터의 하부 패턴 및 커패시터의 하부 패턴을 각각 정의하는 마스크를 이용한 사진 및 식각 공정을 진행하여 티타늄(Ti)/티타늄 질화막(TiN)을 패터닝하여 인덕터 영역(A)에 인덕터의 하부 도전막 패턴(104a)을 형성함과 동시에, 커패시터 영역(B)에 커패시터의 하부 도전막 패턴(104b)을 형성한다. 이때, 인덕터의 하부 도전막 패턴(104a)은 수직형 솔레노이드 구조를 위하여 패턴들이 서로 일정 간격을 두고 분리되어 있다.As shown in FIG. 3B, a photo / etch process using a mask defining a bottom pattern of a vertical solenoid inductor and a bottom pattern of a capacitor is performed to pattern a titanium / titanium nitride film (TiN) to form an inductor region ( The lower conductive film pattern 104a of the inductor is formed in A) and the lower conductive film pattern 104b of the capacitor is formed in the capacitor region B. At this time, the lower conductive layer pattern 104a of the inductor is separated from each other at regular intervals for the vertical solenoid structure.

도 3c에 도시된 바와 같이, 인덕터 영역(A) 및 커패시터 영역(B)에 각각 형성된 하부 도전막 패턴(104a, 104b)이 있는 구조물 전면에, 인덕터의 갭필 절연 및 커패시터의 금속간 절연 역할을 하는 제 2절연막(106)막으로서, 화학적기상증착 공정(CVD)으로 실리콘 질화막(Si3N4)을 증착한다. 그리고, 실리콘 질화막(Si3N4)인 제 2절연막(106) 상부에 물리기상증착 공정(PVD)으로 도전막 물질로서, 티타늄(Ti)/티타늄 질화막(TiN)(108)을 증착한다.As shown in FIG. 3C, in front of the structure having lower conductive film patterns 104a and 104b formed in the inductor region A and the capacitor region B, respectively, the gapfill insulation of the inductor and the intermetallic insulation of the capacitor are provided. As the second insulating film 106, a silicon nitride film (Si 3 N 4 ) is deposited by a chemical vapor deposition process (CVD). A titanium (Ti) / titanium nitride film (TiN) 108 is deposited as a conductive film material on the second insulating film 106, which is a silicon nitride film Si 3 N 4 , by a physical vapor deposition process (PVD).

도 3d에 도시된 바와 같이, 수직형 솔레노이드 인덕터의 상부 패턴 및 커패시터의 상부 패턴을 각각 정의하는 마스크를 이용한 사진 및 식각 공정을 진행하여 티타늄(Ti)/티타늄 질화막(TiN)을 패터닝하여 인덕터 영역(A)에 인덕터의 상부 도전막 패턴(108a)을 형성함과 동시에, 커패시터 영역(B)에 커패시터의 상부 도전막 패턴(108b)을 형성한다. 이때, 인덕터의 상부 도전막 패턴(108a)은 수직형 솔레노이드 구조를 위하여 패턴들이 서로 일정 간격을 두고 분리되어 있으며 아래에 있는 인덕터의 하부 도전막 패턴(104a)과 오버랩된다. 그리고 커패시터의 상부 도전막 패턴(108b)도 제 2절연막인 실리콘 질화막(Si3N4)(106)을 사이에 두고 하부 도전막 패턴(104b)과 오버랩된다.As shown in FIG. 3D, the photolithography and etching processes are performed using masks defining upper patterns of the vertical solenoid inductor and upper patterns of the capacitor, respectively, to pattern the titanium (Ti) / titanium nitride layer (TiN) to form an inductor region ( The upper conductive film pattern 108a of the inductor is formed in A) and the upper conductive film pattern 108b of the capacitor is formed in the capacitor region B. At this time, the upper conductive layer pattern 108a of the inductor is separated from each other at regular intervals for the vertical solenoid structure and overlaps with the lower conductive layer pattern 104a of the inductor below. The upper conductive film pattern 108b of the capacitor also overlaps the lower conductive film pattern 104b with the silicon nitride film Si 3 N 4 106 serving as the second insulating film therebetween.

계속해서 도 3e에 도시된 바와 같이, 인덕터 영역(A) 및 커패시터 영역(B)에 각각 상부 도전막 패턴(108a, 108b)이 형성된 결과물 전면에 화학기상증착(CVD) 공정으로 제 3절연막(110)으로서, 실리콘 질화막(Si3N4)과 제 2층간 절연막(112)으로서 HDP 산화막을 증착한다.Subsequently, as shown in FIG. 3E, the third insulating layer 110 is formed by a chemical vapor deposition (CVD) process on the entire surface of the resultant in which the upper conductive layer patterns 108a and 108b are formed in the inductor region A and the capacitor region B, respectively. ), An HDP oxide film is deposited as the silicon nitride film (Si 3 N 4 ) and the second interlayer insulating film 112.

그리고나서, 도 3f에 도시된 바와 같이, 수직형 솔레노이드 인덕터의 콘택 마스크를 이용한 사진 공정을 진행하여 제 2층간 절연막(112), 제 3 및 제 2절연 막(110, 106)을 식각하여 인덕터 영역(A)의 하부 도전막 패턴(104a) 측면과 상부 도전막 패턴(108a) 측면이 노출되고, 커패시터 영역(B)의 하부 도전막 패턴(104b) 상부면과 상부 도전막 패턴(108b) 상부면이 노출되는 콘택홀을 형성한다.Then, as illustrated in FIG. 3F, a photolithography process using a contact mask of a vertical solenoid inductor is performed to etch the second interlayer insulating layer 112, the third and second insulating layers 110 and 106, and inductor regions. A side surface of the lower conductive film pattern 104a and a side surface of the upper conductive film pattern 108a of (A) are exposed, and an upper surface of the lower conductive film pattern 104b and an upper surface of the upper conductive film pattern 108b of the capacitor region B are exposed. This contact hole is formed.

그리고, 도전 물질로서, 텅스텐(W)을 콘택홀에 갭필하고 화학적기계적연마(CMP) 공정으로 제 2층간 절연막(112)에 있는 텅스텐을 제거함으로써 인덕터 영역(A)에 하부 도전막 패턴(104a)과 상부 도전막 패턴(108a)을 서로 수직으로 연결시키는 콘택(116a)을 형성함과 동시에, 커패시터 영역(B)에 하부 도전막 패턴(104b)과 상부 도전막 패턴(108b)에 각각 수직으로 연결된 콘택(116b)을 형성한다.As the conductive material, the lower conductive film pattern 104a is formed in the inductor region A by gap filling tungsten (W) into the contact hole and removing tungsten in the second interlayer insulating film 112 by a chemical mechanical polishing (CMP) process. And a contact 116a for vertically connecting the upper conductive film pattern 108a to each other, and are connected to the lower conductive film pattern 104b and the upper conductive film pattern 108b in the capacitor region B, respectively. Contact 116b is formed.

이후, 도면에 도시되지 않았지만, 제 2층간 절연막(112)에 배선 공정을 진행하여 커패시터 영역(B)의 콘택(116b)과 연결되는 금속 배선을 형성한다.Subsequently, although not shown in the drawing, a wiring process is performed on the second interlayer insulating layer 112 to form a metal wiring connected to the contact 116b of the capacitor region B.

그러므로, 본 발명에 따른 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자의 제조 방법은, 수직형 솔레노이드의 인덕터와 커패시터를 동일한 층간 구조물에 형성하고, 인덕터 및 커패시터의 하부 및 상부 패턴 사이 물질을 실리콘 산화막(SiO2)보다 절연 상수가 높은 실리콘 질화 막(Si3N4)으로 채움으로써 인덕턴스 및 커패시턴스를 함께 높일 수 있다.Therefore, in the method of manufacturing a semiconductor device having a capacitor and a solenoid inductor according to the present invention, an inductor and a capacitor of a vertical solenoid are formed in the same interlayer structure, and a material between the lower and upper patterns of the inductor and the capacitor is formed of a silicon oxide film (SiO 2). Inductance and capacitance can be increased together by filling with a silicon nitride film (Si 3 N 4 ) having a higher insulation constant than).

도 4는 본 발명에 따른 반도체 소자의 솔레노이드 인덕터의 전기적 신호 흐름을 나타낸 도면이다.4 is a view showing an electrical signal flow of the solenoid inductor of the semiconductor device according to the present invention.

도 4를 참조하면, 본 발명의 반도체 소자의 수직형 솔레노이드 인덕터는, 화 살표 표시와 같이, 하부 도전막 패턴(104a)에서 콘택(116a)을 통해 상부 도전막 패턴(108a)으로 전기적 신호가 전달된다. 그리고, 상부 도전막 패턴(108a)에서 콘택(116a)을 통해 하부 도전막 패턴(104a)으로 전기적 신호가 전달됨을 알 수 있다. Referring to FIG. 4, in the vertical solenoid inductor of the semiconductor device of the present invention, an electrical signal is transmitted from the lower conductive film pattern 104a to the upper conductive film pattern 108a through the contact 116a as indicated by the arrow. do. In addition, it can be seen that an electrical signal is transmitted from the upper conductive layer pattern 108a to the lower conductive layer pattern 104a through the contact 116a.

상기한 바와 같이, 본 발명은 솔레노이드형 인덕터와 커패시터의 상부 및 하부 패턴을 동일한 층간 구조물에 배치하기 때문에 반도체 소자의 제조 공정을 단순화할 수 있다.As described above, the present invention can simplify the manufacturing process of the semiconductor device because the upper and lower patterns of the solenoid type inductor and the capacitor are arranged in the same interlayer structure.

그리고, 본 발명은 인덕터 및 커패시터의 하부 도전막 및 상부 도전막 사이 물질을 실리콘 산화막보다 절연 상수가 높은 실리콘 질화막으로 사용함으로써 고주파 반도체 칩의 인덕턴스 및 커패시턴스를 향상시킬 수 있는 이점이 있다.In addition, the present invention has an advantage of improving the inductance and capacitance of the high frequency semiconductor chip by using a material between the lower conductive layer and the upper conductive layer of the inductor and the capacitor as the silicon nitride layer having a higher insulation constant than the silicon oxide layer.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.

Claims (6)

커패시터 및 인덕터를 갖는 반도체 소자에 있어서,In a semiconductor device having a capacitor and an inductor, 반도체 기판의 층간 절연막에 형성된 제 1절연막과,A first insulating film formed on the interlayer insulating film of the semiconductor substrate, 상기 제 1절연막 상부에서 인덕터 영역 및 커패시터 영역에 각각 형성된 하부 도전 패턴과,A lower conductive pattern formed in the inductor region and the capacitor region, respectively, on the first insulating layer; 상기 하부 도전 패턴이 있는 구조물 전면에 형성된 제 2절연막과,A second insulating layer formed on an entire surface of the structure having the lower conductive pattern; 상기 제 2절연막 상부에 상기 인덕터 영역 및 상기 커패시터 영역에 각각 상기 하부 도전 패턴과 오버랩되는 상부 도전 패턴과,An upper conductive pattern overlapping the lower conductive pattern in the inductor region and the capacitor region, respectively, on the second insulating layer; 상기 상부 도전 패턴이 있는 구조물 전면에 형성된 제 3절연막과,A third insulating film formed on an entire surface of the structure having the upper conductive pattern; 상기 제 3절연막 내지 제 2절연막의 콘택홀을 통해 상기 인덕터 영역의 하부 도전 패턴과 상기 상부 도전 패턴을 수직으로 서로 연결시키는 콘택과,A contact for vertically connecting the lower conductive pattern and the upper conductive pattern of the inductor region to each other through the contact holes of the third insulating layer and the second insulating layer; 상기 제 3절연막 내지 제 2절연막의 콘택홀과 상기 제 3절연막의 콘택홀을 통해 상기 커패시터 영역의 하부 도전 패턴과 상기 상부 도전 패턴에 각각 연결되는 다른 콘택Another contact connected to the lower conductive pattern and the upper conductive pattern of the capacitor region through the contact holes of the third to second insulating films and the contact hole of the third insulating film, respectively. 을 포함하는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자.Semiconductor device having a capacitor and a solenoid inductor comprising a. 제 1항에 있어서,The method of claim 1, 상기 하부 및 상부 도전 패턴은 적어도 하나이상의 금속 물질로 이루어진 것을 특징으로 하는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자.The lower and upper conductive pattern is a semiconductor device having a capacitor and a solenoid inductor, characterized in that made of at least one metallic material. 제 1항에 있어서,The method of claim 1, 상기 제 1 내지 제 3절연막은, 실리콘 질화막으로 이루어진 것을 특징으로 하는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자.The first to the third insulating film is a semiconductor device having a capacitor and a solenoid inductor, characterized in that the silicon nitride film. 커패시터 및 인덕터를 갖는 반도체 소자의 제조 방법에 있어서,In the method of manufacturing a semiconductor device having a capacitor and an inductor, 반도체 기판의 층간 절연막에 제 1절연막을 형성하는 단계와,Forming a first insulating film on the interlayer insulating film of the semiconductor substrate; 상기 제 1절연막 상부의 인덕터 영역 및 커패시터 영역에 각각 하부 도전 패턴을 형성하는 단계와,Forming lower conductive patterns on the inductor region and the capacitor region on the first insulating layer, respectively; 상기 하부 도전 패턴이 있는 구조물 전면에 제 2절연막을 형성하는 단계와,Forming a second insulating film on the entire structure of the lower conductive pattern; 상기 제 2절연막 상부의 상기 인덕터 영역 및 상기 커패시터 영역에 각각 상기 하부 도전 패턴과 오버랩되는 상부 도전 패턴을 형성하는 단계와,Forming an upper conductive pattern in the inductor region and the capacitor region on the second insulating layer, the upper conductive pattern overlapping the lower conductive pattern, respectively; 상기 상부 도전 패턴이 있는 구조물 전면에 제 3절연막을 형성하는 단계와,Forming a third insulating film on the entire structure of the upper conductive pattern; 상기 제 3절연막 내지 제 2절연막의 콘택홀을 통해 상기 인덕터 영역의 하부 도전 패턴과 상기 상부 도전 패턴을 수직으로 서로 연결시키는 콘택을 형성함과 동시에, 상기 제 3절연막 내지 제 2절연막의 콘택홀과 상기 제 3절연막의 콘택홀을 통해 상기 커패시터 영역의 하부 도전 패턴과 상기 상부 도전 패턴에 각각 연결되는 다른 콘택을 형성하는 단계Forming a contact vertically connecting the lower conductive pattern and the upper conductive pattern of the inductor region to each other through the contact holes of the third and second insulating layers, and simultaneously forming a contact hole of the third and second insulating layers. Forming another contact respectively connected to the lower conductive pattern and the upper conductive pattern of the capacitor region through the contact hole of the third insulating layer; 를 포함하는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device having a capacitor and a solenoid inductor comprising a. 제 4항에 있어서,The method of claim 4, wherein 상기 하부 및 상부 도전 패턴은, 적어도 하나이상의 금속 물질로 형성하는 것을 특징으로 하는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자의 제조 방법.The lower and upper conductive patterns are formed of at least one metal material. The method of manufacturing a semiconductor device having a capacitor and a solenoid inductor. 제 4항에 있어서,The method of claim 4, wherein 상기 제 1 내지 제 3절연막은, 실리콘 질화막으로 형성하는 것을 특징으로 하는 커패시터 및 솔레노이드 인덕터를 갖는 반도체 소자의 제조 방법.The first to third insulating films are formed of a silicon nitride film. The method of manufacturing a semiconductor device having a capacitor and a solenoid inductor.
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