KR100799312B1 - 전류 신호처리 회로 및 방법 - Google Patents

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KR100799312B1
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박재현
한철구
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전자부품연구원
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Abstract

본 발명은 전류 신호처리 회로 및 방법에 관한 것으로, 보다 자세하게는 전류 신호를 복수의 전류-전압 변환 및 아날로그-디지털 변환을 수행함으로써 전체 시스템의 DR을 넓힐 수 있는 전류 신호처리 회로 및 방법에 관한 것이다.
본 발명의 전류 신호처리 회로는 제1전류 신호를 입력받아 제1전압 신호로 변환시키는 트랜스임피던스 증폭기; 상기 제1전압 신호를 제1디지털 신호로 변환시키는 제1ADC; 기준 전류를 생성시키고, 상기 기준 전류에 대하여 상기 제1디지털 신호를 이용하여 상기 트랜스임피던스 증폭기로 제2전류 신호를 입력하기 위한 조정 전류를 생성시키는 조정 전류 발생기; 및 상기 제2전류 신호를 제2디지털 신호로 변환시키는 제2ADC를 포함함에 기술적 특징이 있다.
본 발명의 전류 신호처리 방법은 제1전류 신호를 입력받아 제1전압 신호로 변환시키는 단계; 상기 제1전압 신호를 제1디지털 신호로 변환시키는 단계; 기준 전류를 생성시키고, 상기 기준 전류에 대하여 상기 제1디지털 신호를 이용하여 조정 전류를 생성시키는 단계; 상기 조정 전류와 상기 기준 전류와의 차이로 제2전류 신호를 생성시키는 단계; 및 상기 제2전류 신호를 제2디지털 신호로 변환시키는 단계를 포함함에 기술적 특징이 있다.
따라서, 본 발명의 전류 신호처리 회로 및 방법은 전류 신호를 복수의 전류-전압 변환 및 아날로그-디지털 변환을 수행함으로써 전체 시스템의 DR을 넓힐 수 있다. 또한, 본 발명의 전류 신호처리 회로 및 방법은 시스템의 전원전압이 낮아지 더라도 DR을 넓힐 수 있다.
전류, 신호처리, TIA, ADC.

Description

전류 신호처리 회로 및 방법{Current processing circuit and method therefor}
도 1은 종래의 전류 신호처리 회로의 블럭도,
도 2a는 본 발명에 따른 전류 신호처리 회로의 블럭도,
도 2b는 도 2a에 따른 조정전류(I adj ) 발생 회로부,
도 2c는 도 2a에 따른 신호전류(I sgn ) 발생 회로부,
도 3a는 본 발명의 제1실시예에 따른 전류 신호처리 회로도,
도 3b는 도 3a에 따른 전류-전압 전달 특성도,
도 3c는 도 3a에 따른 회로의 신호 인가 특성도,
도 4a는 본 발명의 제2실시예에 따른 전류 신호처리 회로도.
도 4b는 도 4a에 따른 전류-전압 전달 특성도.
<도면의 주요부분에 대한 부호의 설명>
10: 전류 출력 센서 15: 전류 리피터
20: 트랜스임피던스 증폭기 21: 대수변환기
22: 출력 완충기 23: 전압 이득단
30: 거친 ADC 31: 비교기
32: 검출/부호기 33: 샘플링 홀더
40: 조정 전류 발생기 45: 스위치
50: 미세 ADC
본 발명은 전류 신호처리 회로 및 방법에 관한 것으로, 보다 자세하게는 전류 신호를 복수의 전류-전압 변환 및 아날로그-디지털 변환을 수행함으로써 전체 시스템의 DR을 넓힐 수 있는 전류 신호처리 회로 및 방법에 관한 것이다.
도 1은 종래의 전류 신호처리 회로의 블럭도를 나타낸 것이다. 일반적으로 전류 신호처리 회로는 각종 전자기기(미도시)에서 출력되는 전류 신호를 전압 신호로 변환한 후 디지털 신호로 변환하게 된다. 도 1과 같은 일반적인 전류 신호처리 회로의 기능은 다음과 같다. 전류 출력 센서(amperometic sensor, 1)의 전류 신호를 트랜스임피던스 증폭기(transimpedance amplifier, 이하 TIA, 2)는 전압 신호로 변환하고, 아날로그 전압 신호를 아날로그-디지털 변환기(analog-to-digital converter, 이하 ADC, 3)는 디지털 전압 신호로 변환한다. 이렇게 최초 입력되는 전류 신호를 디지털 신호로 변환하여 원하는 동작을 수행한다. 이 때 필요에 따라 디지털 신호 처리기(4)에서 TIA 및 아날로그 신호처리기(analog signal processor, ASP)로 궤환(feedback)시켜 전류-전압 변환 이득(conversion gain) 및 전압 이득(voltage gain) 등을 제어할 수 있다.
그러나 도 1과 같은 일반적인 전류 신호처리 회로의 동적 선형 구간(dynamic range, 이하 DR)은 거의 전적으로 TIA(2)의 특성에 의존할 수 밖에 없다. MOSFET 등의 능동소자를 사용하는 경우는 물론이고 저항이나 캐패시터 등의 수동소자를 사용하는 경우에도 입력 전류신호의 크기에 따라 전달 함수(transfer function) 상의 동작점이 달라진다.
즉, 설계된 TIA의 가능한 모든 입력 전류 구간에 대해 출력 전압이 선형 특성을 나타낼 수도 있지만 대수적(logarithmic)으로 또는 제곱근(root)에 비례하는 비선형 특성도 나타낼 수 있다. 물론, 입력 전류 크기의 변화에 대해 출력 전압이 포화되어 변하지 않는 구간도 있다. 이러한 것들이 시스템의 DR에 영향을 주게 된다. 이와 더불어, 최근 반도체 기술의 발달로 인해 시스템의 전원전압(supply voltage)이 낮아지면서 출력 신호가 포화되지 않는 전류 입력의 크기 즉, DR이 더욱 제한되고 있는 상황이다.
따라서, 본 발명은 종래 기술의 문제점을 해결하기 위한 것으로, 넓은 동적 선형구간을 확보할 수 있는 전류 신호처리 회로 및 방법을 제공함에 목적이 있다.
본 발명의 목적은 제1전류 신호를 입력받아 제1전압 신호로 변환시키는 트랜스임피던스 증폭기; 상기 제1전압 신호를 제1디지털 신호로 변환시키는 제1ADC; 기준 전류를 생성시키고, 상기 기준 전류에 대하여 상기 제1디지털 신호를 이용하여 상기 트랜스임피던스 증폭기로 제2전류 신호를 입력하기 위한 조정 전류를 생성시키는 조정 전류 발생기; 및 상기 제2전류 신호를 제2디지털 신호로 변환시키는 제2ADC를 포함하는 전류 신호처리 회로에 의해 달성된다.
또한, 본 발명의 목적은 제1전류 신호를 입력받아 제1전압 신호로 변환시키는 단계; 상기 제1전압 신호를 제1디지털 신호로 변환시키는 단계; 기준 전류를 생성시키고, 상기 기준 전류에 대하여 상기 제1디지털 신호를 이용하여 조정 전류를 생성시키는 단계; 상기 조정 전류와 상기 기준 전류와의 차이로 제2전류 신호를 생성시키는 단계; 및 상기 제2전류 신호를 제2디지털 신호로 변환시키는 단계를 포함하는 전류 신호처리 방법에 의해 달성된다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명은 전류 신호에 대하여 복수의 전류-전압 변환 및 아날로그-디지털 변환을 수행함으로써 전체 시스템의 DR을 넓히는 것이다. 특히, 본 발명의 트랜스임피던스 증폭기(TIA) 및 아날로그-디지털 변환기(ADC) 등의 종류 및 개수는 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
예를 들어, 본 발명의 전류 신호처리 회로의 하기 실시예에 따른 구성요소 중 ADC는, 제1ADC, 제2ADC 등으로 구비되는 바, 이에 대한 각각 구체적인 예로서, 거친 ADC, 미세 ADC 등으로 설명하기로 한다. 또한, 조정 전류 발생기는, 예를 들어, 제1ADC에서 생성되는 제1디지털 신호를 이용하여 기준 전류의 배수(0I ref , 1I ref , 2I ref , 3I ref , ... )를 취하도록 하는 바, 이러한 조정 전류 발생기의 기능은 시스템에 알맞는 제2전류 신호를 생성하기 위한 것이므로, 조정 전류 발생기의 구체적인 기능 역시 다양한 변형예들이 있을 수 있음을 이해하여야 한다.
본 발명은 감지 전류를 몇 개의 구간으로 나누고(2N, N = 거친(coarse) ADC의 해상도), 각 구간이 설계된 TIA가 원하는 전달 함수로 동작하는 구간에 항상 들어가도록 감지 전류에서 조정 전류를 가감하는 것이다. 조정 전류는 감지 전류에 대한 거친 ADC의 디지털 출력값을 이용하여 결정된다. 이 때 거친 ADC의 디지털 출력값을 전체 시스템의 상위 비트로 사용한다. 감지 전류에서 조정 전류를 뺀 값을 TIA와 미세(fine) ADC를 통해 정확한 디지털 값을 얻고, 이를 전체 시스템의 하위 비트로 사용한다. 이러한 방법을 사용함으로써 일반적인 TIA와 미세 ADC를 이용해서 WDR(wide dynamic range) 시스템을 구현할 수 있다.
이 때, 전류 출력 센서는 전류 센서를 포함한 일체의 신호 전류원이 될 수 있다. TIA는 그 특성에 따라 전체 회로에서 하나만 사용될 수도 있고 1차 출력 전압을 위한 것과 2차 출력 전압을 위한 것을 각각 별개로 설계할 수도 있다. 또한, TIA는 대수적 변환기(도 3a참조, 1실시예), 선형적 변환기(도 4a참조, 2실시예) 뿐만 아니라 연산 증폭기, 저항, 콘덴서 등의 수동소자를 이용한 변환기 및 여러 가지 변형된 형태가 사용될 수 있다.
도 2a는 본 발명에 따른 전류 신호처리 회로의 블럭도를 나타낸 것이고, 도 2b는 조정전류 발생 회로도이며, 도 2c는 2차 출력전압 발생 회로도이다.
도 2a에 따르면, 전류 출력 센서(10)의 감지 전류가 TIA(20)에 의해 1차 출력전압으로 변환되고, 1차 출력전압은 거친 ADC(30)에 의해 디지털 값으로 변환된다. 이렇게 변환된 디지털 값은 시스템의 상위 비트로 사용됨과 동시에 도 2b와 같은 방법으로 조정 전류(I adj )를 발생시킨다. 조정 전류(I adj )와 전류 출력 센서(10)의 감지 전류(I sens )는 키르히호프법칙에 의해 그 차감 전류인 신호 전류(I sgn )가 생성되고, 신호 전류(I sgn )는 TIA(20)로 연결되어 2차 출력전압으로 변환되며, 2차 출력전압은 미세 ADC(50)에 의해 디지털 값으로 변환된다. 이렇게 변환된 디지털 값은 시스템의 하위 비트로 사용된다.
TIA(20)의 입력 전류 범위는 TIA(20)가 원하는 전달 함수를 가질 수 있는 전류 범위로 하는 바, TIA(20) 입력 전류 범위의 크기를 기준 전류로 정하고 바이어스 회로를 이용하여 발생시킨다. 전류 출력 센서(10)의 최대 범위가 기준 전류와 분할 구간 수(2N, N = 거친 ADC의 해상도)를 곱한 값과 같거나 조금 크도록 기준 전류 또는 거친 ADC(30, 예를 들어 '플래쉬 ADC')의 해상도를 설계한다.
도 2b는 조정전류 발생 회로도이다. 도 2b와 같이 기준 전류(I ref )에 대하여 플래쉬 ADC(30)를 통한 출력 중 조정 전류 발생기(40)에서 기준전류의 배수(I out = # of 1s × I ref . 즉, I out = 0I ref , 1I ref , 2I ref , 3I ref , ... )를 취한 값이 바로 조정 전류(I adj )가 된다. 또한, 도 2b와 같이, 플래쉬형 ADC(30)의 각 비교기(31)의 출력 값(thermometer code)은 검출/부호기(32, thermometer code detector & encoder)를 통해, 바이너리(binary) 또는 그레이(gray) 코드로 변환된다. 검출/부호기(32)는 각 비교기(31)의 출력 값(thermometer code) 및 이에 의해 발생되는 조정전류가 안정화된 후 스위치(45)를 ON시킨다. thermometer code는 000, 001, 011, 111 등의 값을 갖는데, '1'의 개수가 각각 0개, 1개, 2개, 3개 등이므로, 조정전류는 각 경우에 대해 0I ref , 1I ref , 2I ref , 3I ref 등이 된다. 즉, 검출/부호기(32)는 각 비교기(31)의 출력값(C1, C2, C3)을 통해 시스템의 상위 비트(D0, D1)를 생성한다.
조정 전류(I adj )는, 도 2c와 같이, 감지 전류(I sens )와 노드 A(node A)에서 만 나게 되면 키르히호프(Kirchoff) 전류 법칙(I sgn = I sens - I adj )에 의해 두 전류의 차인 신호 전류(I sgn )를 생성한다. 신호 전류(I sgn )는 TIA(20)를 통해 전압으로 변환되고(2차 출력전압) 미세 ADC(50)를 이용해 디지털 값으로 변환된다. 이 후 거친 ADC(30) 출력을 상위 비트로, 미세 ADC(50) 출력을 하위 비트로 해서 전체 시스템의 디지털 출력으로 한다.
도 3a는 본 발명의 제1실시예에 따른 전류 신호처리 회로도를 나타낸 것으로서, 대수적(logarithmic) 트랜스임피던스 증폭기(IVC 또는 TIA)를 이용한 구체적인 실시예이다. 도 3a를 참조하면, 전류 출력 센서(10)에서의 감지 전류(I sens )는, 적어도 하나 이상으로 구비되는 커런트 미러를 포함하는 전류 리피터(15)를 통해, 트랜스임피던스 증폭기(20)로 연결되어 1차 출력전압으로 생성된다. 감지 전류(I sens )가 매우 작은 경우에는 커런트 미러를 구성하는 MOSFET의 외형비(aspect ratio, W/L)를 조절하여 전류 신호를 증폭시켜 동작점(operating point)을 트랜스임피던스 증폭기(20)의 선형 입력 구간으로 보내고 이 증폭도를 상위 비트로 사용하여 시스템 전체의 ADC 해상도를 증가시킬 수 있다.
트랜스임피던스 증폭기(20)는 대수변환기(21)를 포함하는 바, MOSFET의 게이트와 드레인을 연결하고 이를 문턱 전압 이하 영역(subthreshold region)에서 동작시키면 대수적 전달 함수를 갖는다. 이는 큰 신호에 대해 대수적 압축(logarithmic compression)이 가능하여 이것만으로도 WDR을 구현할 수 있다. 그러나 감지 전류가 증가하면 대수변환기(21)가 더 이상 문턱 전압 이하 영역에서 동작하지 않고 출력 전압의 분해능도 떨어지게 되는 문제점을 갖는다. 이 때 감지 전류에서 조정 전류를 감산함으로써 대수변환기(21)가 항시 문턱 전압 이하 영역에서 동작하도록 할 수 있다. 트랜스임피던스 증폭기(20)는, 바람직하게는, 출력되는 전압을 완충하기 위하여 전류 리피터(15)와 연결되는 출력 완충기(22, voltage follower)를 더 포함하여 구성된다.
트랜스임피던스 증폭기(20)에서의 1차 출력전압은 거친 ADC(30)로 연결되어 디지털 값으로 변환된다. 여기서, 거친 ADC(30) 내의 작용관계를 보면, 샘플링 홀더(33)를 거친 후 플래쉬 ADC 비교기(31, comparator)와 연결되고, 검출/부호기(32)를 통해 스위치(45)의 제어를 위한 디지털 값이 출력된다.
거친 ADC(30)에서의 디지털 값은 시스템의 상위 비트로 사용됨과 동시에 도 2b와 같은 방법으로 조정 전류 발생기(40)를 통해 조정 전류(I adj )를 발생시킨다. 즉, 조정 전류 발생기(40)는 기준 전류(I ref )와 거친 ADC(30)의 디지털 값을 바이어스 회로를 통하여 기준전류의 배수(I out = # of 1s × I ref . 즉, I out = 0I ref , 1I ref , 2I ref , 3I ref , ... )를 취하도록 하여 조정 전류(I adj )를 발생시킨다.
조정 전류(I adj )는, 도 2c와 같이, 감지 전류(I sens )와 노드 A(node A)에서 만나면 두 전류의 차인 신호 전류(I sgn )를 생성한다. 이와 같은 키프히호프 전류 법칙을 이용한 전류의 뺄셈 기능을 수행하기 위하여 전류 리피터(15)가 사용되고, 전류 리피터는 PMOS 또는 NMOS로 이루어지는 커런트 미러로 구성되어 전류 방향을 조정 한다. 신호 전류(I sgn )는 트랜스임피던스 증폭기(20)를 통해 전압(2차 출력전압)으로 변환되고 미세 ADC(50)를 이용해 디지털 값으로 변환된다. 이 후 거친 ADC(30) 출력을 상위 비트로, 미세 ADC(50) 출력을 하위 비트로 해서 전체 시스템의 디지털 출력으로 한다.
거친 ADC(30)는, 예를 들면, 속도는 빠르지만 높은 해상도를 구현하기 힘든 플래쉬 ADC를 사용할 수 있다. 미세 ADC(50)는, 예를 들면, 시스템의 특성에 따라 적분기형(integrator type), 연속근사형(successive approximation), 플래쉬, 파이프라인, 시스마-델타(sigma-delta) 방식 등을 사용할 수 있다.
도 3b는 도 3a에 따른 전류 신호처리 회로의 전류-전압 전달 특성을 나타낸 것이다. 도 3b와 같이, 감지 전류의 크기에 따라 기준 전류(I ref )를 I ref , 2I ref , 3I ref , … 와 같이 구간별로 설정하여 각 구간별로 거친 ADC(30)의 디지털 값(도 3b의 박스내 숫자)이 결정된다. 즉, 감지 전류의 크기에 따라 거친 ADC(30) 값이 결정되고 이 값에 의해 생성된 조정 전류에 의해 트랜스임피던스 증폭기(20)의 입력 전류는 항상 일정한 구간 내에 존재하게 된다. 예를 들어, 거친 ADC(30)의 해상도를 3 비트로 하면 전체를 8 구간으로, 4 비트로 하면 16 구간으로 나눌 수 있다. 즉, 종래의 전류 신호처리 회로의 전류-전압 전달 특성은 도 3b의 "00" 구간에 도시된 그래프 특성이 계속 지속되는 것인 반면, 본 발명에 따른 전류 신호처리 회로의 전류-전압 전달 특성은 각 구간을 설정하고 각 구간별로 상위 비트를 배정한 후, 감지 전류에 따라 각 구간에 해당하는 조정 전류를 발생시킴으로써, 트랜스임 피던스 증폭기(20)의 입력 전류는 항상 원하는 동작구간 내에 존재하게 되어 DR을 넓힐 수 있는 것이다.
도 3c는 도 3a에 따른 회로의 신호 인가 특성을 나타낸 것이다. 즉, 도 3c는 도 3a의 샘플링 홀더(33, SPL1), 스위치(45, Adj), 미세 ADC(50)의 샘플링 홀더(SPL2) 및 트랜스임피던스 증폭기(20)의 버퍼(Buf)에 인가되는 온오프 신호의 순서를 나타낸 것이다. 버퍼(Buf)는 소비 전력을 줄이기 위하여 선택적으로 구비될 수 있는 것이다.
도 4a는 본 발명의 제2실시예에 따른 전류 신호처리 회로도를 나타낸 것으로써, 선형(linear) 트랜스임피던스 증폭기(TIA)를 이용한 구체적인 실시예이다. 선형 트랜스임피던스 증폭기(20)를 이용하면 넓은 선형 입력 구간을 갖는 전류 신호처리 회로를 구현할 수 있다. 이는 대수 트랜스임피던스 증폭기가 큰 입력전류에 대해서 전압 변화는 작으나 거의 선형적인 전달 특성을 가지는 점을 이용하는 것이다. 도 4a에 따른 선형 트랜스임피던스 증폭기(20)는 도 3a에 나타낸 대수 변환기(21) 및 출력 완충기(22) 뿐만 아니라 전압 이득단(23, voltage gain stage)을 더 구비함으로써 도 4b와 같이 선형적인 전류-전압 전달 특성을 갖는다. 즉, 도 4a에 도시된 바와 같이, I biasP 를 이용하여 대수적 트랜스임피던스 증폭기의 선형 영역에 동작점을 잡고, 전압 증폭단을 통해 원하는 전압 스윙(swing)을 확보함으로써 선형 트랜스임피던스 증폭기를 구현할 수 있다. 도 4a에 따른 선형 트랜스임피던스 증폭기를 이용한 전류 신호처리 회로도의 동작과정은 도 2a 및 도 3a를 통한 설명 을 참조한다. 또한, 도 4a에 따른 회로의 신호 인가 특성은 도 3c에 따른다.
도 4b는 도 4a에 따른 전류 신호처리 회로의 전류-전압 전달 특성을 나타낸 것이다. 도 4b와 같이, 감지 전류의 크기에 따라 기준 전류(I ref )를 I ref , 2I ref , 3I ref , … 와 같이 구간별로 설정하여 각 구간별로 거친 ADC(30)의 디지털 값(도 4b의 박스내 숫자)이 결정된다. 즉, 감지 전류의 크기에 따라 거친 ADC(30) 값이 결정되고 이 값에 의해 생성된 조정 전류에 의해 트랜스임피던스 증폭기(20)의 입력 전류는 항상 선형 구간 내에 존재하게 된다.
도 4a 및 도 4b와 같은 방식을 이용함으로써 DR의 감소없이 오히려 DR이 증가된 선형 출력값을 얻을 수 있다. 예를 들어, 거친 ADC(30)의 해상도를 3비트로 하면 60㏈, 4비트로 하면 80㏈ 정도의 DR 증가값을 얻을 수 있으므로, 대수적 트랜스임피던스 증폭기의 선형 구간이 60㏈ 정도가 되도록 설계하면 전체 120㏈ 이상의 DR을 갖는 선형 트랜스임피던스 증폭기를 구현할 수 있다.
위와 같이 설계된 트랜스임피던스 증폭기의 선형 입력 구간(또는 원하는 동작 구간)을 반복적으로 사용함으로써 사용가능한 신호 전류의 범위(DR)을 2N배(N = 거친 ADC의 해상도)만큼 넓힐 수 있다. 또한, 트랜스임피던스 증폭기의 입력 범위 뿐만 아니라 비교적 간단하게 설계할 수 있는 거친 ADC를 추가함으로써 늘어난 입력 범위에 맞도록 전체 시스템 ADC의 해상도를 증가시킬 수 있다.
예를 들어, 일반적으로 많이 사용하는 10~12비트 해상도의 파이프라인(pipeline) ADC로 설계하면 60~70㏈ 정도의 DR을 얻을 수 있다. 비교적 간단한 4 비트 플래쉬(flash) ADC를 거친 ADC로 사용하고 12비트 파이프라인 ADC를 미세 ADC로 사용하여 전류 신호처리 회로를 설계하면 DR을 96㏈ 정도까지 넓힐 수 있다. 이러한 방법은 단일 16비트 파이프라인 ADC를 설계하는 것보다는 상당히 용이할 뿐 아니라 입력 신호의 크기에 맞춰 원하는 입력 범위 및 해상도를 구현할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 전류 신호처리 회로 및 방법은 전류 신호를 복수의 전류-전압 변환 및 아날로그-디지털 변환을 수행함으로써 전체 시스템의 DR을 넓힐 수 있다.
또한, 본 발명의 전류 신호처리 회로 및 방법은 시스템의 전원전압이 낮아지더라도 DR을 넓힐 수 있다.

Claims (10)

  1. 제1전류 신호를 입력받아 제1전압 신호로 변환시키는 트랜스임피던스 증폭기;
    상기 제1전압 신호를 제1디지털 신호로 변환시키는 제1ADC;
    기준 전류를 생성시키고, 상기 기준 전류에 대하여 상기 제1디지털 신호를 이용하여 상기 트랜스임피던스 증폭기로 제2전류 신호를 입력하기 위한 조정 전류를 생성시키는 조정 전류 발생기; 및
    상기 제2전류 신호를 제2디지털 신호로 변환시키는 제2ADC
    를 포함하는 전류 신호처리 회로.
  2. 제 1 항에 있어서,
    상기 트랜스임피던스 증폭기로 입력되는 제2전류 신호는 상기 조정 전류와 상기 기준 전류와의 차이인 전류 신호처리 회로.
  3. 제 2 항에 있어서,
    상기 조정 전류는 상기 제1디지털 신호 중 상기 기준 전류에 대하여 '1' 의 개수 배 한 것으로 선택되는 전류 신호처리 회로.
  4. 제 3 항에 있어서,
    상기 트랜스임피던스 증폭기는 대수 트랜스임피던스 증폭기인 전류 신호처리 회로.
  5. 제 3 항에 있어서,
    상기 트랜스임피던스 증폭기는 선형 트랜스임피던스 증폭기인 전류 신호처리 회로.
  6. 제 3 항에 있어서,
    상기 제1디지털 신호는 시스템의 상위 비트로 이용되는 전류 신호처리 회로.
  7. 제 6 항에 있어서,
    상기 제2디지털 신호는 시스템의 하위 비트로 이용되는 전류 신호처리 회로.
  8. 제 7 항에 있어서,
    상기 제1ADC는 거친 ADC인 전류 신호처리 회로.
  9. 제 8 항에 있어서,
    상기 제2ADC는 미세 ADC인 전류 신호처리 회로.
  10. 제1전류 신호를 입력받아 제1전압 신호로 변환시키는 단계;
    상기 제1전압 신호를 제1디지털 신호로 변환시키는 단계;
    기준 전류를 생성시키고, 상기 기준 전류에 대하여 상기 제1디지털 신호를 이용하여 조정 전류를 생성시키는 단계;
    상기 조정 전류와 상기 기준 전류와의 차이로 제2전류 신호를 생성시키는 단계; 및
    상기 제2전류 신호를 제2디지털 신호로 변환시키는 단계
    를 포함하는 전류 신호처리 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013085111A1 (ko) * 2011-12-08 2013-06-13 숭실대학교산학협력단 다중 센서 배열을 위한 전류 검출 장치
KR20180086922A (ko) 2017-01-24 2018-08-01 주식회사 인터메트릭스 전류 버퍼의 출력 전류를 디지털 코드로 변환하는 장치 및 방법
KR102048962B1 (ko) * 2018-08-24 2019-11-26 전자부품연구원 웨어러블 장치용 광수신 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050096296A (ko) * 2004-03-30 2005-10-06 엘지이노텍 주식회사 차동 트랜스임피던스 전치증폭기
US20060055460A1 (en) 2003-03-06 2006-03-16 Infineon Technologies Ag Transimpedance amplifier with a high gain/bandwidth product for conversion of a DAC output current
KR20060064981A (ko) * 2004-12-09 2006-06-14 한국전자통신연구원 트랜스임피던스 증폭기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060055460A1 (en) 2003-03-06 2006-03-16 Infineon Technologies Ag Transimpedance amplifier with a high gain/bandwidth product for conversion of a DAC output current
KR20050096296A (ko) * 2004-03-30 2005-10-06 엘지이노텍 주식회사 차동 트랜스임피던스 전치증폭기
KR20060064981A (ko) * 2004-12-09 2006-06-14 한국전자통신연구원 트랜스임피던스 증폭기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013085111A1 (ko) * 2011-12-08 2013-06-13 숭실대학교산학협력단 다중 센서 배열을 위한 전류 검출 장치
KR20180086922A (ko) 2017-01-24 2018-08-01 주식회사 인터메트릭스 전류 버퍼의 출력 전류를 디지털 코드로 변환하는 장치 및 방법
KR102048962B1 (ko) * 2018-08-24 2019-11-26 전자부품연구원 웨어러블 장치용 광수신 장치 및 그 동작 방법

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