KR100795022B1 - 반도체 메모리 장치의 내부 전압 발생 회로 - Google Patents

반도체 메모리 장치의 내부 전압 발생 회로 Download PDF

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Abstract

본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로는, 기준 전압을 입력받아 접지 전압을 차지 펌핑하여 벌크 전압을 생성하는 벌크 전압 발생 수단; 구동 신호에 응답하여 활성화 되고, 상기 벌크 전압과 외부 전압 사이에서 스윙 하는 비교 신호에 응답하여 상기 외부 전압을 인가받아 내부 전압을 생성하는 내부 전압 발생 수단; 및 상기 벌크 전압을 상기 내부 전압 발생 수단에 전달하는 벌크 전압 입력 수단;을 포함한다.
벌크 전압, 접지 전압, 비교 신호

Description

반도체 메모리 장치의 내부 전압 발생 회로{Circuit for Generating Internal Voltage of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 내부 전압 발생 회로의 블록도,
도 2는 도 1에 도시된 내부 전압 발생부를 나타내는 회로도,
도 3은 도 2에 도시된 구동부의 피모스 트랜지스터를 통해 흐르는 전류량을 나타내는 그래프,
도 4는 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로의 블록도,
도 5는 도 4에 도시된 내부 전압 발생부를 나타내는 회로도,
도 6은 도 5에 도시된 비교부를 나타내는 회로도,
도 7은 도 5에 도시된 구동부에서 비교 신호의 레벨 변화에 따른 전류 변화를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 기준 전압 발생부 200, 400 : 내부 전압 발생부
300 : 벌크 전압 발생부 410 : 비교부
420 : 구동부 430 : 분배부
본 발명은 반도체 메모리 장치의 내부 전압 발생 회로에 관한 것으로, 반도체 메모리에 공급되는 외부 전압을 이용하여 메모리 내부 회로에 인가되는 내부 전압을 생성하는 반도체 메모리 장치의 내부 전압 발생 회로에 관한 것이다.
일반적인 반도체 메모리 장치의 내부 전압 발생 회로는 외부 전압(VDD)을 공급받아 메모리 내부 회로에서 사용되는 목적에 따라 내부 전압 발생 회로에서 적당한 내부 전압(Internal Voltage)을 생성하며, 상기 내부 전압(Internal Voltage)이 항상 일정한 타겟 레벨(target level)을 유지하도록 한다.
이하, 일반적인 반도체 메모리 장치의 내부 전압 발생 회로를 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 내부 전압 발생 회로의 블록도이다.
일반적인 반도체 메모리 장치의 내부 전압 발생 회로는 기준 전압(VREF)을 생성하는 기준 전압 발생부(100); 및 외부 전압(VDD)과 접지 전압(VSS)을 인가받고, 구동 신호(EN)에 응답하여 활성화 되며, 상기 기준 전압(VREF)과 내부 전압(INT_VOL)으로부터 분배된 분배 전압의 비교 결과에 응답하여 외부 전압(VDD)을 공급받아 상기 내부 전압(INT_VOL)을 생성하는 내부 전압 발생부(200);를 포함한다.
도 2는 도 1에 도시된 내부 전압 발생부를 나타내는 회로도이다.
상기 내부 전압 발생부(200)는 상기 외부 전압(VDD)과 상기 접지 전압(VSS) 을 구동 전원으로 사용하고 상기 구동 신호(EN)에 응답하여 활성화 되며, 상기 기준 전압(VREF) 및 상기 분배 전압(DIV_VOL)을 비교하여 상기 접지 전압(VSS)에서 상기 외부 전압(VDD) 사이에서 스윙(swing) 하는 비교 신호(ON_VSS)를 출력하는 비교부(210); 상기 비교 신호(ON_VSS)에 응답하여 상기 외부 전압(VDD)을 내부 전압 출력 단(OUT_N)으로 인가하는 구동부(220); 및 상기 내부 전압 출력 단(OUT_N)의 상기 내부 전압(INT_VOL)을 전압 분배하여 상기 분배 전압(DIV_VOL)을 출력하는 분배부(230);를 포함한다.
상기 내부 전압 발생부(200)는 상기 외부 전압(VDD)과 상기 접지 전압(VSS)을 인가받아 상기 내부 전압(INT_VOL)을 출력하는 전압 다운 컨버터(Voltage Down Converter)로 실시 가능하다.
상기 구동부(220)는 게이트 단이 상기 비교 신호(ON_VSS)를 입력 받고 소스 단이 상기 외부 전압(VDD)을 인가 받으며 드레인 단이 상기 내부 전압 출력 단(OUT_N)에 연결된 피모스 트랜지스터(P1)를 포함한다.
상기 분배부(230)는 상기 내부 전압 출력 단(OUT_N)과 접지 단 사이에 직렬로 연결된 제 1 저항(R1) 및 제 2 저항(R2)을 포함하며, 상기 제 1 저항(R1) 및 상기 제 2 저항(R2)의 접속 단에서 상기 분배 전압(DIV_VOL)을 출력한다.
상기 내부 전압 발생부(200)는 상기 구동 신호(EN)가 활성화 되면 상기 비교부(210)를 활성화 시킨다.
상기 내부 전압(INT_VOL)이 기 설정된 타겟 레벨(target level)보다 높아지는 경우 상기 분배 전압(DIV_VOL)도 높아지므로 상기 기준 전압(VREF)이 상기 분배 전압(DIV_VOL)보다 낮게 되어 상기 비교부(210)는 하이 레벨의 상기 비교 신호(ON_VSS)를 출력한다. 하이 레벨의 상기 비교 신호(ON_VSS)에 응답하여 상기 피모스 트랜지스터(P1)는 턴-오프(turn-off) 되므로 상기 외부 전압(VDD)이 상기 내부 전압 출력 단(OUT_N)으로 인가되는 것을 차단한다.
상기 내부 전압(INT_VOL)이 기 설정된 타겟 레벨(target level)보다 낮아지는 경우 상기 분배 전압(DIV_VOL)도 낮아지므로 상기 기준 전압(VREF)이 상기 분배 전압(DIV_VOL)보다 높게 되어 상기 비교부(210)는 로우 레벨의 상기 비교 신호(ON_VSS)를 출력한다. 로우 레벨의 상기 비교 신호(ON_VSS)에 응답하여 상기 피모스 트랜지스터(P1)는 턴-온(turn-on) 되므로 상기 외부 전압(VDD)이 상기 내부 전압 출력 단(OUT_N)으로 인가되게 한다.
상기 내부 전압 발생부(200)는 상기 내부 전압(INT_VOL)이 낮아지는 경우 상기 외부 전압(VDD)이 상기 내부 전압 출력 단(OUT_N)에 충분히 공급되어져야 메모리 내부 회로의 동작을 안정적으로 유지할 수 있다.
상기 외부 전압(VDD)이 외부 요인에 의해 낮아질 때 또는 저전력 소모를 위해 상기 외부 전압(VDD)이 낮아져서 입력될 때 상기 내부 전압(INT_VOL)이 낮아진다면, 상기 외부 전압(VDD)이 상기 내부 전압 출력 단(OUT_N)으로 충분히 공급되지 못한다.
예를 들어, 현재 사용되는 외부 전압(VDD)이 1.8V이고 상기 내부 전압(INT_VOL)이 1.4V인 상태에서, 상기 외부 전압이 1.6V로 낮아진다고 가정하여 설명하면 다음과 같다.
이 경우, 상기 비교부(210)의 구동 전원으로 상기 외부 전압(VDD)과 상기 접지 전압(VSS)이 인가되므로 상기 비교 신호(ON_VSS)는 상기 접지 전압(VSS)에서 상기 외부 전압(VDD) 사이에서 스윙(swing) 한다. 상기 외부 전압(VDD)이 1.8V에서 1.6V로 낮아질 때, 게이트 단에 0V의 상기 비교 신호(ON_VSS)를 입력받고 소스 단에 상기 외부 전압(VDD)을 입력받는 상기 피모스 트랜지스터(P1)의 게이트-소스 전압(VGS)이 1.8V에서 1.6V로 낮아지게 됨으로 상기 피모스 트랜지스터(P1)의 드레인-소스 전압(VDS)이 0.4V에서 0.2V로 낮아지게 된다. 즉, 상기 외부 전압(VDD)이 낮아지면 상기 구동부(220)의 전류 공급 능력이 떨어진다.
도 3은 도 2에 도시된 구동부의 피모스 트랜지스터(P1)를 통해 흐르는 전류량을 나타내는 그래프이다.
상기 비교 신호(ON_VSS)가 로우 레벨 일 때, 즉 접지 전압(VSS)이 되었을 때, 상기 피모스 트랜지스터(P1)는 상기 외부 전압(VDD)이 1.8V일 경우 상기 내부 전압 출력 단(OUT_N)으로 82mA를 공급하지만, 상기 외부 전압(VDD)이 1.6V일 경우 상기 내부 전압 출력 단(OUT_N)으로 38mA를 공급하게 되어 상기 피모스 트랜지스터(P1)의 전류 공급 능력이 급격히 떨어짐을 알 수 있다.
이렇게 급격히 전류 공급 능력이 떨어지는 상기 구동부(220)의 상기 피모스 트랜지스터(P1)는 상기 내부 전압 출력 단(OUT_N)에 많은 양의 전하를 공급하지 못하게 되어 상기 내부 전압(INT_VOL)은 낮은 외부 전압(VDD)에서 그 전압 값이 떨어지게 된다. 상기 외부 전압(VDD)이 낮아지는 경우에 생성되는 상기 내부 전압(INT_VOL)은 불안정하게 되어, 상기 내부 전압(INT_VOL)을 인가받는 내부 회로의 오동작을 유발하여 반도체 메모리는 불량이 발생하게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 비교 신호에 응답하여 외부 전압이 내부 전압으로 인가될 때, 상기 비교 신호가 접지 전압보다 더 낮은 레벨까지 스윙 하도록 함으로써 전류 구동 능력을 향상시켜 안정적으로 내부 전압을 생성할 수 있는 반도체 메모리 장치의 내부 전압 발생 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 전압 발생 회로는, 기준 전압을 입력받아 접지 전압을 차지 펌핑하여 벌크 전압을 생성하는 벌크 전압 발생 수단; 구동 신호에 응답하여 활성화 되고, 상기 벌크 전압과 외부 전압 사이에서 스윙 하는 비교 신호에 응답하여 상기 외부 전압을 인가받아 내부 전압을 생성하는 내부 전압 발생 수단; 및 상기 벌크 전압을 상기 내부 전압 발생 수단에 전달하는 벌크 전압 입력 수단;을 포함한다.
또한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 전압 발생 회로는 상기 기준 전압을 생성하는 기준 전압 발생 수단을 추가로 포함한다.
그리고, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 발생 회로는, 구동 신호에 응답하여 활성화 되고, 기준 전압 및 분배 전압을 비교하여 벌크 전압과 외부 전압 사이에서 스윙 하는 비교 신호를 출력하는 비교 수단; 상기 비교 신호에 응답하여 상기 외부 전압을 내부 전압 출력 단에 인가하는 구동 수단; 및 상기 내부 전압 출력 단의 내부 전압을 전압 분배하여 상기 분배 전압을 출력하는 분배 수단;을 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로의 블록도이다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로는 기준 전압(VREF)을 생성하는 기준 전압 발생부(100); 상기 기준 전압(VREF)에 입력받아 접지 전압(VSS)을 차지(charge) 펌핑(pumping)하여 벌크 전압(VBB)을 생성하는 벌크 전압 발생부(300); 외부 전압(VDD), 상기 접지 전압(VSS), 상기 벌크 전압(VBB) 및 상기 기준 전압(VREF)을 인가받고, 구동 신호(EN)에 응답하여 활성화 되며, 상기 벌크 전압(VBB)과 상기 외부 전압(VDD) 사이에서 스윙(swing) 하는 비교 신호에 응답하여 상기 외부 전압(VDD)을 인가받아 내부 전압(INT_VOL)을 생성하는 내부 전압 발생부(400); 및 상기 벌크 전압(VBB)을 상기 내부 전압 발생부(400)에 전달하는 벌크 전압 입력부;를 포함한다.
상기 기준 전압 발생부(100)는 일반적인 밴드갭(bandgap) 기준 전압 회로로 실시하는 것이 가능하다.
상기 벌크 전압(VBB)은 상기 접지 전압(VSS)보다 낮은 레벨의 전압이고, 예를 들어 상기 접지 전압(VSS)의 음 전하를 차지(charge) 펌핑(pumping)하여 생성되는 전압이다.
상기 벌크 전압 입력부는 상기 벌크 전압 발생부(300)와 상기 내부 전압 발생부(400)를 연결하는 라인(line)을 포함한다.
도 4에서는 상기 기준 전압 발생부(100)에서 하나의 기준 전압(VREF)을 생성하여 상기 벌크 전압 발생부(300) 및 상기 내부 전압 발생부(400)에 입력되는 것을 예로 하여 본 발명을 도시하였지만 상기 기준 전압 발생부(100)에서 다른 레벨의 기준 전압(VREF)을 생성하여 상기 벌크 전압 발생부(300) 및 상기 내부 전압 발생부(400)에 각각 입력되도록 하는 것도 가능함으로 상기 예로 본 발명을 한정하지 않음을 밝혀둔다.
도 5는 도 4에 도시된 내부 전압 발생부를 나타내는 회로도이다.
상기 내부 전압 발생부(400)는 구동 전원으로 상기 외부 전압(VDD)과 상기 벌크 전압(VBB)을 인가하고, 상기 구동 신호(EN)에 응답하여 상기 기준 전압(VREF) 및 분배 전압(DIV_VOL)을 비교하여 상기 벌크 전압(VBB)과 상기 외부 전압(VDD) 사이에서 스윙하는 비교 신호(ON_VBB)를 출력하는 비교부(410); 상기 비교 신호(ON_VBB)에 응답하여 상기 외부 전압(VDD)이 내부 전압 출력 단(OUT_N)으로 인가될 때 전류량을 조절하는 구동부(420); 및 상기 내부 전압 출력 단(OUT_N)의 상기 내부 전압(INT_VOL)을 전압 분배하여 상기 분배 전압(DIV_VOL)을 출력하는 분배부(430);를 포함한다.
상기 내부 전압 발생부(400)는 상기 외부 전압(VDD)을 인가받아 상기 내부 전압(INT_VOL)을 생성하는 다른 형태의 전압 다운 컨버터(Voltage Down Converter)로 실시하는 것도 가능하다.
상기 비교부(410)는 상기 외부 전압(VDD) 및 상기 벌크 전압(VBB)을 구동 전원으로 사용하는 일반적인 차동 증폭기(Differential Amplifier)를 구비하여 실시할 수 있다.
상기 구동부(420)는 게이트 단이 상기 비교 신호(ON_VBB)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받으며 드레인 단이 상기 내부 전압 출력 단(OUT_N)에 연결된 제 1 트랜지스터(P51)를 포함한다.
상기 분배부(430)는 상기 내부 전압 출력 단(OUT_N)과 접지단 사이에 복수 개의 저항 소자를 구비하여 실시할 수 있으며, 본 발명에서는 제 1 저항(R51) 및 제 2 저항(R52)을 구비하여 실시 하였다.
도 6은 도 5에 도시된 비교부(410)를 나타내는 회로도이다.
도 6에 도시된 바와 같이, 상기 비교부(410)는 소스 단이 상기 외부 전압(VDD)을 인가받고 게이트 단과 드레인 단이 공통 연결되어 제 1 노드(A)와 연결되는 제 2 트랜지스터(P61); 소스 단이 상기 외부 전압(VDD)을 인가받고 게이트 단이 상기 제 1 노드(A)와 연결되고 드레인 단이 제 2 노드(B)와 연결되는 제 3 트랜지스터(P62); 게이트 단이 상기 기준 전압(VREF)을 입력받고 드레인 단이 상기 제 1 노드(A)에 연결되는 제 4 트랜지스터(N61); 게이트 단이 상기 분배 전압(DIV_VOL)을 입력받고 드레인 단이 상기 제 2 노드(B)에 연결되며 소스 단이 상기 제 4 트랜지스터(N61)의 소스 단과 연결되는 제 5 트랜지스터(N62); 게이트 단이 상기 구동 신호(EN)를 입력받고 드레인 단이 상기 제 5 트랜지스터(N62)의 소스 단과 연결되고 소스 단이 상기 벌크 전압(VBB)을 인가받는 제 6 트랜지스터(N63); 소스 단이 상기 외부 전압(VDD)을 인가받고 게이트 단이 상기 제 2 트랜지스터(P61)의 게이트 단과 연결되고 드레인 단이 제 3 노드(C)에 연결되는 제 7 트랜지스터(P63); 드레인 단 및 게이트 단이 상기 제 3 노드(C)에 연결되고 소스 단이 상기 벌크 전압(VBB)을 인가받는 제 8 트랜지스터(N64); 게이트 단이 상기 제 8 트랜지스터(N64)의 게이트 단과 연결되고 소스 단이 상기 벌크 전압(VBB)을 인가받는 제 9 트랜지스터(N65); 및 게이트 단이 상기 제 2 노드(B)에 연결되고 소스 단이 상기 외부 전압(VDD)을 인가받으며 드레인 단이 상기 제 9 트랜지스터(N65)의 드레인 단과 연결되는 제 10 트랜지스터(P64)로 구성된다.
상기 비교부(410)는 상기 제 9 트랜지스터(N65) 및 상기 제 10 트랜지스터(P64)가 연결된 접속 단에서 상기 비교 신호(ON_VBB)를 출력한다.
본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
상기 기준 전압 발생부(100)는 안정적인 기준 전압(VREF)을 생성하여 출력하고, 상기 기준 전압(VREF)이 상기 벌크 전압 발생부(300) 및 상기 내부 전압 발생부(400)에 입력된다. 상기 벌크 전압 발생부(300)는 상기 기준 전압(VREF)을 입력 받아 상기 접지 전압(VSS)을 차지 펌핑하여 상기 접지 전압(VSS)보다 낮은 상기 벌크 전압(VBB)을 생성한다.
상기 내부 전압 발생부(400)는 상기 구동 신호(EN)에 응답하여 활성화 되고, 상기 벌크 전압(VBB)과 반도체 메모리 외부로부터 입력되는 상기 외부 전압(VDD) 및 상기 접지 전압(VSS)을 구동 전원으로 사용하여 상기 벌크 전압(VBB)과 상기 외 부 전압(VDD) 사이에서 스윙하는 상기 비교 신호(ON_VBB)를 출력하며, 상기 비교 신호(ON_VBB)에 응답하여 상기 외부 전압(VDD)이 상기 내부 전압 출력 단(OUT_N)으로 인가함으로써 상기 내부 전압 출력 단(OUT_N)에서 상기 내부 전압(INT_VOL)을 출력한다.
더욱 상세히 설명하면, 상기 내부 전압 발생부(400)에서, 상기 비교부(410)는 상기 외부 전압(VDD) 및 상기 벌크 전압(VSS)을 구동 전원으로 사용하고 상기 구동 신호(EN)에 응답하여 활성화 되며 상기 기준 전압(VREF) 및 상기 분배 전압(DIV_VOL)을 비교하여 상기 벌크 전압(VSS)에서 상기 외부 전압(VDD) 사이에서 스윙하는 상기 비교 신호(ON_VBB)를 출력한다. 상기 비교 신호(ON_VBB)가 로우 레벨 상태일 때 상기 구동부(420)의 상기 제 1 트랜지스터(P51)는 턴-온(turn-on) 되어 상기 외부 전압(VDD)이 상기 내부 전압 출력 단(OUT_N)으로 인가된다.
또한, 상기 분배부(430)는 상기 제 1 저항(R51) 및 상기 제 2 저항(R52)을 통해 상기 내부 전압(INT_VOL)을 전압 분배하여 상기 분배 전압(DIV_VOL)을 출력한다.
상기 내부 전압 발생부(400)에 구비되는 상기 비교부(410)의 동작을 도 6을 참조하여 보다 상세히 설명하면 다음과 같다.
상기 구동 신호(EN)가 하이 레벨로 활성화 되면 상기 제 6 트랜지스터(N63)가 턴-온(turn-on) 되어 상기 비교부(410)는 활성화 되고, 상기 제 4 트랜지스터(N61) 및 상기 5 트랜지스터(N62)는 각각 상기 기준 전압(VREF) 및 상기 분배 전압(DIV_VOL)에 응답하여 통과하는 전류량을 달리한다.
이하, 상기 비교부(410)에 입력되는 상기 구동 신호(EN)가 하이 레벨로 활성화 됐다고 가정하고 설명하기로 한다.
상기 내부 전압(INT_VOL)이 기 설정된 타겟 레벨 보다 낮아지는 경우, 상기 내부 전압(INT_VOL)에 응답하여 상기 분배 전압(DIV_VOL)도 낮아지게 되고 상기 분배 전압(DIV_VOL)이 상기 기준 전압(VREF)보다 낮아져 상기 제 4 트랜지스터(N61)를 통해 흐르는 전류가 상기 제 5 트랜지스터(N62)를 통해 흐르는 전류보다 많기 때문에 상기 제 1 노드(A)의 전위는 낮아지고 상기 제 2 트랜지스터(P61) 및 상기 제 3 트랜지스터(P62)가 턴-온(turn-on) 된다. 상기 제 3 트랜지스터(P62)를 통해 상기 외부 전압(VDD)이 상기 제 2 노드(B)로 인가되므로 상기 제 2 노드(B)의 전위가 상승되어 상기 제 10 트랜지스터(P64)를 턴-오프(turn-off) 시키므로 상기 외부 전압(VDD)이 상기 비교부(410)의 출력 단으로 인가되는 것을 차단한다. 이때 상기 제 7 트랜지스터(P63)도 턴-온(turn-on) 되어 상기 제 3 노드(C)의 전위를 상승시키고 상기 제 8 트랜지스터(N64) 및 상기 제 9 트랜지스터(N65)가 턴-온(turn-on) 된다. 즉, 상기 제 9 트랜지스터(N65)가 턴-온(turn-on) 되어 상기 벌크 전압(VBB)이 상기 비교부(410)의 출력 단으로 인가되어 상기 비교 신호(ON_VBB)가 로우 레벨 상태일 경우 상기 벌크 전압(VBB)과 같은 레벨을 갖는다.
반면, 상기 내부 전압(INT_VOL)이 기 설정된 타겟 레벨 보다 높아지는 경우, 상기 내부 전압(INT_VOL)에 응답하여 상기 분배 전압(DIV_VOL)도 높아지고, 상기 분배 전압(DIV_VOL)이 상기 기준 전압(VREF)보다 높아져 상기 제 5 트랜지스터(N62)를 통해 흐르는 전류가 상기 제 4 트랜지스터(N61)를 통해 흐르는 전류보다 많기 때문에 상기 제 1 노드(A)의 전위는 상기 제 2 노드(B) 보다 상대적으로 높아져 상기 제 2 트랜지스터(P61), 상기 제 3 트랜지스터(P62)와 상기 제 7 내지 상기 제 9 트랜지스터(P63, N64 및 N65)는 턴-오프(turn-off) 된다. 상기 제 2 노드(B)의 전위가 낮아지므로 상기 제 10 트랜지스터(P64)가 턴-온(turn-on) 되어 상기 외부 전압(VDD)이 상기 비교부(410)의 출력 단으로 인가된다. 즉, 상기 비교 신호(ON_VBB)가 하이 레벨 상태일 경우 상기 외부 전압(VDD)과 같은 레벨을 갖는다.
상기 설명한 바와 같이, 상기 비교부(410)에서 출력되는 상기 비교 신호(ON_VBB)는 상기 벌크 전압(VBB)과 상기 외부 전압(VDD) 사이에서 스윙한다.
상기 비교 신호(ON_VBB)에 응답하여 상기 구동부(420)에 구비되는 상기 제 1 트랜지스터(P51)는 상기 외부 전압(VDD)을 상기 내부 전압 출력 단(OUT_N)으로 인가한다.
상기 접지 전압(VSS)에서 상기 외부 전압(VDD) 사이에서 스윙하는 종래의 비교 신호(ON_VSS)와, 상기 벌크 전압(VBB)과 상기 외부 전압(VDD) 사이에서 스윙하는 본 발명에 따른 상기 비교 신호(ON_VBB)를 구체적인 수치의 전압을 제시하여 이를 입력받는 상기 구동부(420)에서의 동작을 비교 설명 하면 다음과 같다.
예를 들어, 상기 외부 전압(VDD)이 1.6V이고 상기 벌크 전압(VBB)이 -0.8V라고 가정하여 설명하기로 한다.
본 발명에 따른 상기 비교 신호(ON_VBB)가 로우 레벨 상태일 때 상기 벌크 전압(VBB)이 상기 제 1 트랜지스터(P51)의 게이트 단에 입력되면 상기 제 1 트랜지스터(P51)의 게이트-소스 전압(VGS)이 2.4V가 되어, 종래의 비교 신호(ON_VSS)가 로우 레벨 상태일 때 접지 전압(VSS)에 의한 게이트-소스 전압(VGS)인 1.6V보다 더 커지게 된다.
상기 제 1 트랜지스터(P51)를 통해 흐르는 전류는 게이트-소스 전압(VGS)에 비례하므로 같은 크기의 상기 외부 전원(VDD)이 상기 제 1 트랜지스터(P51)의 소스 단에 인가될 때 게이트 단에 낮은 레벨이 인가될수록 상기 제 1 트랜지스터(P51)를 통해 많은 전류가 흐르게된다.
즉, 본 발명에 따른 상기 비교 신호(ON_VBB)를 입력받는 상기 제 1 트랜지스터(P51)의 게이트-소스 전압(VGS)이 종래의 비교 신호(ON_VSS)를 입력받는 상기 제 1 트랜지스터(P51)의 게이트-소스 전압(VGS) 보다 더 커졌으므로 상기 구동부(420)의 전류 공급 능력이 종래보다 더 커짐을 알 수 있다.
도 7은 도 5에 도시된 구동부에서 비교 신호의 레벨 변화에 따른 전류 변화를 나타내는 그래프이다.
상기 외부 전압(VDD)이 1.6V인 경우, 게이트-소스 전압(VGS)이 1.6V인 경우에 상기 제 1 트랜지스터(P51)를 통해 38mA의 전류가 흐르지만, 게이트 소스 전압이 2.4V인 경우 상기 제 1 트랜지스터(P51)를 통해 60mA가 흐르는 것을 알 수 있다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 내부 전압 발생 회로는 게이트 단에 입력되는 상기 비교 신호(ON_VBB)가 더 낮은 전위까지 스윙 하도록 함으로써 상기 제 1 트랜지스터(P51)의 게이트-소스 전압(VGS)을 크게 하여 전류 공급 능력을 증대 시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 다른 반도체 메모리의 내부 전압 발생 회로는 생성되는 외부 전압으로부터 내부 전압으로의 전류 공급 능력을 증대 시켜 외부 전압이 낮아지는 경우에도 안정으로 내부 전압이 내부 회로에 인가되도록 하여 반도체 메모리가 안정적인 동작을 하는 효과를 수반한다.

Claims (15)

  1. 기준 전압을 입력받아 접지 전압을 차지 펌핑하여 벌크 전압을 생성하는 벌크 전압 발생 수단;
    구동 신호에 응답하여 활성화 되고, 상기 벌크 전압과 외부 전압 사이에서 스윙 하는 비교 신호에 응답하여 상기 외부 전압을 인가받아 내부 전압을 생성하는 내부 전압 발생 수단; 및
    상기 벌크 전압을 상기 내부 전압 발생 수단에 전달하는 벌크 전압 입력 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 기준 전압을 생성하는 기준 전압 발생 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 벌크 전압 입력 수단은 상기 벌크 전압 발생 수단과 상기 내부 전압 발생 수단을 연결하는 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 벌크 전압은 상기 접지 전압 보다 낮은 전압임을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 내부 전압 발생 수단은,
    전압 다운 컨버터임을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  6. 제 5 항에 있어서,
    상기 내부 전압 발생 수단은,
    상기 외부 전압 및 상기 벌크 전압을 구동 전원으로 하고, 상기 구동 신호에 응답하여 활성화 되며, 상기 기준 전압 및 분배 전압을 비교하여 상기 비교 신호를 출력하는 비교부;
    상기 비교 신호에 응답하여 상기 외부 전압을 내부 전압 출력 단에 인가하는 구동부; 및
    상기 내부 전압 출력 단의 내부 전압을 전압 분배하여 상기 분배 전압을 출력하는 분배부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회 로.
  7. 제 6 항에 있어서,
    상기 비교부는,
    차동 증폭기임을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  8. 제 6 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 비교 신호를 입력받고 소스 단이 상기 외부 전압을 인가받으며 드레인 단이 상기 내부 전압 출력 단에 연결되는 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  9. 제 6 항에 있어서,
    상기 분배부는,
    상기 내부 전압 출력 단과 접지단 사이에 직렬로 연결된 복수 개의 저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  10. 구동 신호에 응답하여 활성화 되고, 기준 전압 및 분배 전압을 비교하여 벌크 전압과 외부 전압 사이에서 스윙 하는 비교 신호를 출력하는 비교 수단;
    상기 비교 신호에 응답하여 상기 외부 전압을 내부 전압 출력 단에 인가하는 구동 수단; 및
    상기 내부 전압 출력 단의 내부 전압을 전압 분배하여 상기 분배 전압을 출력하는 분배 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  11. 제 10 항에 있어서,
    상기 비교 수단은,
    상기 외부 전압 및 상기 벌크 전압을 구동 전원으로 사용하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  12. 제 11 항에 있어서,
    상기 비교 수단은,
    차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부전압 발생 회로.
  13. 제 10 항에 있어서,
    상기 구동 수단은,
    게이트 단에 상기 비교 신호를 입력받고 소스 단이 상기 외부 전압을 인가받으며 드레인 단이 상기 내부 전압 출력 단에 연결되는 트랜지스터임을 특징으로 하 는 반도체 메모리 장치의 내부 전압 발생 회로.
  14. 제 10 항에 있어서,
    상기 분배 수단은,
    상기 내부 전압 출력 단과 접지단 사이에 직렬로 연결된 복수 개의 저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
  15. 제 10 항에 있어서,
    상기 벌크 전압은 접지 전압보다 낮은 전압임을 특징으로 하는 반도체 메모리 장치의 내부 전압 발생 회로.
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