KR100791712B1 - Method for forming gate oxide of semiconductor device - Google Patents
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Abstract
Description
도 1은 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하는 공정 단면 및 평면도,1 is a cross-sectional view and a plan view illustrating a method of forming a gate electrode of a conventional semiconductor device;
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하는 공정 단면 및 평면도,2 is a cross-sectional view and a plan view illustrating a method of forming a gate electrode of a semiconductor device according to a preferred embodiment of the present invention;
도 3a 및 도 3b는 종래의 게이트 전극 형성 방법에 의한 모델링 결과를 나타낸 그래프,3A and 3B are graphs showing modeling results by a conventional method of forming a gate electrode;
도 4a 및 도 4b는 본 발명에 따른 게이트 전극 형성 방법에 의한 모델링 결과를 나타낸 그래프.4A and 4B are graphs showing modeling results by a method of forming a gate electrode according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 소자 102 : 필드 산화막100
104 : 웰 106 : 게이트전극용 폴리실리콘104: well 106: polysilicon for gate electrode
108 : 금속배선 110 : 컨택108: metal wiring 110: contact
본 발명은 반도체 소자의 게이트 전극 형성 기술에 관한 것으로, 특히 게이트 전극의 주변성분조건을 균일화하는데 적합한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE
반도체 장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트 산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 게이트 산화막에 주입된 캐리어는 반도체 기판과 게이트 산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.As semiconductor devices become highly integrated, each cell becomes finer, and the internal electric field strength increases. This increase in electric field strength causes a hot-carrier effect in which the carrier of the channel region is accelerated and injected into the gate oxide layer in the depletion layer near the drain during operation of the device. The carrier injected into the gate oxide film generates a level at the interface between the semiconductor substrate and the gate oxide film, thereby changing the threshold voltage (VTH) or lowering the mutual conductance, thereby degrading device characteristics. Therefore, in order to reduce the deterioration of device characteristics due to the hot-carrier effect, a structure in which the drain structure is changed such as LDD should be used.
이와 같은 LDD 구조를 포함하는 전형적인 반도체 소자의 제조 공정을 도 1을 참조하여 설명하기로 한다.A manufacturing process of a typical semiconductor device including such an LDD structure will be described with reference to FIG. 1.
먼저, 반도체 소자(10)의 소자분리영역에 일반적인 LOCOS(local oxidation of silicon) 공정을 통해 약 3600Å정도 두께의 필드산화막(12)을 형성한 후, 이온주입에 의해 상기 필드산화막(12)에 의해 정의된 활성영역(active area)의 기판내 웰(well)(14)을 형성한다.First, a
다음에 반도체 소자(10) 상에 게이트산화막을 약 70Å정도의 두께로 형성하고, 그 상부에 게이트전극 형성을 위한 도전물질로서, 예컨대 폴리실리콘을 약 2000Å정도의 두께로 증착한다.Next, a gate oxide film is formed on the
이후, 폴리실리콘층 및 게이트산화막을 사진식각공정을 통해 소정의 게이트패턴으로 패터닝하여 게이트 전극(16)을 형성한다.Thereafter, the polysilicon layer and the gate oxide film are patterned into a predetermined gate pattern through a photolithography process to form the
이와 같이 소자 분리막이 형성된 실리콘 기판에 반도체 소자로서, 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 형성할 수 있는데, 이때 MOSFET는 게이트 전극, 스페이서, 소스/드레인 접합으로 구성된다.As a semiconductor device, for example, a metal oxide semiconductor field effect transistor (MOSFET) may be formed on the silicon substrate on which the device isolation layer is formed. In this case, the MOSFET includes a gate electrode, a spacer, and a source / drain junction.
그런 다음, 포토레지스트 패턴을 형성하고 이를 이용한 건식 식각 공정을 진행하여 컨택홀을 형성한다. 그리고 포토레지스트 패턴을 제거한 후에 배선 공정을 진행하여 층간 절연막에 도전막으로서 도프트 폴리실리콘 또는 금속을 증착하고 이를 패터닝하여 모스전계효과 트랜지스터의 게이트 전극 및 소스/드레인 영영역과 연결되는 컨택(20) 및 금속배선(18)을 형성한다.Then, a photoresist pattern is formed and a dry etching process using the same is used to form contact holes. After removing the photoresist pattern, a wiring process is performed to deposit doped polysilicon or metal as a conductive film on the interlayer insulating film and pattern the
이상과 같은 MOSFET는 게이트 전극의 형태로 인한 주변성분의 영향으로 모델링 정확도가 떨어질 수 있다. 즉, 도 1에 도시한 바와 같이, MOSFET는 P2과 P2 두 변을 기준으로 보았을 때 게이트전극용 폴리실리콘(16)과 활성영역(14)의 맞닿는 부분에서 주변성분의 영향이 다르게 나타난다.As described above, the MOSFET may have poor modeling accuracy due to the influence of peripheral components due to the shape of the gate electrode. That is, as shown in FIG. 1, when the MOSFET is viewed based on two sides of P2 and P2, the influence of peripheral components is different at the contact portion between the
이로 인해, 종래의 반도체 소자의 게이트 전극 형성 공정에서는, 소자에 대한 정확한 모델링 설정이 불가능하다는 문제가 있다.For this reason, in the gate electrode formation process of the conventional semiconductor element, there exists a problem that accurate modeling setting with respect to an element is impossible.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 게이트 전극용 폴리실리콘의 모양을 변형하여 게이트 전극의 주변성분조건을 균일화함으로써, 소자에 대한 정확한 모델링 설정을 가능하게 하여 반도체 소자 제조의 신뢰성을 높일 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.The present invention is to solve the above-described problems of the prior art, by modifying the shape of the polysilicon for the gate electrode to equalize the peripheral component conditions of the gate electrode, enabling accurate modeling settings for the device to ensure the reliability of semiconductor device manufacturing It is an object of the present invention to provide a method for forming a gate electrode of a semiconductor device capable of increasing the voltage.
본 발명의 목적을 달성하기 위한 바람직한 실시예에 따르면, 반도체 소자의 소자분리영역에 필드산화막을 형성한 후 이온주입에 의해 상기 필드산화막에 의해 정의된 활성영역의 기판내에 웰을 형성하는 단계와, 게이트산화막 및 도전물질을 순차 증착한 후 패터닝하여 상기 웰 영역을 모두 포함하도록 게이트 전극을 형성하는 단계와, 포토레지스트 패턴을 형성한 후 건식 식각 공정을 진행하여 상기 게이트 전극 상부에 컨택홀을 형성한 다음 상기 게이트 전극과 연결되는 컨택 및 배선을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.According to a preferred embodiment for achieving the object of the present invention, forming a well in the substrate of the active region defined by the field oxide film by ion implantation after forming a field oxide film in the device isolation region of the semiconductor device, Forming a gate electrode so as to include all of the well regions by sequentially depositing and patterning a gate oxide film and a conductive material, and performing a dry etching process after forming a photoresist pattern to form contact holes on the gate electrode. Next, a method of forming a gate electrode of a semiconductor device comprising forming a contact and a wiring connected to the gate electrode.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하는 공정 단면 및 평면도이다.2 is a cross-sectional view and a plan view illustrating a method of forming a gate electrode of a semiconductor device according to an exemplary embodiment of the present invention.
먼저, 도 2에 도시한 바와 같이, 반도체 소자(100)의 소자분리영역에 LOCOS 공정을 통해 약 3600Å정도 두께의 필드산화막(102)을 형성한 후, 이온주입에 의해 상기 필드산화막(102)에 의해 정의된 활성영역의 기판내에 웰(104)을 형성한다. 이때, 웰(104)은 종래의 게이트 전극 형성 영역을 포함하도록 형성되는 것을 특징으로 한다.First, as shown in FIG. 2, a
다음에, 반도체 소자(100) 상에 게이트산화막을 형성하고, 그 상부에 게이트 전극 형성을 위한 도전물질로서, 예컨대 폴리실리콘을 증착한다.Next, a gate oxide film is formed on the
이후, 폴리실리콘 및 게이트산화막을 사진식각공정을 통해 소정의 게이트패턴으로 패터닝하여 게이트 전극(106)을 형성한다. 이때, 본 실시예에 따른 게이트 전극(106)은 상기 웰(104) 영역을 모두 포함하도록 형성되는 것을 특징으로 한다. 즉, 활성영역인 웰(104) 영역이 게이트 전극(106) 내부에 포함되도록 패턴이 변형되며, 도 2에서의 패턴 P1과 P2는 그 주변성분이 서로 동일한 조건이 된다.Thereafter, the polysilicon and the gate oxide film are patterned into a predetermined gate pattern through a photolithography process to form the
따라서 전체적인 측정 소자의 크기는 활성영역인 웰(104) 영역이 기준이 된다.Therefore, the size of the overall measuring element is based on the well 104 region, which is an active region.
이와 같이 소자 분리막이 형성된 실리콘 기판에 반도체 소자로서, 예를 들면 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 형성할 수 있는데, 이때 MOSFET는 게이트 전극, 스페이서, 소스/드레인 접합으로 구성된다.As a semiconductor device, for example, a metal oxide semiconductor field effect transistor (MOSFET) may be formed on the silicon substrate on which the device isolation layer is formed. In this case, the MOSFET includes a gate electrode, a spacer, and a source / drain junction.
그런 다음, 포토레지스트 패턴을 형성하고 이를 이용한 건식 식각 공정을 진행하여 게이트 전극(106) 상부에 컨택홀을 형성한다. 그리고 포토레지스트 패턴을 제거한 후에 배선 공정을 진행하여 층간 절연막에 도전막으로서 도프트 폴리실리콘 또는 금속을 증착하고 이를 패터닝하여 모스전계효과 트랜지스터의 게이트 전극 및 소스/드레인 영영역과 연결되는 컨택(110) 및 금속배선(108)을 형성한다.Then, a photoresist pattern is formed and a dry etching process using the same is performed to form a contact hole on the
도 3a 및 도 3b는 종래의 게이트 전극 형성 방법에 의한 모델링 결과를 나타낸 그래프이고, 도 4a 및 도 4b는 본 발명에 따른 게이트 전극 형성 방법에 의한 모델링 결과를 나타낸 그래프이다.3A and 3B are graphs showing modeling results by a conventional gate electrode forming method, and FIGS. 4A and 4B are graphs showing modeling results by a gate electrode forming method according to the present invention.
도 3a 및 도 3b에서는, 종래의 방법에 의해 형성된 패턴을 측정한 결과를 모델링(scalable modeling)하여 최소 크기와 최대 크기를 기준으로 측정 결과와 모델 링 결과의 오차 비율을 그래프로 나타냈으며, 측정 결과와 모델링 결과의 오차 비율이 크다는 것을 알 수 있다.In FIGS. 3A and 3B, the results of measuring the pattern formed by the conventional method are modeled, and the error ratios between the measurement results and the modeling results are represented graphically based on the minimum and maximum sizes. It can be seen that the error ratio of the modeling result is large.
도 4a 및 도 4b에서는, 본 발명에 따른 방법에 의해 형성된 패턴을 측정한 결과를 모델링하여 최소 크기와 최대 크기를 기준으로 측정 결과와 모델링 결과의 오차 비율을 그래프로 나타냈으며, 측정 결과와 모델링 결과의 오차 비율이 적다는 것을 알 수 있다.4A and 4B, the results of measuring the pattern formed by the method according to the present invention are modeled, and the error ratios between the measurement results and the modeling results are represented graphically based on the minimum size and the maximum size. It can be seen that the ratio of errors is small.
따라서 본 실시예에서는 종래에 비해 반도체 소자에 대한 정확한 모델링 설정이 가능하다.Therefore, in the present exemplary embodiment, accurate modeling of the semiconductor device can be set.
본 발명에 의하면, 반도체 소자의 폴리실리콘과 활성영역을 주변성분이 균일한 영향을 갖도록 변형함으로써, 소자에 대한 정확한 모델링 설정이 가능하여 신뢰성 높은 모델 특성을 구현할 수 있다.According to the present invention, by modifying the polysilicon and the active region of the semiconductor device to have a uniform influence on the peripheral components, it is possible to set accurate modeling for the device to implement a highly reliable model characteristics.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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