KR100791623B1

KR100791623B1 - Built-in current test circuit for testing current of integrated circuit device

Info

Publication number: KR100791623B1
Application number: KR1020050096380A
Authority: KR
Inventors: 성만영; 유장우
Original assignee: 고려대학교 산학협력단
Priority date: 2005-10-13
Filing date: 2005-10-13
Publication date: 2008-01-04
Also published as: KR20070040875A

Abstract

본 발명은 집적회로 장치에 흐르는 전류를 테스트하기 위한 내장형 전류 검사 회로에 관한 것이다. 본 발명은 검사 대상 회로로부터 출력되는 검사 대상 전류 및 외부의 테스트 제어 신호를 입력하고, 상기 테스트 제어 신호에 응답하여 상기 검사 대상 전류를 출력하는 동작 모드 설정부; 및 외부의 기준 전류 및 상기 동작 모드 설정부로부터 출력되는 검사 대상 전류를 입력하고, 상기 검사 대상 전류의 크기를 상기 기준 전류의 크기와 비교하고, 상기 비교 결과에 따라 상기 검사 대상 전류의 양,불량을 판단하는 전류 판단부를 구비함으로써, 검사 대상 회로의 성능 저하가 최소화되며, 검사 대상 전류를 측정하는 시간이 빠르다.The present invention relates to a built-in current check circuit for testing a current flowing in an integrated circuit device. The present invention provides an operation mode setting unit for inputting a test target current and an external test control signal output from a test target circuit and outputting the test target current in response to the test control signal; And an external reference current and an inspection target current output from the operation mode setting unit, and compare the magnitude of the inspection target current with the magnitude of the reference current, and according to the comparison result, the quantity and defect of the inspection target current. By providing a current determination unit to determine the performance degradation of the circuit to be inspected is minimized, and the time for measuring the current to be inspected is fast.

Description

Built-in current test circuit for testing current of integrated circuit device

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 집적회로 장치에 구비되는 검사 대상 회로에 연결된 본 발명의 내장형 전류 검사 회로의 블록도이다. 1 is a block diagram of a built-in current test circuit of the present invention connected to a test target circuit provided in an integrated circuit device.

도 2는 도 1에 도시된 기준 전압 발생부의 회로도이다.FIG. 2 is a circuit diagram of the reference voltage generator shown in FIG. 1.

도 3은 도 1에 도시된 기준 전류 발생부의 회로도이다.3 is a circuit diagram of the reference current generator shown in FIG. 1.

도 4는 도 1에 도시된 동작 모드 제어부와 전류 판단부의 회로도이다.4 is a circuit diagram of an operation mode controller and a current determiner illustrated in FIG. 1.

도 5는 도 1에 도시된 일부 신호들의 타이밍도이다. FIG. 5 is a timing diagram of some signals shown in FIG. 1.

본 발명은 집적회로 장치에 관한 것으로서, 특히 집적회로 장치의 내부에 흐르는 특정 전류의 양, 불량을 검사하기 위한 내장형 전류 검사 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device, and more particularly, to a built-in current test circuit for inspecting the amount and defect of a specific current flowing inside an integrated circuit device.

집적회로 장치의 성능을 테스트하는 방법은 크게 전압 테스트와 전류 테스트 두 가지로 분류된다. 전압 테스트 방법은 모든 고장이 고착 고장(stuck-at fault)의 논리 고장으로 모델링된다는 가정하에 기반을 두고 있다. 그러나, 집적회로의 집적도가 향상됨에 따라, 특히 CMOS(Complementary Metal Oxide Semiconductor) 공정에서 발생하는 고장 중에서 종래의 고착 고장으로 모델링이 불가능한 고장이 많이 존재한다. 이러한 고장을 효과적으로 검출하기 위한 방법으로서 전류 테스트 방법이 있다. There are two main ways to test the performance of integrated circuit devices: voltage test and current test. The voltage test method is based on the assumption that all faults are modeled as logic faults of stuck-at faults. However, as the degree of integration of integrated circuits improves, there are a number of failures that cannot be modeled due to conventional sticking failures, among failures that occur in CMOS (Complementary Metal Oxide Semiconductor) processes. As a method for effectively detecting such a failure, there is a current test method.

전류 테스트 방법은 크게 외부에서 측정하는 외부 전류 테스트(off-chip current test)와 내장형 전류 테스트(built-in current test)로 구분된다. 외부 전류 테스트는 검사 대상 회로의 출력단 회로를 통하여 전류를 측정하기 때문에 작은 양의 고장을 측정하기 어려울 뿐 아니라 고속 테스트가 불가능하다. 내장형 전류 테스트는 전류 검사 회로를 집적회로 장치의 내부에 구성하여 검사하는 방법이다. 내장형 전류 테스트의 경우, 전류 검사 회로가 집적회로 장치의 내부에 장착되기 때문에 집적회로 장치의 면적이 증가하고 출력 전압이나 동작 속도 등에서 성능 저하가 발생할 수 있는 단점이 존재하며, 검사 대상 회로의 성능 저하가 생길 수 있다. 또한, 기준 전압과 기준 전류를 외부에서 공급하게 되며, 기준 전압값과 기준 전류값의 조절이 어렵다. 이로 인하여 하드웨어의 요구 사항이 증가될 뿐만 아니라 집적회로 장치를 내장하는 반도체 패키지(package)의 단자 수가 증가되는 단점이 있다.The current test method is divided into an off-chip current test and a built-in current test. The external current test measures the current through the output circuit of the circuit under test, making it difficult to measure small amounts of faults and making fast tests impossible. The built-in current test is a method of constructing and inspecting a current test circuit inside an integrated circuit device. In the case of the built-in current test, since the current test circuit is mounted inside the integrated circuit device, there is a disadvantage in that the area of the integrated circuit device increases and a performance deterioration may occur in the output voltage or operation speed, and the performance of the circuit under test Can occur. In addition, the reference voltage and the reference current are supplied from the outside, and it is difficult to adjust the reference voltage value and the reference current value. This not only increases hardware requirements but also increases the number of terminals of a semiconductor package containing an integrated circuit device.

본 발명의 목적은 검사 대상 회로의 성능 저하를 최소화하며, 전류 검사 능력이 향상되며, 고속으로 전류를 테스트하는 내장형 전류 검사 회로를 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention is to provide a built-in current test circuit which minimizes performance degradation of a test target circuit, improves the current test capability, and tests current at high speed.

상기 기술적 과제를 이루기 위하여 본 발명은The present invention to achieve the above technical problem

검사 대상 회로로부터 출력되는 검사 대상 전류 및 외부의 테스트 제어 신호를 입력하고, 상기 테스트 제어 신호에 응답하여 상기 검사 대상 전류를 출력하는 동작 모드 설정부; 및 외부의 기준 전류 및 상기 동작 모드 설정부로부터 출력되는 검사 대상 전류를 입력하고, 상기 검사 대상 전류의 크기를 상기 기준 전류의 크기와 비교하고, 상기 비교 결과에 따라 상기 검사 대상 전류의 양,불량을 판단하는 전류 판단부를 구비하는 것을 특징으로 하는 내장형 전류 검사 회로를 제공한다. An operation mode setting unit configured to input a test target current and an external test control signal output from a test target circuit and output the test target current in response to the test control signal; And an external reference current and an inspection target current output from the operation mode setting unit, and compare the magnitude of the inspection target current with the magnitude of the reference current, and according to the comparison result, the quantity and defect of the inspection target current. It provides a built-in current inspection circuit comprising a current determination unit for determining the.

바람직하기는, 상기 내장형 전류 검사 회로는 기준 전압을 발생하는 기준 전압 발생부, 상기 기준 전압을 받아서 상기 기준 전류를 발생하는 기준 전류 발생부 및 버퍼를 더 구비한다. Preferably, the built-in current test circuit further includes a reference voltage generator for generating a reference voltage, a reference current generator for receiving the reference voltage and generating the reference current, and a buffer.

바람직하기는 또한, 상기 전류 판단부는 상기 검사 대상 전류를 입력하는 제1 전류 미러, 및 상기 제1 전류 미러의 출력단에 연결되며, 상기 기준 전류를 입력하고 상기 기준 전류와 상기 검사 대상 전류의 차를 출력하는 제2 전류 미러를 구비한다.Preferably, the current determining unit is connected to a first current mirror for inputting the inspection target current, and an output terminal of the first current mirror, and inputs the reference current to determine a difference between the reference current and the inspection target current. It has a 2nd current mirror which outputs.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 집적회로 장치에 구비되는 검사 대상 회로에 연결된 본 발명의 내장형 전류 검사 회로의 블록도이다. 도 1을 참조하면, 내장형 전류 검사 회로(105)는 동작 모드 제어부(111), 전류 판단부(121), 기준 전압 발생부(131), 기준 전류 발생부(141) 및 버퍼(151)를 구비한다.1 is a block diagram of a built-in current test circuit of the present invention connected to a test target circuit provided in an integrated circuit device. Referring to FIG. 1, the built-in current test circuit 105 includes an operation mode controller 111, a current determiner 121, a reference voltage generator 131, a reference current generator 141, and a buffer 151. do.

동작 모드 제어부(111)는 검사 대상 회로(101)에 연결되며, 검사 대상 회로(101)로부터 출력되는 검사 대상 전류(IDDQ1) 및 외부의 테스트 제어 신호(Test_in)를 입력하고, 테스트 제어 신호(Test_in)에 응답하여 검사 대상 전류(IDDQ2)를 출력한다. 검사 대상 전류(IDDQ1)는 검사 대상 회로(101)의 전원단(Vdd)으로부터 접지단(GND)으로 흐르는 정지상태 전류인 것이 바람직하다. 동작 모드 제어부(111)에 대해서는 도 4를 통하여 상세히 설명하기로 한다.The operation mode control unit 111 is connected to the test target circuit 101, inputs a test target current IDDQ1 and an external test control signal Test_in output from the test target circuit 101, and performs a test control signal Test_in. Outputs the inspection target current (IDDQ2). The inspection target current IDDQ1 is preferably a quiescent state current flowing from the power supply terminal Vdd of the inspection target circuit 101 to the ground terminal GND. The operation mode control unit 111 will be described in detail with reference to FIG. 4.

전류 판단부(121)는 외부의 기준 전류(Iref)와 기준 전압(Vref) 및 동작 모드 제어부(111)로부터 출력되는 검사 대상 전류(IDDQ2)를 입력하고, 검사 대상 전류(IDDQ2)의 크기를 기준 전류(Iref)의 크기와 비교하고, 상기 비교 결과에 따라 검사 대상 전류(IDDQ2)의 양,불량을 판단한다. 전류 판단부(121)에 대해서는 도 4를 통하여 상세히 설명하기로 한다.The current determiner 121 inputs the external reference current Iref, the reference voltage Vref, and the inspection target current IDDQ2 output from the operation mode controller 111, and based on the magnitude of the inspection target current IDDQ2. It compares with the magnitude | size of the current Iref, and determines the quantity and defect of the inspection object current IDDQ2 based on the comparison result. The current determiner 121 will be described in detail with reference to FIG. 4.

기준 전압 발생부(131)는 기준 전압(Vref)을 발생한다. 기준 전압 발생부(131)는 기준 전압(Vref)의 크기를 변경하여 출력할 수 있는 구조를 갖는다. 기준 전압 발생부(131)의 구성 및 동작에 대해서는 도 2를 통하여 상세히 설명하기로 한다. The reference voltage generator 131 generates a reference voltage Vref. The reference voltage generator 131 has a structure in which the size of the reference voltage Vref may be changed and output. The configuration and operation of the reference voltage generator 131 will be described in detail with reference to FIG. 2.

기준 전류 발생부(141)는 기준 전압(Vref)을 입력하고, 기준 전류(Iref)를 발생한다. 기준 전류 발생부(141)의 구성 및 동작에 대해서는 도 3을 통하여 상세히 설명하기로 한다.The reference current generator 141 inputs a reference voltage Vref and generates a reference current Iref. The configuration and operation of the reference current generator 141 will be described in detail with reference to FIG. 3.

버퍼(151)는 전류 판단부(121)로부터 출력되는 전류(Ik)를 버퍼링하여 전압(Vk)을 출력한다. 버퍼(151)는 인버터를 구비하는 것이 바람직하다. The buffer 151 buffers the current Ik output from the current determination unit 121 and outputs a voltage Vk. The buffer 151 preferably includes an inverter.

도 2는 도 1에 도시된 기준 전압 발생부(131)의 회로도이다. 도 2를 참조하면, 기준 전압 발생부(131)는 다수개의 NMOS 트랜지스터들(211∼217), 다수개의 저항들(221∼226) 및 다수개의 퓨즈들(231∼236)을 구비하여 기준 전압(Vref)를 출력한다. FIG. 2 is a circuit diagram of the reference voltage generator 131 shown in FIG. 1. Referring to FIG. 2, the reference voltage generator 131 includes a plurality of NMOS transistors 211 to 217, a plurality of resistors 221 to 226, and a plurality of fuses 231 to 236 to provide a reference voltage. Vref).

전원단(Vdd)에 연결된 NMOS 트랜지스터(211)는 디플리션(depletion) 타입으로 구성되는 것이 바람직하다. 따라서, NMOS 트랜지스터(211)는 게이트에 매우 낮은 전압이 인가되더라도 활성화되어 전원전압(Vdd)을 저항들(221∼226)에 인가한다. The NMOS transistor 211 connected to the power supply terminal Vdd is preferably configured of a depletion type. Accordingly, the NMOS transistor 211 is activated even when a very low voltage is applied to the gate to apply the power supply voltage Vdd to the resistors 221 to 226.

접지단(GND)에 연결된 NMOS 트랜지스터(217)의 게이트에는 바이어스 전압(Vgg)이 인가된다. 따라서, NMOS 트랜지스터(217)는 바이어스 전압(Vgg)이 NMOS 트랜지스터(217)의 문턱전압 이상이 되면 활성화된다. NMOS 트랜지스터(217)가 활성화되면 기준 전압 발생부(131)는 정상 동작을 수행하고, NMOS 트랜지스터(217)가 비활성화되면 기준 전압 발생부(131)는 동작을 중지한다. A bias voltage Vgg is applied to the gate of the NMOS transistor 217 connected to the ground terminal GND. Accordingly, the NMOS transistor 217 is activated when the bias voltage Vgg becomes greater than or equal to the threshold voltage of the NMOS transistor 217. When the NMOS transistor 217 is activated, the reference voltage generator 131 performs a normal operation. When the NMOS transistor 217 is deactivated, the reference voltage generator 131 stops operating.

NMOS 트랜지스터(216)는 과도한 전류가 흐르거나 과전압이 인가되면 활성화되어 기준 전압(Vref)을 일정하게 유지시켜 준다. The NMOS transistor 216 is activated when excessive current flows or an overvoltage is applied to keep the reference voltage Vref constant.

전원 전압(VDD)이 인가됨에 따라 저항들(221∼226)과 NMOS 트랜지스터들(212∼215)의 내부 저항들에 의한 분배 방식으로 기준 전압(Vref)의 크기가 결정된다.As the power supply voltage VDD is applied, the magnitude of the reference voltage Vref is determined in a manner of distribution by the resistors 221 to 226 and the internal resistances of the NMOS transistors 212 to 215.

퓨즈들(231∼233)은 저항들(222∼224)에 병렬로 연결되고, 퓨즈들(234∼236)은 NMOS 트랜지스터들(213∼215)에 병렬로 연결된다. 따라서, 퓨즈들(231∼236)이 연결 상태로 유지되면 저항들(222∼224)과 NMOS 트랜지스터들(213∼215)은 동작을 하지 않으며, 퓨즈들(231∼236)이 절단되면 저항들(222∼224)과 NMOS 트랜지스터들(213∼215)이 동작을 하게 된다. 따라서, 퓨즈들(231∼236)의 절단 여부에 따라 저항들(222∼224)과 NMOS 트랜지스터들(213∼215)의 연결 상태가 결정되며, 그에 따라 기준 전압(Vref)의 크기가 변경된다.Fuses 231-233 are connected in parallel to resistors 222-224, and fuses 234-236 are connected in parallel to NMOS transistors 213-215. Therefore, when the fuses 231 to 236 remain connected, the resistors 222 to 224 and the NMOS transistors 213 to 215 do not operate. When the fuses 231 to 236 are disconnected, the resistors ( 222 to 224 and NMOS transistors 213 to 215 operate. Accordingly, the connection state of the resistors 222 to 224 and the NMOS transistors 213 to 215 is determined according to whether the fuses 231 to 236 are cut, and the size of the reference voltage Vref is changed accordingly.

이와 같이, 기준 전압 발생부(131)는 기준 전압(Vref)을 발생하며, 기준 전압(Vref)은 퓨즈들(231∼236)의 연결 상태에 따라 그 값이 변경된다. 또한, 기준 바이어스 회로로써 기준 전압(Vref)을 외부로부터 입력받지 않고 내부에서 생성시키므로 외부 테스트에 대한 부담이 감소된다. As such, the reference voltage generator 131 generates the reference voltage Vref, and the value of the reference voltage Vref is changed according to the connection state of the fuses 231 to 236. In addition, since the reference voltage Vref is generated internally without being input from the outside as a reference bias circuit, the burden on the external test is reduced.

도 3은 도 1에 도시된 기준 전류 발생부(141)의 회로도이다. 도 3을 참조하면, 기준 전류 발생부(141)는 PMOS 트랜지스터들(321,322)과 NMOS 트랜지스터(311)를 구비한다. PMOS 트랜지스터들(321,322)은 게이트들이 공통으로 NMOS 트랜지스터(311)에 연결되어 전류 미러를 구성하며, NMOS 트랜지스터(311)의 게이트에 기준 전압(Vref)이 인가된다. 3 is a circuit diagram of the reference current generator 141 shown in FIG. 1. Referring to FIG. 3, the reference current generator 141 includes PMOS transistors 321 and 322 and an NMOS transistor 311. In the PMOS transistors 321 and 322, gates are commonly connected to the NMOS transistor 311 to form a current mirror, and a reference voltage Vref is applied to the gate of the NMOS transistor 311.

기준 전압(Vref)이 입력되면 NMOS 트랜지스터(311)가 활성화되며, 그에 따라 PMOS 트랜지스터들(321,322)이 활성화되어 PMOS 트랜지스터(322)의 드레인으로부터 기준 전류(Iref)가 출력된다. When the reference voltage Vref is input, the NMOS transistor 311 is activated. Accordingly, the PMOS transistors 321 and 322 are activated to output the reference current Iref from the drain of the PMOS transistor 322.

이와 같이, 기준 전류 발생부(141)는 3개의 MOS 트랜지스터들(311,321,322)을 사용하여 구성되기 때문에 구조가 간단하여 크기가 작다. As described above, since the reference current generator 141 is configured using three MOS transistors 311, 321, and 322, the structure is simple and small in size.

도 4는 도 1에 도시된 동작 모드 제어부(111)와 전류 판단부(121)의 회로도이다. 4 is a circuit diagram of the operation mode control unit 111 and the current determination unit 121 shown in FIG. 1.

도 4를 참조하면, 동작 모드 제어부(111)는 NMOS 트랜지스터들(411,412)과 인버터(417)를 구비한다. NMOS 트랜지스터(411)의 게이트로 테스트 제어 신호(Test_in)가 입력되고, NMOS 트랜지스터(411)의 소오스로부터 동작 모드 제어부(111)의 출력 신호(IDDQ2)가 출력된다. Referring to FIG. 4, the operation mode controller 111 includes NMOS transistors 411 and 412 and an inverter 417. The test control signal Test_in is input to the gate of the NMOS transistor 411, and the output signal IDDQ2 of the operation mode control unit 111 is output from the source of the NMOS transistor 411.

만일, 테스트 제어 신호(Test_in)가 논리 로우(logic low)이면 NMOS 트랜지스터(411)는 비활성화되고, NMOS 트랜지스터(412)가 활성화되어 검사 대상 회로(101)로부터 출력되는 전류(IDDQ1)는 동작 모드 제어부(111)로부터 출력되지 않으며, 테스트 제어 신호(Test_in)가 논리 하이(logic high)이면 NMOS 트랜지스터(411)는 활성화되고, NMOS 트랜지스터(412)는 비활성화되어 검사 대상 회로(101)의 출력 신호(IDDQ1)는 NMOS 트랜지스터(411)의 소오스로부터 출력되어 전류 판단부(121)로 전달된다.If the test control signal Test_in is logic low, the NMOS transistor 411 is inactivated, and the current IDDQ1 output from the test target circuit 101 is activated by the NMOS transistor 412. When the test control signal Test_in is logic high, the NMOS transistor 411 is activated and the NMOS transistor 412 is inactivated to output the signal IDDQ1 of the test target circuit 101. ) Is output from the source of the NMOS transistor 411 and transferred to the current determiner 121.

도 4를 참조하면, 전류 판단부(121)는 검사 대상 전류(IDDQ2)와 기준 전압(Vref)를 입력하는 제1 전류 미러(401), 및 제1 전류 미러(401)의 출력단에 연결되며 기준 전류(Iref)와 기준 전압(Vref)을 입력하고 기준 전류(Iref)와 검사 대상 전류(IDDQ2)의 차를 출력하는 제2 전류 미러(402)를 구비한다. 전류 판단부(121) 는 전류형 차동 증폭기를 이용한 전류 비교기의 구성을 갖는다. Referring to FIG. 4, the current determiner 121 is connected to an output terminal of the first current mirror 401 and the first current mirror 401 that inputs the inspection target current IDDQ2 and the reference voltage Vref, and is referred to. The second current mirror 402 is configured to input a current Iref and a reference voltage Vref and output a difference between the reference current Iref and the inspection target current IDDQ2. The current determining unit 121 has a configuration of a current comparator using a current differential amplifier.

제1 전류 미러(401)는 PMOS 트랜지스터들(431,432)과 NMOS 트랜지스터들(421,422)을 구비하고, 노드(N1)를 통해서 동작 모드 제어부(111)로부터 출력되는 검사 대상 전류(IDDQ2)를 입력하고, 노드(N2)를 통해서 기준 전류(Iref)를 입력한다. 즉, NMOS 트랜지스터들(421,422)의 게이트들이 PMOS 트랜지스터(431)의 드레인에 연결되어 전류 미러 형태를 이루고 있다. NMOS 트랜지스터들(421,422)은 동일한 크기로 설계되어 동일한 전류가 흐른다. The first current mirror 401 includes the PMOS transistors 431 and 432 and the NMOS transistors 421 and 422, and inputs the inspection target current IDDQ2 output from the operation mode control unit 111 through the node N1. The reference current Iref is input through the node N2. That is, the gates of the NMOS transistors 421 and 422 are connected to the drain of the PMOS transistor 431 to form a current mirror. The NMOS transistors 421 and 422 are designed to be the same size so that the same current flows.

제2 전류 미러(402)는 PMOS 트랜지스터들(451,452)과 NMOS 트랜지스터들(441,442)을 구비하고, 노드(N2)를 통해서 기준 전류(Iref)를 입력하고, 노드(N3)를 통해서 출력 전류(Ik)를 출력한다. 즉, NMOS 트랜지스터들(441,442)의 게이트들이 PMOS 트랜지스터(451)의 드레인에 연결되어 전류 미러 형태를 이루고 있다. NMOS 트랜지스터들(441,442)은 PMOS 트랜지스터(452)의 전류에 맞춰서 그 크기들이 조절된다. The second current mirror 402 includes PMOS transistors 451 and 452 and NMOS transistors 441 and 442, inputs a reference current Iref through the node N2, and outputs an output current Ik through the node N3. ) That is, the gates of the NMOS transistors 441 and 442 are connected to the drain of the PMOS transistor 451 to form a current mirror. NMOS transistors 441 and 442 are sized to match the current of PMOS transistor 452.

PMOS 트랜지스터들(431,432,451,452)은 기준 전압(Vref)이 논리 로우일 때 활성화되어 동작한다. The PMOS transistors 431, 432, 451, and 452 are activated and operate when the reference voltage Vref is logic low.

전류 판단부(121)의 동작을 설명하기로 한다. The operation of the current determination unit 121 will be described.

정상 모드일 때는 테스트 제어 신호(Test_in)가 논리 로우로 된다. 테스트 제어 신호(Test_in)가 논리 논리 로우이면 NMOS 트랜지스터(411)가 비활성되고, NMOS 트랜지스터(412)가 활성화된다. 그러면, 검사 대상 회로(101)는 접지단(GND)으로 연결되어 검사 대상 회로(101)로부터 출력되는 검사 대상 전류(IDDQ1)는 동작 모두 제어부(111)로부터 출력되지 않는다. 따라서, 검사 대상 전류(IDDQ1)에 대한 검사가 이루어지지 않는다.In normal mode, the test control signal Test_in goes to logic low. When the test control signal Test_in is logic logic low, the NMOS transistor 411 is inactivated and the NMOS transistor 412 is activated. Then, the test target circuit 101 is connected to the ground terminal GND so that the test target current IDDQ1 output from the test target circuit 101 is not output from the control unit 111. Therefore, the inspection for the inspection target current IDDQ1 is not performed.

그러다가, 테스트 모드가 되면, 테스트 제어 신호(Test_in)가 논리 하이로 된다. 테스트 제어 신호(Test_in)가 논리 하이이면, NMOS 트랜지스터(411)가 활성화되고, NMOS 트랜지스터(412)가 비활성화된다. 그러면, 검사 대상 회로(101)로부터 출력되는 검사 대상 전류(IDDQ1)는 동작 모드 제어부(111)를 통해서 전류 판단부(121)로 전달된다. 검사 대상 전류(IDDQ2)는 PMOS 트랜지스터(431)로부터 출력되는 전류(Ia)와 합해져서 NMOS 트랜지스터(421)로 흐르게 된다. 즉, 노드(N1)에는 전류(IDDQ+Ia)가 흐른다. 그에 따라, NMOS 트랜지스터(422)에는 전류(IDDQ+Ia)가 복제되어 흐른다. Then, when the test mode is entered, the test control signal Test_in becomes logic high. When the test control signal Test_in is logic high, the NMOS transistor 411 is activated and the NMOS transistor 412 is deactivated. Then, the inspection target current IDDQ1 output from the inspection target circuit 101 is transmitted to the current determination unit 121 through the operation mode control unit 111. The inspection target current IDDQ2 is combined with the current Ia output from the PMOS transistor 431 to flow to the NMOS transistor 421. That is, current IDDQ + Ia flows through node N1. As a result, the current IDDQ + Ia is duplicated and flows in the NMOS transistor 422.

NMOS 트랜지스터(422)와 NMOS 트랜지스터(441)의 드레인 전류 즉, 노드(N2)에 흐르는 전류는 PMOS 트랜지스터들(432,451)로부터 흐르는 전류(2Ia)와 기준전류(Iref)의 합이 된다. 그 결과 NMOS 트랜지스터(441)에는 전류{2Ia-(I+IDDQ2)+Iref}류가 흐르게 된다. 이에 따라, NMOS 트랜지스터(442)에도 전류{Ia+(Iref-IDDQ2)}가 복제되어 흐른다. 이 전류(Ia+(Iref-IDDQ2)}는 PMOS 트랜지스터(452)에 흐르는 전류(Ia)와 비교된다. 그 결과 노드(N3)에는 전류차(Iref-IDDQ2)가 발생하고, 상기 전류차가 전류 판단부(121)의 출력 신호(Ik)로써 출력된다. 즉, 출력 신호(Ik)의 값이 양이면 검사 대상 전류(IDDQ1)의 값은 양호(pass)한 것이고, 출력 신호(Ik)의 값이 음이면 검사 대상 전류(IDDQ1)의 값은 불량(fail)이다. The drain current of the NMOS transistor 422 and the NMOS transistor 441, that is, the current flowing through the node N2, is the sum of the current 2Ia and the reference current Iref flowing from the PMOS transistors 432 and 451. As a result, a current {2Ia- (I + IDDQ2) + Iref} flows through the NMOS transistor 441. Accordingly, the current {Ia + (Iref-IDDQ2)} is also duplicated and flows in the NMOS transistor 442. This current Ia + (Iref-IDDQ2) is compared with the current Ia flowing in the PMOS transistor 452. As a result, a current difference Iref-IDDQ2 is generated at the node N3, and the current difference is a current determination unit. It is output as the output signal Ik of 121. That is, if the value of the output signal Ik is positive, the value of the inspection target current IDDQ1 is pass, and the value of the output signal Ik is negative. The value of the inspection target current IDDQ1 is failed.

이와 같이, 전류 판단부(121)는 2개의 전류 미러들(401,402)을 구비하여 검사 대상 전류(IDDQ)의 양,불량을 판단한다. As described above, the current determiner 121 includes two current mirrors 401 and 402 to determine the quantity and defect of the inspection target current IDDQ.

도 5는 도 1에 도시된 신호들의 타이밍도이다. 도 5를 참조하면, 검사 대상 회로(도 1의 101)에 입력되는 클럭 신호(CLK)가 상승(rising)하거나 하강(falling)할 때마다, 검사 대상 회로(도 1의 101)에는 과도 전류(It)가 발생하게 된다. 이러한 과도 전류(It)는 검사 대상이 아니므로, 전류 검사 회로(도 1의 105)에 입력되어서는 안 된다. 따라서, 과도 전류(It)가 발생하는 동안에는 테스트 제어 신호(Test_in)가 논리 로우로 되어 동작 모드 제어부(도 1의 111)가 비활성되어 과도 전류(It)가 동작 모드 제어부(도 1의 111)로 입력되는 것이 차단된다. 5 is a timing diagram of signals shown in FIG. 1. Referring to FIG. 5, whenever the clock signal CLK input to the inspection target circuit 101 (FIG. 1) rises or falls, the inspection target circuit 101 101 of FIG. It occurs. Since such a transient current It is not a test object, it should not be input into the current test circuit 105 (FIG. 1). Therefore, while the transient current It is generated, the test control signal Test_in becomes a logic low so that the operation mode control unit 111 in FIG. 1 is inactivated and the transient current It is transferred to the operation mode control unit 111 in FIG. Input is blocked.

도면과 명세서에서 최적 실시예가 개시되었으며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 기재된 기술적 사상에 의해 정해져야 할 것이다.Optimum embodiments have been disclosed in the drawings and specification, and those skilled in the art will appreciate that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit described in the appended claims.

상술한 바와 같이 본 발명에 따르면, 정상 동작 시에는 전류 검사 회로(105)가 차단되어 검사 대상 회로(101)의 성능 저하가 최소화되며, 테스트 모드 시에도 검사 대상 회로(101)의 성능 저하가 발생하지 않는다. 또한, 전류 검사 회로(105)를 집적회로 장치에 내장함으로써, 검사 대상 회로(101)로부터 출력되는 검사 대상 전류(IDDQ1)의 양/불량에 대한 전압 값을 출력할 수가 있기 때문에 외부에서 검사 대상 전류(IDDQ1)를 측정하는 외장형 전류 테스트에 비해 검사 시간이 빠를 뿐만 아니라 작은 전류의 검사도 가능하다. 또한, 기준 전압 발생부(131)의 내부 회로 구성을 변경하여 기준 전류(Iref)의 크기를 조절할 수가 있기 때문에 검사 대상 전류(IDDQ)의 크기를 가변할 수도 있다.As described above, according to the present invention, in the normal operation, the current inspection circuit 105 is cut off, thereby minimizing the performance degradation of the inspection target circuit 101, and the degradation of the inspection target circuit 101 occurs even in the test mode. I never do that. In addition, by incorporating the current inspection circuit 105 into the integrated circuit device, it is possible to output a voltage value for the quantity / failure of the inspection target current IDDQ1 output from the inspection target circuit 101. Not only is the test time quicker than the external current test measuring (IDDQ1), but it is also possible to test small currents. In addition, since the size of the reference current Iref may be adjusted by changing the internal circuit configuration of the reference voltage generator 131, the size of the test target current IDDQ may be varied.

Claims

An operation mode controller configured to input an inspection target current and an external test control signal output from an inspection target circuit and output the inspection target current in response to the test control signal;

A current inputting a reference current and an inspection target current output from the operation mode controller, comparing the magnitude of the inspection target current with the magnitude of the reference current, and determining the quantity or defect of the inspection target current according to the comparison result Determination unit;

A reference voltage generator for generating a reference voltage, including a plurality of fuses, and outputting the reference voltage by changing a magnitude of the reference voltage according to a connection state of the fuses; And

And a reference current generator configured to receive the reference voltage and generate the reference current.

delete

The built-in current inspection circuit of claim 1, further comprising a buffer configured to buffer a current output from the current determination unit.

The method of claim 1, wherein the operation mode control unit

And when the transient current is output from the test target circuit, it is deactivated and does not output the test target current.

The method of claim 1, wherein the current determination unit

A first current mirror which inputs the inspection target current; And

And a second current mirror connected to an output terminal of the first current mirror and configured to input the reference current and output a difference between the reference current and the test target current.