KR100789987B1 - Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure - Google Patents

Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure Download PDF

Info

Publication number
KR100789987B1
KR100789987B1 KR1020050043406A KR20050043406A KR100789987B1 KR 100789987 B1 KR100789987 B1 KR 100789987B1 KR 1020050043406 A KR1020050043406 A KR 1020050043406A KR 20050043406 A KR20050043406 A KR 20050043406A KR 100789987 B1 KR100789987 B1 KR 100789987B1
Authority
KR
South Korea
Prior art keywords
reaction tube
plasma
gas
nano
silicon wafer
Prior art date
Application number
KR1020050043406A
Other languages
Korean (ko)
Other versions
KR20060121324A (en
Inventor
준 신 이
김경해
정성욱
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 성균관대학교산학협력단 filed Critical 성균관대학교산학협력단
Priority to KR1020050043406A priority Critical patent/KR100789987B1/en
Publication of KR20060121324A publication Critical patent/KR20060121324A/en
Application granted granted Critical
Publication of KR100789987B1 publication Critical patent/KR100789987B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Abstract

RF 플라즈마 반응관 내에서 반응가스를 혼합하고 RF 입력파워의 조절을 통하여 플라즈마를 발생시켜 반응성 이온 에칭 방법으로 실리콘 웨이퍼를 건식 식각하여 실리콘 웨이퍼 표면에 나노 피라미드 형태의 구조를 형성하고, 형성된 나노 피라미드 형태의 구조를 통하여 플로팅 게이트 메모리의 양자점과의 접촉면을 증가시켜 플래시 메모리의 데이터 저장 용량을 증대시키기 위한 실리콘 건식식각을 이용한 웨이퍼 표면의 나노 피라미드 구조 형성방법이 개시된다. 본 발명은, 진공 상태의 RF 플라즈마 반응관내부의 전극에 실리콘 웨이퍼를 투입하는 웨이퍼 투입 단계; RF 플라즈마 반응관 내부에 불화유황(SF6)과 산소(O2)가스를 주입하는 가스 주입 단계; 가스가 주입된 RF 플라즈마 반응관 내부에 RF 전력을 인가하여 플라즈마를 발생시키는 플라즈마 발생 단계; 투입되는 불화유황(SF6)과 산소(O2)가스의 유량이 상기 불화유황(SF6) : 산소(O2)가 20~25sccm : 10~15sccm의 가스 분압을 가지도록 조정하고, RF 플라즈마 반응관 내부에 인가되는 RF 전력을 90~110W로 조정함으로서 조정된 플라즈마를 통하여 상기 실리콘 웨이퍼를 나노 피라미드 형태로 건식 식각하는 실리콘 웨이퍼 표면 식각 단계를 포함하는 것이다. The reaction gas is mixed in the RF plasma reaction tube and the plasma is generated through the control of the RF input power to dry etch the silicon wafer by a reactive ion etching method to form a nano-pyramidal structure on the surface of the silicon wafer. Disclosed is a method of forming a nano-pyramid structure on a wafer surface using silicon dry etching to increase the data storage capacity of a flash memory by increasing the contact surface of the floating gate memory with the quantum dots. The present invention includes a wafer input step of injecting a silicon wafer to the electrode in the vacuum RF plasma reaction tube; A gas injection step of injecting sulfur fluoride (SF6) and oxygen (O2) gas into the RF plasma reaction tube; A plasma generation step of generating plasma by applying RF power to the RF plasma reaction tube into which the gas is injected; The flow rate of the injected sulfur fluoride (SF6) and oxygen (O2) gas is adjusted so that the sulfur fluoride (SF6): oxygen (O2) has a gas partial pressure of 20 to 25 sccm: 10 to 15 sccm, and the inside of the RF plasma reaction tube Silicon wafer surface etching step of dry etching the silicon wafer in the form of nano pyramid through the adjusted plasma by adjusting the applied RF power to 90 ~ 110W.

Description

실리콘 건식식각을 이용한 웨이퍼 표면의 나노 피라미드 구조 형성방법 및 이 구조를 이용한 게이트 메모리{Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure}Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure}

도 1은 종래의 부유 게이트 메모리 구조를 도시한 단면도이다.1 is a cross-sectional view showing a conventional floating gate memory structure.

도 2는 종래의 부유 게이트 메모리 구조의 저장용량을 증가시키기 위해 고안된 구조를 도시한 단면도이다.2 is a cross-sectional view illustrating a structure designed to increase a storage capacity of a conventional floating gate memory structure.

도 3은 본 발명에 따른 나노 피라미드 구조의 표면을 가진 실리콘 기판을 이용하여 구성된 부유 게이트 메모리를 도시한 단면도이다.3 is a cross-sectional view illustrating a floating gate memory constructed using a silicon substrate having a surface of a nano pyramid structure according to the present invention.

도 4는 본 발명에 따른 RF 플라즈마 발생과 반응성 이온 에칭을 위한 장치의 구성도이다.4 is a schematic diagram of an apparatus for RF plasma generation and reactive ion etching in accordance with the present invention.

도 5는 본 발명에 따른 나노 피라미드 표면을 가진 실리콘 웨이퍼와 기존 평면 구조의 실리콘 웨이퍼의 표면적을 비교하기 위한 도면이다. 5 is a view for comparing the surface area of a silicon wafer having a nano-pyramid surface according to the present invention and a silicon wafer of a conventional planar structure.

도 6은 본 발명에 따른 방법으로 건식식각한 실리콘 웨이퍼의 표면구조를 보여주기 위한 사진이다.6 is a photograph showing the surface structure of a silicon wafer dry-etched by the method according to the present invention.

도 7은 구성된 본 발명에 따른 나노 피라미드 표면을 가지는 실리콘 웨이퍼의 PL(Photoluminescence)을 도시한 그래프이다.FIG. 7 is a graph illustrating PL (photoluminescence) of a silicon wafer having a nano-pyramid surface according to the present invention.

<도면 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11 : 반도체 기판 12 : 터널 산화막11 semiconductor substrate 12 tunnel oxide film

13 : 양자점 14 : 컨트롤 절연막13: quantum dot 14: control insulating film

15 : 게이트 16 : 게이트 스페이서15 gate 16 gate spacer

17 : 소오스 18 : 드레인17: source 18: drain

19 : 금속 전극 20 : 나노 피라미드19: metal electrode 20: nano pyramid

30 : 질량유량계 40 : RF 플라즈마 반응관30: mass flow meter 40: RF plasma reaction tube

42 : 밸브 42: valve

본 발명은 실리콘 건식식각을 이용한 웨이퍼 표면의 나노 피라미드 구조 형성방법에 관한 것으로, 특히 RF 플라즈마 반응관 내에서 반응가스를 혼합하고 RF 입력파워의 조절을 통하여 플라즈마를 발생시켜 반응성 이온 에칭 방법으로 실리콘 웨이퍼를 건식 식각하여 실리콘 웨이퍼 표면에 나노 피라미드 형태의 구조를 형성하고, 형성된 나노 피라미드 형태의 구조를 통하여 플로팅 게이트 메모리의 양자점과의 접촉면을 증가시켜 플래시 메모리의 데이터 저장 용량을 증대시키기 위한 실리콘 건식식각을 이용한 웨이퍼 표면의 나노 피라미드 구조 형성방법 및 이 구조를 이용한 게이트 메모리에 관한 것이다.The present invention relates to a method for forming a nano-pyramid structure on the surface of a wafer using silicon dry etching. In particular, a silicon wafer is produced by reactive ion etching by mixing a reaction gas in an RF plasma reaction tube and generating a plasma by controlling RF input power. Dry etching to form a nano-pyramidal structure on the surface of the silicon wafer, and through the formed nano-pyramidal structure to increase the contact surface with the quantum dot of the floating gate memory to increase the silicon storage etching to increase the data storage capacity of the flash memory The present invention relates to a method of forming a nano-pyramid structure on a wafer surface, and a gate memory using the structure.

일반적인 부유 게이트 메모리의 제조방법은 실리콘 기판(1)의 상부에 터널 산화막(2)을 증착하고, 증착된 터널 산화막(2)상에 실리콘 양자점(3)을 형성한다. 이후에 실리콘 양자점(3)상에 컨트롤 절연막(4)을 형성하고, 컨트롤 절연막(4)상에 컨트롤 게이트(5)전극을 형성하는 단계로 구성된다. In a general method of manufacturing a floating gate memory, a tunnel oxide film 2 is deposited on a silicon substrate 1, and a silicon quantum dot 3 is formed on the deposited tunnel oxide film 2. Thereafter, the control insulating film 4 is formed on the silicon quantum dots 3, and the control gate 5 electrode is formed on the control insulating film 4.

이와 같이 형성된 부유 게이트 메모리 구조를 살펴보면, 도 1에서 보는 바와 같이, 실리콘 기판(1)의 표면은 평면 구조를 가지고 있으며, 컨트롤 게이트(5)에 인가된 전압에 의해 소오스(7)와 드레인(8)사이에 형성된 채널을 통해 이동하는 전자를 양자점(3)에 가둠으로써 데이터를 저장하게 된다. 그러므로 양자점(3)은 평면상에 배치된 평면적인 구조를 가지게 된다.Referring to the floating gate memory structure formed as described above, as shown in FIG. 1, the surface of the silicon substrate 1 has a planar structure, and the source 7 and the drain 8 are formed by a voltage applied to the control gate 5. Data is stored by trapping electrons moving through the channel formed between the quantum dots (3). Therefore, the quantum dot 3 has a planar structure arranged on a plane.

이러한 평면형 부유 게이트 메모리 소자의 양자점(3)의 갯수를 증가시켜 데이터의 저장 공간을 증가시키기 위하여 제안된 구조는 도 2에서 보는 바와 같이, 실리콘 기판(1)의 상부에 핀(Fin)(10)을 형성하고, 형성된 핀(10)의 주위에 양자점(3)을 배치함으로써, 도 1에서 보는 바와 같이 평명상에 배치된 양자점(3)보다 양자점(3)의 접촉 개수를 증가시켜 데이터 저장 용량을 확대시키는 방법으로, 현재 많은 연구자들이 이에 대한 연구를 진행하고 있다.The proposed structure to increase the number of quantum dots (3) of the planar floating gate memory device to increase the storage space of the data, as shown in Figure 2, the fin (10) on top of the silicon substrate (1) And the quantum dots 3 around the formed fins 10, the number of contacts of the quantum dots 3 is increased by increasing the number of contacts of the quantum dots 3 rather than the flat quantum dots 3 as shown in FIG. 1. As a way of expanding, many researchers are currently working on this.

그러나, 상기와 같은 이와 같은 방법에 의하여 양자점과의 접촉 개수를 증가시켜 데이터의 저장 공간을 확대하는 부유 게이트 메모리는 향후 초미세/고집적 메모리 소자로서 작동하기 위하여 데이터 저장 공간의 증가를 위한 양자점의 개수를 추가하기 위해서는 제한이 따른다. 즉, 초미세/고집적 메모리 소자에서는 핀을 이용한 양자점의 개수를 증가시키는 종래의 방법으로는 공간상의 제약으로 인하여 일정 한계가 존재할 수 밖에 없으며, 초미세의 공간에 다량의 정보를 읽고, 쓰기 위해서는 좀 더 효율적인 구조가 요구된다.However, the floating gate memory which expands the storage space of data by increasing the number of contacts with the quantum dots by the above method is the number of quantum dots for increasing the data storage space in order to operate as an ultrafine / high density memory device in the future. There is a limit to adding a. That is, in the ultrafine / highly integrated memory device, a conventional method of increasing the number of quantum dots using pins has a certain limit due to space constraints, and there is a need to read and write a large amount of information in the ultrafine space. More efficient structures are required.

본 발명은 상기와 같은 필요성에 부응하기 위하여 발명된 것으로, 본 발명은 RF 플라즈마 반응관 내에서 플라즈마를 이용한 반응성 이온 에칭 방법을 이용하여 실리콘 웨이퍼를 건식 식각하여 실리콘 웨이퍼 표면을 나노 피라미드 구조로 형성한다. 형성된 나노 피라미드 구조를 이용하여 플로팅 게이트 메모리의 양자점과의 접촉면을 증가시켜 플래시 메모리의 데이터 저장 용량을 증대시키기 위한 실리콘 웨이퍼 표면에 나노 피라미드 구조 형성하는 방법을 제공하는 데 제 1 목적이 있다. The present invention has been invented to meet the above needs, and the present invention dry-etches a silicon wafer using a reactive ion etching method using plasma in an RF plasma reaction tube to form the surface of the silicon wafer into a nano pyramid structure. . It is a first object of the present invention to provide a method of forming a nanopyramid structure on a silicon wafer surface for increasing data storage capacity of a flash memory by increasing a contact surface with a quantum dot of a floating gate memory using the formed nanopyramid structure.

본 발명의 제 2 목적은 상기한 방법을 이용하여 저장된 정보량을 증가시키기 위한 게이트 메모리를 제공하는 것이다. It is a second object of the present invention to provide a gate memory for increasing the amount of information stored using the above method.

상기 목적을 달성하기 위한 본 발명은, 진공 상태의 RF 플라즈마 반응관내부의 전극에 실리콘 웨이퍼를 투입하는 웨이퍼 투입 단계; RF 플라즈마 반응관 내부에 불화유황(SF6)과 산소(O2)가스를 주입하는 가스 주입 단계; 가스가 주입된 RF 플라즈마 반응관 내부에 RF 전력을 인가하여 플라즈마를 발생시키는 플라즈마 발생 단계; 투입되는 불화유황(SF6)과 산소(O2)가스의 유량이 상기 불화유황(SF6) : 산소(O2)가 20~25sccm : 10~15sccm의 가스 분압을 가지도록 조정하고, RF 플라즈마 반응관 내부에 인가되는 RF 전력을 90~110W로 조정함으로서 조정된 플라즈마를 통하여 상기 실리콘 웨이퍼를 나노 피라미드 형태로 건식 식각하는 실리콘 웨이퍼 표면 식각 단계를 포함하는 것이다.The present invention for achieving the above object, a wafer input step of injecting a silicon wafer to the electrode in the vacuum RF plasma reaction tube; A gas injection step of injecting sulfur fluoride (SF6) and oxygen (O2) gas into the RF plasma reaction tube; A plasma generation step of generating plasma by applying RF power to the RF plasma reaction tube into which the gas is injected; The flow rate of the injected sulfur fluoride (SF6) and oxygen (O2) gas is adjusted so that the sulfur fluoride (SF6): oxygen (O2) has a gas partial pressure of 20 to 25 sccm: 10 to 15 sccm, and the inside of the RF plasma reaction tube Silicon wafer surface etching step of dry etching the silicon wafer in the form of nano pyramid through the adjusted plasma by adjusting the applied RF power to 90 ~ 110W.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 나노 피라미드 구조의 표면을 가진 실리콘 기판을 이용하여 구성된 부유 게이트 메모리를 도시한 단면도이고 도 4는 본 발명에 따른 RF 플라즈마 발생과 반응성 이온 에칭을 위한 장치의 구성도이며, 도 6은 본 발명에 따른 나노 피라미드 표면을 가진 실리콘 웨이퍼와 기존 평면 구조의 실리콘 웨이퍼의 표면적을 비교하기 위한 도면이다. 또한, 도 7은 본 발명에 따른 방법으로 건식식각한 실리콘 웨이퍼의 표면구조를 보여주기 위한 사진이며, 도 8은 구성된 본 발명에 따른 나노 피라미드 표면을 가지는 실리콘 웨이퍼의 PL(Photoluminescence)을 도시한 그래프이다.3 is a cross-sectional view showing a floating gate memory constructed using a silicon substrate having a surface of a nano pyramid structure according to the present invention, and FIG. 4 is a block diagram of an apparatus for generating RF plasma and reactive ion etching according to the present invention. 6 is a view for comparing the surface area of a silicon wafer having a nano-pyramid surface according to the present invention and a silicon wafer of a conventional planar structure. In addition, Figure 7 is a photograph showing the surface structure of the silicon wafer dry-etched by the method according to the invention, Figure 8 is a graph showing the photoluminescence (PL) of the silicon wafer having a nano-pyramid surface according to the present invention configured to be.

본 발명에 따른 실리콘 웨이퍼의 표면에 나노 피라미드 구조를 형성하기 위한 시스템은 도 4에서 보는 바와 같이, 밸브(42)의 조작에 의하여 진공 상태를 이룰 수 있는 RF 플라즈마 반응관(40)이 형성되며, 이 RF 플라즈마 반응관(40)내부의 상단에는 불화유황(SF6)가스를 저장하는 탱크(44) 및 산소(O2)가스를 저장하는 탱크(45)로부터 질량유량계(30)를 통과하여 배관(22)을 통하여 공급된 가스를 분사하기 위한 분사노즐(43)이 형성된다. 또한, RF 플라즈마 반응관(40)내부의 하단에는 실리콘웨이퍼(도시되지 않음)가 인입되며, RF전력발생장치(24)로부터 발생된 RF전력을 임피던스 정합장치(26)를 사용하여 케이블(23)을 통하여 인가받아 RF 플라즈마 반응관(40)내부로 전달하기 위한 전극(21)이 형성된다. RF 플라즈마 반응관(40)에는 반응관의 압력을 측정하는 게이지(27)가 형성되고, RF 플라즈마 반응관(40)내 부에서 플라즈마 생성으로 인해 발생되는 반응성 라디칼과 실리콘 웨이퍼 표면의 반응으로 생성되는 기체를 외부로 배출시키기 위한 펌프(28)가 형성되며, 펌프(28)의 일측에는 불소가 포함한 유해한 기체를 제거하기 위하여 가스세정기(29)가 형성된다. In the system for forming a nano-pyramid structure on the surface of the silicon wafer according to the present invention, as shown in Figure 4, the RF plasma reaction tube 40 which can achieve a vacuum state by the operation of the valve 42 is formed, The upper end inside the RF plasma reaction tube 40 passes through the mass flow meter 30 from the tank 44 storing sulfur fluoride (SF6) gas and the tank 45 storing oxygen (O 2) gas. Injection nozzle 43 for injecting the gas supplied through the () is formed. In addition, a silicon wafer (not shown) is introduced into the lower end of the RF plasma reaction tube 40, and the RF power generated from the RF power generator 24 is transferred to the cable 23 using the impedance matching device 26. Received through the electrode 21 for the delivery to the RF plasma reaction tube 40 is formed. The RF plasma reaction tube 40 is formed with a gauge 27 for measuring the pressure of the reaction tube, and is generated by the reaction of the surface of the silicon wafer with the reactive radicals generated by plasma generation in the RF plasma reaction tube 40. A pump 28 is formed to discharge gas to the outside, and a gas cleaner 29 is formed at one side of the pump 28 to remove harmful gas containing fluorine.

이와 같이 구성된 본 발명에 따른 시스템에서는, 실리콘 웨이퍼를 RF 플라즈마 반응관(40)내부의 전극(21)에 삽입한 후, RF 플라즈마 반응관(40)내부를 진공인 상태로 형성하고, 질량유량계(30)를 사용하여 배관(22)을 통하여 RF 플라즈마 반응관(40)내부로 불화유황(SF6) 및 산소(O2) 가스를 주입한다. 가스를 주입하고 나서 케이블(23)을 통해 RF전력발생장치(24)에서 발생된 RF전력을 인가하면 RF 플라즈마 반응관(40)내부에서는 고밀도 플라즈마(25)가 발생된다. In the system according to the present invention configured as described above, after inserting the silicon wafer into the electrode 21 in the RF plasma reaction tube 40, the inside of the RF plasma reaction tube 40 is formed in a vacuum state, and the mass flow meter ( 30, sulfur fluoride (SF6) and oxygen (O2) gases are injected into the RF plasma reaction tube 40 through the pipe 22. When the gas is injected and then RF power generated by the RF power generator 24 is applied through the cable 23, the high density plasma 25 is generated inside the RF plasma reaction tube 40.

이후 RF 플라즈마 반응관(40)내부의 발생된 고밀도 플라즈마(25)를 최적의 조건으로 조정하여 RF 플라즈마 반응관(40)내부로 인입된 실리콘 웨이퍼의 표면을 나노 피라미드 형태로 건식 식각하게 된다. 이때 최적의 조건은 RF 플라즈마 반응관(40)내부로 투입되는 불화유황(SF6)과 산소(O2)가스의 유량이 상기 불화유황(SF6) : 산소(O2)가 22sccm : 12sccm의 가스 분압을 가지도록 조정하고, RF 플라즈마 반응관(40)내부에 인가되는 RF 전력을 100W로 조정하는 것이다. Afterwards, the high density plasma 25 generated inside the RF plasma reaction tube 40 is adjusted to an optimal condition to dry-etch the surface of the silicon wafer introduced into the RF plasma reaction tube 40 in the form of a nano pyramid. At this time, the optimum condition is that the flow rate of sulfur fluoride (SF6) and oxygen (O2) gas introduced into the RF plasma reaction tube 40 is the sulfur fluoride (SF6): oxygen (O2) has a gas partial pressure of 22sccm: 12sccm. The RF power applied to the inside of the RF plasma reaction tube 40 is adjusted to 100W.

RF 플라즈마 반응관(40)내에서 불화유황(SF6)과 산소(O2)가스를 사용하여 생성된 플라즈마 활성종은 SFx*, F*, O* 등이며, 이때 불화유황(SF6) 가스로부터 생성된 활성종들은 RF 플라즈마 반응관(40)의 전극(21)에 인입된 실리콘 웨이퍼 표면과 반응하여 사불화규소(SiF4) 기체를 발생시키는 등방성 식각을 유도하여 실리콘 웨이퍼 표면을 식각하게 되고, 식각된 표면의 측면은 활성종과 실리콘층의 반응으로 인해 생성된 SiOxFy에 의해 보호됨으로써, 나노 피라미드 형태를 가진 표면구조가 형성된다.Plasma active species generated using sulfur fluoride (SF6) and oxygen (O2) gas in the RF plasma reaction tube 40 are SFx *, F *, O *, and the like, wherein the plasma active species is generated from sulfur fluoride (SF6) gas. The active species react with the surface of the silicon wafer introduced into the electrode 21 of the RF plasma reaction tube 40 to induce an isotropic etching to generate silicon tetrafluoride (SiF4) gas, thereby etching the surface of the silicon wafer. The side of is protected by SiO x F y generated by the reaction of the active species with the silicon layer, thereby forming a surface structure having a nano pyramid shape.

이와 같은 방법에 의하여 형성된 나노 피라미드 구조의 표면을 가진 실리콘 웨이퍼로 구성된 부유 게이트 메모리의 특징은 도 3을 참조하여 설명하면, 소오스(17)와 드레인(18)을 구성하고 게이트(15)에 전압을 인가하여 채널이 형성되도록 하여, 실리콘 기판(11) 표면의 나노 피라미드(20) 형태로 인하여 넓어진 접촉면을 따라 형성된 증가된 양자점(13)에 채널을 통하여 이동하는 전자를 터널 산화막(12)를 관통하여 가둠으로써 더 많은 정보의 저장을 가능하게 한다. A characteristic of the floating gate memory composed of a silicon wafer having a surface of a nano-pyramid structure formed by the method described above will be described with reference to FIG. 3. The source 17 and the drain 18 may be formed and a voltage may be applied to the gate 15. Electrons moving through the channel to the increased quantum dots 13 formed along the contact surface widened due to the shape of the nano-pyramid 20 on the surface of the silicon substrate 11 to penetrate the tunnel oxide film 12. Confinement allows for the storage of more information.

상기 나노 피라미드 구조(20)의 표면을 가진 실리콘 기판(11)를 가지고 구성된 부유 게이트 메모리는, 반응성 이온 에칭을 이용하여 실리콘 기판(11)을 건식 식각 시켜 나노 피라미드 구조(20)를 형성하고, 나노 피라미드 구조(20)가 형성된 실리콘 기판(11)위에 터널 산화막(12)을 형성하고 상기 터널 산화막(12) 상에 양자점(13)을 형성한 후에, 상기 양자점(13) 상에 컨트롤 절연막(14)을 형성하고 상기 컨트롤 절연막(14) 상에 게이트 전극(15)을 형성한다. The floating gate memory having the silicon substrate 11 having the surface of the nano pyramid structure 20 dry-etchs the silicon substrate 11 using reactive ion etching to form the nano pyramid structure 20, and the nano After the tunnel oxide film 12 is formed on the silicon substrate 11 having the pyramid structure 20 formed thereon and the quantum dots 13 are formed on the tunnel oxide film 12, the control insulating film 14 is formed on the quantum dots 13. The gate electrode 15 is formed on the control insulating layer 14.

도 6은 본 발명을 이용하여 실리콘 기판(31)위에 구성된 나노 피라미드 형태로 만들어진 표면을 확대한 모습을 보여주는 사진이며, 나노 피라미드의 각이 45°와 30°일 경우를 나타내었으며, 이에 따라서 종래의 실리콘 웨이퍼의 평면구조의 표면적을 100으로 기준하였을 때 표 1에서 보는 바와 같이, 본 발명에 따라 건식 식각된 나노 피라미드 구조가 45°의 경우에는 141.42로, 30°일 경우에는 115.47로 증가하며, 이에 따라서 실리콘 표면에 양자점의 개수도 증가하게 된다.FIG. 6 is a photograph showing an enlarged view of a surface made of a nano pyramid formed on a silicon substrate 31 using the present invention, and shows a case in which the angle of the nano pyramid is 45 ° and 30 °, and accordingly, As shown in Table 1 when the surface area of the planar structure of the silicon wafer is 100, the dry-etched nano pyramid structure according to the present invention increases to 141.42 for 45 ° and to 115.47 for 30 °. Therefore, the number of quantum dots on the silicon surface also increases.

<표1> 종래의 평면구조를 갖는 실리콘 웨이퍼와 본 발명에 따라 건식식각된 실리콘 웨이퍼의 표면적 비교Table 1 Comparison of the surface area of a silicon wafer having a conventional planar structure and a dry etched silicon wafer according to the present invention

구조rescue 평면구조Flat structure 30°삼각형구조30 ° triangle structure 45°삼각형구조45 ° triangle structure 표면적Surface area 100100 115.47115.47 141.42141.42

실리콘 웨이퍼 표면의 최적화된 나노 피라미드 구조를 얻기 위해서는 불화유황(SF6)의 유량이 22sccm, 산소(O2)의 유량의 유량이 12sccm, 그리고 RF 입력파워가 100W 일 때 도 6에서 보는 바와 같이 최적화로 건식 식각한 실리콘 웨이퍼의 표면구조를 나타낸다. 결론적으로 실리콘 웨이퍼의 에칭시 반응 기체의 유량조절과 RF 입력파워의 조절을 통하여 미세한 구조의 나노 피라미드 표면을 형성할 수 있다.In order to obtain an optimized nano-pyramidal structure on the silicon wafer surface, as shown in FIG. 6, when the flow rate of sulfur fluoride (SF6) is 22 sccm, the flow rate of oxygen (O2) is 12 sccm, and the RF input power is 100 W The surface structure of the etched silicon wafer is shown. In conclusion, it is possible to form a nano-pyramidal surface having a fine structure through the control of the flow rate of the reaction gas and the control of the RF input power during the etching of the silicon wafer.

도 7은 나노 피라미드 표면을 가지는 실리콘의 PL(Photoluminescence) 그래프를 나타내며, 570nm 영역에서 yellow 발산을 확인할 수 있다. 이 PL peak은 SiO2:Si 계면의 지역화된 상태와 실리콘 클러스터(cluster)에서 양자 가둠 현상(quantum confinement effect)에 의해 나타나는 것으로 이를 통하여 상기의 나노 피라미드 구조가 양자효과를 나타냄을 확인할 수 있다.7 shows a PL (Photoluminescence) graph of silicon having a nano-pyramid surface, and yellow emission can be confirmed in the 570 nm region. This PL peak is caused by the localized state of the SiO 2 : Si interface and the quantum confinement effect in the silicon cluster, and it can be seen that the nano-pyramid structure exhibits the quantum effect.

이상에서 살펴본 바와 같이, 본 발명은 건식 식각 기술을 통하여 실리콘 웨이퍼 표면을 나노 피라미드 형태의 구조로 만들 수 있으며, 이를 이용하여 기존 차세대 플래시 메모리 중 하나인 부유 게이트 메모리에서 데이터 저장 공간의 한계를 극복할 수 있도록 하는 효과를 가지고 있다. 또한, 본 발명은 반응성 이온 에칭 장 비 내에서 단순한 공정을 통하여 제작이 가능하고, 건식 식각 기술을 사용하기 때문에 화학물질의 사용량이 적고, 오염물질의 발생도 거의 없으며, 실리콘 웨이퍼 표면의 나노 피라미드 구조를 통하여 양자점과의 접촉 밀도를 높일 수 있다. 그리고, 나노 피라미드 구조 형성 방법이 단순하고 저렴하여 실제 사용시에도 적합한 효과를 가지고 있다.As described above, the present invention can make the surface of the silicon wafer into a nano-pyramid structure through the dry etching technology, by using this to overcome the limitation of the data storage space in the floating gate memory, one of the existing next-generation flash memory It has the effect of making it possible. In addition, the present invention can be manufactured through a simple process in a reactive ion etching equipment, and because the dry etching technology is used, the amount of chemicals is low, there is little generation of contaminants, and the nano-pyramid structure of the silicon wafer surface Through the contact density with the quantum dot can be increased. In addition, since the nanopyramidal structure forming method is simple and inexpensive, it has a suitable effect even in actual use.

이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위내에서 당업자에 의해 그 개량이나 변형이 가능하다.Although the preferred embodiments of the present invention have been described in detail with reference to the accompanying drawings, the present invention is not limited thereto and may be improved or modified by those skilled in the art within the scope of the technical idea of the present invention.

Claims (3)

ⅰ)진공 상태의 RF 플라즈마 반응관내부의 전극에 실리콘 웨이퍼를 투입하는 웨이퍼 투입 단계;Iii) a wafer introduction step of injecting a silicon wafer into an electrode in an RF plasma reaction tube in a vacuum state; ⅱ)상기 RF 플라즈마 반응관 내부에 불화유황(SF6)과 산소(O2)가스를 주입하는 가스 주입 단계;Ii) a gas injection step of injecting sulfur fluoride (SF6) and oxygen (O2) gas into the RF plasma reaction tube; ⅲ)상기 가스가 주입된 RF 플라즈마 반응관 내부에 RF 전력을 인가하여 플라즈마를 발생시키는 플라즈마 발생 단계; 그리고,A plasma generation step of generating plasma by applying RF power to the RF plasma reaction tube into which the gas is injected; And, ⅳ) 상기 단계후에 투입되는 불화유황(SF6)과 산소(O2)가스의 유량이 상기 불화유황(SF6) : 산소(O2)가 20~25sccm : 10~15sccm의 가스 분압을 가지도록 조정하고, 상기 RF 플라즈마 반응관 내부에 인가되는 RF 전력을 90~110W로 조정함으로서 조정된 플라즈마를 통하여 상기 실리콘 웨이퍼를 나노 피라미드 형태로 건식 식각하는 실리콘 웨이퍼 표면 식각 단계를 포함하는 실리콘 건식식각을 이용한 웨이퍼 표면의 나노 피라미드 구조 형성방법.Iii) the flow rate of sulfur fluoride (SF6) and oxygen (O2) gas introduced after the step is adjusted so that the sulfur fluoride (SF6): oxygen (O2) has a gas partial pressure of 20 to 25 sccm: 10 to 15 sccm, and Nano wafer surface using silicon dry etching comprising a silicon wafer surface etching step of dry etching the silicon wafer in the form of a nano pyramid through the adjusted plasma by adjusting the RF power applied to the RF plasma reaction tube to 90 ~ 110W How to form a pyramid structure. 제 1 항에 있어서, 상기 ⅳ단계에서 상기 RF 플라즈마 반응관(40)내부로 투입되는 불화유황(SF6)과 산소(O2)가스의 유량은 상기 불화유황(SF6) : 산소(O2)가 22sccm : 12sccm의 가스 분압을 가지도록 조정하고, 상기 RF 플라즈마 반응관(40)내부에 인가되는 RF 전력을 100W로 조정하는 것을 특징으로 하는 실리콘 건식식각을 이용한 웨이퍼 표면의 나노 피라미드 구조 형성방법. According to claim 1, wherein the flow rate of sulfur fluoride (SF6) and oxygen (O2) gas introduced into the RF plasma reaction tube 40 in the step (V) is sulfur fluoride (SF6): oxygen (O2) 22sccm: The method of forming a nano-pyramid structure on the surface of the wafer using silicon dry etching, characterized in that to adjust the gas partial pressure of 12sccm, and to adjust the RF power applied in the RF plasma reaction tube (40) to 100W. 청구항 1 항 또는 청구항 2항에 기술된 방법을 사용하여 제작된 나노 피라미드 표면 구조(20)를 가지도록 식각된 실리콘 기판(11)상에 터널 산화막(12)을 형성하고, 상기 터널 산화막(12)상에 양자점(13)을 형성한 후에, 상기 양자점(13)상에 컨트롤 절연막(14)을 형성하고 상기 컨트롤 절연막(14)상에 게이트 전극(15)을 형성하여 정보 저장량을 증가시키기 위한 부유 게이트 메모리.A tunnel oxide film 12 is formed on a silicon substrate 11 etched to have a nano pyramid surface structure 20 fabricated using the method described in claim 1 or 2, and the tunnel oxide film 12 After forming the quantum dot 13 on the floating gate for forming a control insulating film 14 on the quantum dot 13 and the gate electrode 15 on the control insulating film 14 to increase the amount of information storage Memory.
KR1020050043406A 2005-05-24 2005-05-24 Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure KR100789987B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050043406A KR100789987B1 (en) 2005-05-24 2005-05-24 Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050043406A KR100789987B1 (en) 2005-05-24 2005-05-24 Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure

Publications (2)

Publication Number Publication Date
KR20060121324A KR20060121324A (en) 2006-11-29
KR100789987B1 true KR100789987B1 (en) 2008-01-02

Family

ID=37707073

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050043406A KR100789987B1 (en) 2005-05-24 2005-05-24 Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure

Country Status (1)

Country Link
KR (1) KR100789987B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2949276B1 (en) * 2009-08-24 2012-04-06 Ecole Polytech METHOD FOR TEXTURING THE SURFACE OF A SILICON SUBSTRATE AND SILICON TEXTURE SUBSTRATE FOR A SOLAR CELL

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200343109Y1 (en) * 2003-11-13 2004-03-04 라병렬 Planting apparatus for a sweet potato sprout

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200343109Y1 (en) * 2003-11-13 2004-03-04 라병렬 Planting apparatus for a sweet potato sprout

Also Published As

Publication number Publication date
KR20060121324A (en) 2006-11-29

Similar Documents

Publication Publication Date Title
TWI425578B (en) Method for fabricating recess gate in semiconductor device
US7947553B2 (en) Method for fabricating semiconductor device with recess gate
KR100707803B1 (en) Method for fabricating the same of semiconductor device with recess gate
KR100808049B1 (en) Metal mask etching of silicon
KR100700332B1 (en) Method for fabricating the same of semiconductor device with recess gate of flask shape
KR100628378B1 (en) Method for fabricating the same of semiconductor device with recess gate
US10811423B2 (en) Method of fabricating semiconductor structure
KR20070056389A (en) Method for fabricating the same of semiconductor device with recess gate of flask shape
US7858476B2 (en) Method for fabricating semiconductor device with recess gate
US20080160766A1 (en) Method for fabricating bulb-shaped recess pattern
CN101202232B (en) Method for forming semiconductor device and semiconductor device
KR100789987B1 (en) Method of Nano pyramid type structure on wafer using silicon dry etching and Gate memory using the structure
US20110171833A1 (en) Dry etching method of high-k film
KR100792365B1 (en) Method for fabricating recess gate in semiconductor device
KR100789988B1 (en) Method for fabricating Nano structures on silicon wafer using silicon dry etching and method for manufacturing Non- volatile memory using the structure
CN101276755B (en) Method of forming gate pattern of flash memory device
US20050079672A1 (en) Etching method for forming a square cornered polysilicon wordline electrode
KR20060012695A (en) Method of manufacturing a semiconductor device
KR100466192B1 (en) Method for manufacturing semiconductor device
KR100844978B1 (en) Method of forming gate electrode in semiconductor memory device
KR100607754B1 (en) Method for forming a control gate in a semiconductor flash memory cell
KR100864629B1 (en) An isolation layer in semiconductor device and method for forming the same
KR100792355B1 (en) Method for manufacturing the semiconductor device with top round recess-gate pattern
KR20070001489A (en) Method for fabricating semiconductor device with recess gate of flask shape
KR20100079130A (en) Method for fabricating floating gate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110930

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121101

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee