KR100789679B1 - 긴급호출채널 상에서 전송되는 호출 표시자 비트를 처리하는 방법 및 장치 - Google Patents

긴급호출채널 상에서 전송되는 호출 표시자 비트를 처리하는 방법 및 장치 Download PDF

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Abstract

무선 통신시스템에서, 지정된 시점에 cdma2000 에서 긴급호출채널 상의 호출 표시자 (PI) 비트와 같이 산발적으로 전송되는 데이터를 처리하는 기술. 이 기술들은 거의 임의의 시간에 개시할 수 있으며 미세 시간증분에 기초하여 선택되는 슬립기간을 갖는 슬립 사이클을 지원한다. 이 증분은 레이크 수신기의 심볼 결합기와 핑거 프로세서가 슬립으로부터 웨이크업 시 적절한 위치에 용이하게 이동될 수 있도록 선택된다. 또한, 필요시, 기술이 수신 신호내의 특정 다중경로의 타이밍에 심볼 결합기 타이밍을 일치하도록 제공된다. 이 기술에 의해, 단말기는 1 쌍의 할당된 PI 비트간의 슬립을 행하고, 웨이크업하여 단일 PI 비트를 처리할 수 있다.
호출 표시, 긴급호출채널

Description

긴급호출채널 상에서 전송되는 호출 표시자 비트를 처리하는 방법 및 장치 {METHOD AND APPARATUS FOR PROCESSING PAGING INDICATOR BITS TRANSMITTED ON A QUICK PAGING CHANNEL}
배경
관련출원
본 출원은, "METHOD OF PROCESSING QUICK PAGING CHANNEL (QPCH) PAGING INDICATOR (PI) BITS" 라는 명칭으로 2000년 9월 26일자로 출원된 미국특허 가출원 제 60/235,416 호를 우선권 주장하며, 이는 여기에서 전부 참조로서 포함된다.
분야
본 발명은 데이터 통신에 관한 것으로, 보다 상세하게는, 긴급호출채널 상의 호출 표시자 비트와 같이, 코드채널 상에 지정된 시점에서 산발적으로 전송되는 (만약 있다면) 데이터를 처리하는 기술에 관한 것이다.
배경
통상, 무선 (예를 들면, 셀룰러) 통신 시스템에서의 단말기는, 임의의 주어진 순간에 활성모드 또는 대기모드와 같은 여러 모드 중의 하나의 모드로 동작하도록 설계된다. 활성모드에서는, 단말기가 1 개 이상의 기지국과 데이터 (예를 들면, 음성 또는 데이터 호에 대해) 를 활성적으로 교환할 수 있다. 그리고, 통상, 대기모드 (아이들 (idle) 모드라고도 지칭됨) 에서는, 단말기가 그 단말기에 어드레싱된 메시지에 대한 호출채널을 모니터한다. 이 메시지는 단말기에 수신 호 (예를 들면, 호출 메시지) 의 존재를 알리고 그 단말기에 대한 시스템 파라미터 (예를 들면, 오버헤드 메시지) 를 갱신하는 것을 포함한다.
아이들 모드동안, 단말기는 기지국으로부터 전송되는 신호를 모니터하는데 필요한 회로를 유지하기 위해서, 전력을 계속 소모한다. 많은 단말기들 (예를 들면, 셀룰러 전화기) 이 휴대가능하고, 내부 배터리에 의해 급전된다. 이러한 아이들 모드에서의 단말기에 의한 전력소모는 이용가능한 배터리 자원을 감소시켜, 배터리 재충전과 호가 발신되거나 수신되는 "통화 (talk)" 시간 간의 "대기" 시간을 단축시킨다. 따라서, 배터리 수명을 늘리기 위해서는, 아이들 모드에서 단말기의 전력소모를 최소화하는 것이 매우 바람직하다.
아이들 모드의 전력소모를 감소시키는 하나의 기술에서, 호출채널을 통한 메시지를 (만약 있다면) 지정된 시간에 단말기에 전송한다. IS-95 및 cdma2000 시스템에서는, 호출채널을 일련번호로된 "슬롯" 으로 분할하고, 이전에 통신이 확립된 기지국에 의해, 단말기에 1 개 이상의 슬롯이 할당될 수 있다. 이렇게 슬롯된 (slotted) 호출채널에서는, 단말기가 기지국으로부터의 메시지에 대해 호출채널을 계속 모니터하기 보다는 주기적으로 모니터한다. 단말기는 할당된 슬롯 이전에 "비활성 (inactive)" 상태로부터 웨이크업하여 (wake up), "활성" 상태로 진입하여 메시지에 대한 호출채널을 처리하고, 추가적인 통신이 필요없는 경우, 다시 "비활성" 상태로 복귀한다. 수신메시지가 단말기의 추가 동작의 수행을 요구하는 경우에는, 활성상태 (또한, "어웨이크 (awake)" 상태라고 지칭하기도 함) 에 머무르게 된다. 활성 상태 내의 연속적인 존재 (presence) 들 사이의 기간에서는, 단말기는 비활성 상태이며, 기지국이 단말기에 어떠한 메시지도 전송하지 않는다.
아이들 모드에서의 전력소모를 보다 감소시키는 다른 기술에서는, 단말기에 대한 호출채널상으로 호출 메시지가 전송될 수 있는 지를 나타내는데 긴급호출채널 (quick paging channel; QPCH) 을 사용한다. 긴급호출채널은 이진 (binary) 온/오프 비트로서 전송되는 다수의 호출 표시자 비트를 포함한다. 각각의 단말기에는, 매 (80 msec) QPCH 슬롯 마다 2 개의 호출 표시자 비트가 할당되며, 그 할당된 호출 표시자 비트의 위치는 해싱함수에 기초하여 결정된다. 호출 표시자 비트는 보다 빨리 검출될 수 있으며, 이 비트들이 그 단말기에 대한 호출채널상으로 어떠한 메시지도 전송되지 않음을 나타내면, 단말기는 호출채널을 처리할 필요가 없게 되어 슬립 (asleep) 단계로 진입할 수 있다.
통상, 그 비활성 상태에서는 가능한 한 많은 회로의 전력을 감소시켜 전력을 절약한다. 이는 소정의 아날로그 회로 (예를 들면, RF 회로) 로의 전력을 제거하고, 소정의 디지털 회로에의 클럭을 게이트 오프 (gate off) 하는 것을 수반한다. 슬립 (sleep) 상태동안에는 정밀 오실레이터, 슬립 타이머, 및 필요한 일부 다른 회로만을 활성상태로 유지할 수도 있다.
활성 상태에서 호출채널을 처리하기 위해서는, 단말기가 전송 기지국의 타이밍을 획득하여 동기화하는 것이 요구된다. 통상, 활성 상태의 초기 부분에서의 재획득 동안, 단말기는 강한 신호 인스턴스 (instance; 또는 다중경로) 를 탐색하여, 탐색된 충분한 세기의 다중경로 각각의 타이밍과 주파수를 획득한다. 통상, 타이밍은 기지국에서 데이터를 확산하는데 이용하는 (복소수) 의사-난수 (pseudo-random number; PN) 의 위상으로부터 획득된다.
통상, 강한 다중경로에 대한 전체 PN 코드공간의 전체 탐색은 오랜 기간을 요구하지만, 단말기가 슬립상태로부터 언제 벗어나는 지에 대한 다중경로 타이밍의 어떠한 지식도 없는 경우에는, 전체탐색이 필요하다. 통상, 전체 탐색의 필요성을 제거하기 위해서, 클록이 웨이크업 시 (at wakeup) 다시 게이트 온 (gate on) 될 때 회로의 타이밍이 시스템 타이밍과 대략 일치하도록, 디지털 회로를 정확한 기간동안 게이트 오프시킨다.
IS-95 와 cdma2000 시스템에서, 데이터 프레임은 20 msec 동안 인터리빙되며, PN 시퀀스는 26.67 msec의 기간을 갖는다. (20 msec) 프레임 타이밍과 (26.67 msec) PN 타이밍에 공통인 최단 기간은 80 msec며, 이는 4 개의 프레임과 3 개의 PN 시퀀스를 커버한다. 슬립기간이 80 msec의 정수배가 되도록 선택되면, 단말기의 타이밍은 단말기가 슬립상태에서 벗어날 때의 시스템 타이밍과 대략 일치할 것이며, 단말기가 슬립상태에 진입한 이후에는 단지 몇몇 정수의 프레임과 PN 시퀀스만이 경과될 것이다. 웨이크업시 대략 정확한 타이밍이 되는 경우에는, 다중경로를 발견하여 획득하도록 행하는데 단지 제한된 탐색만이 필요하다. 따라서, 통상, 슬립기간은 80 msec의 정수배, 즉, 프레임과 PN 타이밍의 최소공배수로 선택된다.
슬립기간에 있어서, 80 msec의 거친 (coarse) 증가는 단말기의 성능을 슬립기간으로 빠르게 진입하는 것 또는 슬립기간으로부터 빨리 벗어나는 것을 제한한다. 그 결과, 단말기는 요구되는 채널을 처리하는 데 필요한 시간보다 많은 시간을 활성 상태에서 소모한다. 통상, 활성 상태에서의 전력소모는 비활성 상태에서의 전력소모보다 몇배 많으므로, 활성상태에서 소모된 시간량의 어떠한 감소도 대기 시간에서는 직접적이고 의미있는 향상이 이루어질 수 있다.
따라서, 당업계에서는 산발적으로 전송되는 데이터 (예를 들면, 긴급호출채널 상의 호출 표시자 비트) 를 보다 효과적으로 처리하여 전력소모를 감소시키는 기술이 필요하다.
요약
본 발명의 태양은, cdma 2000 에 있어서의 긴급호출채널 (QPCH) 상의 호출 표시자 (PI) 비트와 호출채널 (PCH) 상의 호출 메시지와 같이, (만약 있다면) 무선 통신 시스템에서 지정된 시점에 산발적으로 전송되는 데이터를 처리하기 위한 기술을 제공하는 것이다. 여기서 설명되는 기술은, 가상적인 임의 시간에 개시할 수 있고 세밀한 시간 증가 (또는 "슬립 양자 (sleep quantum)") 에 기초하여 선택될 수도 있는 슬립 기간을 갖는 슬립 사이클을 지원한다. 예를 들면, 이하 설명된 설계예에서, 슬립 양자는 512 PN 칩 (cdma2000 에서 416.6 μsec) 으로서 선택될 수 있다.
통상, 여기서 설명되는 기술들은, CDMA 시스템에서 수신신호를 복조하는데 사용되는 레이크 수신기의 심볼 결합기와 핑거 프로세서에 대해 적절한 타이밍이 유지되도록 보장한다. 일 태양에서, 이 슬립 양자는 심볼 결합기에서 사용되는 심볼 버퍼 사이즈의 정수배와 "마스킹 (masking)" 에 의해 달성될 수 있는 PN 위상 시프트의 정수배가 되도록 선택할 수 있다. 이 슬립 양자는, 슬립으로부터의 웨이크업 없이 심볼 결합기와 핑거프로세서가 적절한 위치로 용이하게 이동될 수 있음을 보장한다. 또한, 필요시 수신 신호 내의 특정 다중경로의 타이밍을 심볼 결합기 타이밍에 정렬시키는 다양한 기술을 제공한다.
하나의 특정 애플리케이션에서, 여기서 설명되는 기술은 QPCH 상에서 전송되는 PI 비트를 검출하는데 이용할 수 있는 이점이 있다. 슬립 기간을 상대적으로 미세한 증분으로 (예를 들면, 512 PN 칩의 정수배) 선택하고, 슬립에 진입하여 거의 임의의 시점에 웨이크업하는 능력에 의해, 단말기는 동일한 QPCH 슬롯내의 1 쌍의 할당된 PI 비트들 간에, 또는 할당된 PI 비트와 PCH 슬롯의 개시 간에 슬립을 행할 수 있다. 단일 PI 비트를 웨이크업하여 처리할 수 있으므로, 소모 전력이 감소하고 대기시간이 연장된다.
여기서 설명되는 기술들은 IS-95, cdma2000 및 W-CDMA 와 같은 다양한 CDMA 와 무선 통신시스템에서 사용될 수 있다.
또한, 본 발명은, 이하 상세히 설명한 바와 같이, 본 발명의 다양한 태양, 실시형태, 및 특징을 구현하는 방법, 장치 (예를 들면, 단말기), 및 다른 구성요소를 제공한다.
도면의 간단한 설명
이하, 첨부된 도면을 참조하여 본 발명의 특징, 본질, 이점을 상세히 설명하며, 동일한 구성요소는 동일한 부호로 나타낸다.
도 1 은 다수의 기지국과 단말기를 갖는 무선통신시스템을 나타내는 도면이다.
도 2 는 일실시형태에서의 1 개의 기지국과 1 개의 단말기를 나타내는 개략 블록도이다.
도 3 은 일실시형태에서의 레이크 수신기와 슬립 회로를 나타내는 블록도이 다.
도 4 는 cdma2000 에 의해 정의되는 호출채널 (PCH) 과 긴급호출채널 (QPCH) 을 나타내는 도면이다.
도 5a 내지 도 5c 는, 각각 슬립 이전, 슬립으로부터 웨이크업 후, 및 웨이크업 시 재획득 후에 수신 신호를 갖는 PN 원을 나타내는 도면이다.
도 6 은 레이크 수신기 내에서 심볼 버퍼에 대한 기입 및 판독 타이밍을 도식적으로 설명하는 도면이다.
도 7 은 본 발명의 일실시형태에 따라서, QPCH 와 PCH 를 처리하기 위한 타임라인 (timeline) 을 나타내는 도면이다.
도 8 은 슬립 사이클을 나타내는 도면이다.
도 9 는 슬립을 행하는 프로세스를 나타내는 흐름도이다.
도 10 은 본 발명의 일실시형태에 따라서, QPCH 상의 PI 비트를 검출하는 프로세스를 나타내는 흐름도이다.
상세한 설명
도 1 은, 본 발명의 다양한 태양과 실시형태들이 구현될 수 있는 무선통신 시스템 (100) 을 나타내는 도면이다. 시스템 (100) 은, 다수의 지형 영역 (102) 에 대하여 커버리지를 제공하는 다수의 기지국 (104) 을 구비한다. 또한, 기지국은 베이스 트랜시버 시스템 (BTS) 또는 액세스 포인트로도 지칭하며, 종종, 기지국 및/또는 그 커버리지 영역을 셀이라 지칭한다. 시스템 (100) 은, IS-95, cdma2000, IS-856, 및 W-CDMA 들과 같은 1 개 이상의 CDMA 표준 및/또는 일 부 다른 표준을 구현하도록 설계할 수도 있다.
도 1 에 나타낸 바와 같이, 그 시스템에 걸쳐서 다양한 단말기 (106) 가 분산된다. 일실시형태에서, 단말기가 활성 상태인지 여부와 소프트 핸드오프에 있는지 여부에 따라서, 각각의 단말기 (106) 는 1 개 이상의 기지국 (104) 과 순방향 링크와 역방향 링크 상으로 임의의 주어진 시점에서 통신할 수 있다. 순방향 링크 (즉, 다운링크) 는 기지국으로부터 단말기로의 전송을 지칭하며, 역방향 링크 (즉, 업링크) 는 단말기로부터 기지국으로의 전송을 지칭한다.
도 1 에 나타낸 실시예에서, 순방향 링크로, 기지국 (104a) 는 단말기 (106a) 에 전송하며, 기지국 (104b) 는 단말기 (106b, 106c, 106i) 에, 기지국 (104c) 는 단말기 (104d, 104f), 등으로 전송한다. 도 1 에서, 실선화살표는 기지국으로부터 단말기로의 사용자 특정 데이터 전송을 가리킨다. 점선화살표는 단말기가 파일럿 신호와 다른 신호 (예를 들면, 호출 표시자 비트, 호출 메시지) 를 수신하지만, 기지국으로부터 어떠한 사용자 특정 데이터 전송도 없음을 가리킨다. 간략함을 위해서, 도 1 에서는 역방향 링크 통신은 나타내지 않았다.
도 2 는, 본 발명의 다양한 태양과 실시형태를 구현할 수 있는, 기지국 (104) 과 단말기 (106) 의 실시형태에 대한 개략블록도이다. 순방향 링크상으로, 기지국 (104) 에서, 송신 (TX) 데이터 프로세서 (214) 는 데이터 소스 (212) 로부터의 사용자 특정 데이터, 제어기 (230) 로부터의 메시지 (예를 들면, 호출 메시지, 호출 표시자 비트) 등의 서로다른 유형의 트래픽을 수신한다. 그 후, TX 데이터 프로세서 (214) 는 데이터와 메시지를 1 이상의 코딩 방식에 기초하여 포맷하고 코딩하여, 코딩된 데이터를 제공한다. 각각의 코딩 방식은 주기적 덧붙임 검사 (cyclic redundancy check; CRC), 컨벌루션, 터보, 블록, 및 기타 코딩간의 임의의 조합을 포함할 수 있으며, 어떠한 코딩도 하지 않을 수 있다. 통상, 서로다른 유형의 트래픽은 서로다른 코딩방식을 이용하여 코딩된다.
그 후, 변조기 (MOD; 216) 는 TX 데이터 프로세서 (214) 로부터 파일럿 데이터와 코딩 데이터를 수신하며, 그 수신 데이터를 더 처리하여 변조 데이터를 발생시킨다. IS-95 와 cdma2000 시스템에서, 변조기 (216) 에 의한 처리는, (1) 왈시 코드에 의해 파일럿 데이터와 코딩 데이터를 커버링하여 사용자 특정 데이터, 메시지, 및 파일럿 데이터를 각각의 코드채널상으로 전송하는 단계 (2) 그 전송 데이터를 기지국에 할당된 특정 PN 오프셋을 갖는 (복소수) 의사난수 (PN) 시퀀스로 확산시키는 단계를 포함한다. 그 후, 이 변조된 데이터는 송신 유닛 (TMTR; 218) 에 제공되고, 컨디셔닝되어 (conditioned; 예를 들면, 1 이상의 아날로그 신호로 변환, 증폭, 필터링, 및 직교변조되는) 순방향 변조신호가 발생된 후, 안테나 (220) 를 통하여 무선링크로 단말기에 전송된다.
단말기 (106) 에서, 순방향 변조신호는 안테나 (250) 에 의해 수신되어 수신 유닛 (RCVR; 252) 에 제공된다. 수신 유닛 (252) 은 수신 신호를 처리 (예를 들면, 필터링, 증폭, 하향변환, 및 디지털화) 하여 데이터 샘플을 제공한다. 그 후, 복조기 (DEMOD; 254) 는 데이터심볼을 수신하고 처리하여, 복원된 심볼을 제공한다. IS-95 및 cdma2000 시스템에서는, 복조기 (254) 에 의한 처리는, (1) 기지국에서 데이터를 확산시키는데 사용한 PN 시퀀스와 동일한 PN 시퀀스에 의해 데이터 샘플을 역확산하는 단계, (2) 역확산 샘플을 디커버하여 메시지와 수신 데이터를 각각의 코드채널상으로 채널화하는 단계, (3) 그 채널화된 데이터를 수신 신호로부터 복원되는 파일럿에 의해 코히어런트 (coherently) 복조하는 단계를 포함한다. 후술하는 바와 같이, 복조기 (254) 는 수신 신호에서 다수의 신호 인스턴스를 처리할 수 있는 레이크 수신기를 구현할 수 있다.
그 후, 수신 (RX) 데이터 프로세서 (256) 가 복조기 (254) 로부터 심볼을 수신하고 디코딩하여, 순방향 링크로 전송되는 사용자 특정 데이터와 메시지를 복원한다. 긴급호출채널 상의 호출 표시자 비트와 같은 코딩되지 않은 데이터에서, 복조기 (254) 로부터 복원된 심볼은 복원된 데이터를 포함한다. 복조기 (254) 와 RX 데이터 프로세서 (256) 에 의한 처리는 기지국 (104) 에서의 변조기 (216) 와 TX 데이터 프로세서 (214) 에 각각 상보적 (complementary) 이다.
도 3 은, 1 개 이상의 기지국으로부터 전송되는 순방향 변조신호를 수신하고 복조할 수 있는 레이크 수신기 (254a) 의 일실시형태를 나타내는 블록도이다. 레이크 수신기 (254a) 는 다수의 핑거 프로세서 (310), 탐색기 (312), 및 심볼 결합기 (330) 를 구비한다. 레이크 수신기 (254a) 는 도 2 의 복조기 (254) 를 구현하는데 사용될 수 있다.
다중 경로 환경으로 인해서, 기지국으로부터 전송되는 순방향 변조신호는 다수의 신호 경로를 통하여 단말기에 도달할 수 있다. 따라서, 단말기에 수신되는 신호는 1 이상의 전송 기지국으로부터의 각각 순방향 변조신호의 다수의 인스턴스를 포함할 수 있다. 통상, 수신 신호에서 각각의 신호 인스턴스 (또는 다중경로) 는 특정 크기, 위상, 및 도착 시간과 관련된다.
수신기 유닛 (252) 은, 수신 신호를 컨디셔닝 (예를 들면, 필터링 및 증폭) 하여, 그 컨디셔닝된 신호를 직교 하향변환하고, 하향변환된 신호를 디지털화하여, 데이터 샘플들을 제공한다. 그 후, 이 데이터 샘플들이 다수의 핑거 프로세서 (310) 과 탐색기 (312) 에 제공된다.
탐색기 (312) 는 수신 신호에서 강한 다중경로를 탐색하여, 일련의 기준을 충족하는 각각의 탐색된 다중경로의 세기 및 타이밍 표시를 제공하는데 사용된다. 탐색기는, 1 개 이상의 다중 경로 탐색기 유닛으로 설계될 수 있다. 이 탐색기는 탐색 동작의 속도를 높이기 위해서 병렬로 동작할 수 있으며, 각 탐색기 유닛은 각각의 코딩 공간 또는 탐색 창으로 다중경로를 탐색하도록 각각 설계할 수 있다. 그 후, 각각의 핑거 프로세서는 각각의 주요 다중경로 (예를 들면, 탐색기 (312) 에 의해 제공되는 신호세기정보에 기초하여, 주 제어기 (260) 에 의해 결정된 바와 같은 충분한 세기의 다중경로) 를 처리하도록 할당될 수 있다.
각각의 할당된 핑거 프로세서 (310) 내에는, 데이터 샘플들이 PN 역확산기 (322) 에 제공되며, 이 PN 역확산기는, 핑거 프로세서에 의해 처리되는 i 번째 다중경로의 도달 시간에 대응하는 시간 오프셋 (ti ) 를 가지며 기지국에서 사용되는 PN 시퀀스에 대응하여, PN 생성기 (326) 로부터 (켤레 복소수) PN 시퀀스를 수신할 수도 있다. 그 후, PN 역확산기 (322) 는, 국부 생성된 PN 시퀀스에 의해 데이터 샘플들을 역확산시켜, 역확산 샘플들을 제공한다.
특정 코드채널 상으로 데이터를 복원하기 위해서, 우선, 디커버러 (decoverer)/데이터 복조기 (324) 는 코드채널에서 사용되는 왈시 코드와 동일한 왈시 코드에 의해 역확산 샘플을 디커버 (즉, 승산) 한 후, 이 디커버된 데이터 샘플들을 왈시 코드의 길이에 걸쳐 축적하여 데이터 심볼들을 제공한다. 파일럿을 복원하기 위해서, 역확산 샘플들이 파일럿을 채널화 (channelize) 하는데 사용되는 왈시 코드와 동일한 왈시코드에 의해 디커버되며, 특정 축적시간 간격에 걸쳐 축적되고 필터링되어, 파일럿 추정치가 제공된다. 그 후, 이 파일럿 추정치로 디커버러/데이터 복조기 (324) 는 데이터 심볼을 복조하여 복조 심볼을 생성한 후, 그 심볼을 핑거 프로세서와 관련되는 심볼 버퍼 (332) 에 제공한다.
각각의 핑거 프로세서 (310) 내의 핑거 카운터 (328) 는 심볼 버퍼 (332) 와 관련된 기입어드레스 생성기로서 사용된다. 핑거 카운터 (328) 는, PN 시퀀스의 길이를 카운트한 후 (IS-95 와 cdma2000 에서는 215), PN 시퀀스의 말단이 도달하는 각각의 시점에 "롤 오버 (roll over)" 또는 "랩-어라운드 (wrap-around)" 하는 랩-어라운드 카운터로서 구현될 수 있다. 핑거 카운터 (328) 가 PN 생성기 (326) 에 제공되는 PN 칩 오프셋 (할당된 다중경로의 그것에 대응) 과 동일한 PN 칩 오프셋으로 리셋되어, 각각의 PN 칩에 대해 1 씩 증가된다. 핑거 카운터 (328) 의 출력은 관련 심볼 버퍼 (332) 에 대한 기입 인덱스 또는 어드레스로서 사용된다.
각각의 심볼 버퍼 (332) 는 관련 핑거 프로세서 (310) 로부터 복조된 심볼을 수신하여 일시적으로 저장한다. 각각의 버퍼 (332) 는 최초도달한 다중경로와 최후도달한 다중경로 사이에 예측되는 최악의 지연확산과 같은 다양한 고려에 기초하여 선택되는 사이즈를 갖는다. 하나의 특정 구현에서, 각각의 버퍼 (332) 는 8 개의 심볼을 저장할 수 있는 원형 버퍼로서 설계하지만, 일부 다른 사이즈의 버퍼도 사용할 수 있으며 본 발명의 범위 내에 있다. 디커버된 데이터 심볼들을 64 개의 PN 칩 동안 축적하여 각각의 데이터 심볼을 생성하면, 8 개의 심볼 버퍼 사이즈는 512 개의 PN 칩의 기간을 효과적으로 커버한다.
각각의 다중경로가 서로다른 전파지연과 도달시간을 가지므로, 할당된 핑거 프로세서 (310) 로부터의 유사하게-인덱스된 심볼은 관련 심볼 버퍼 (332) 에 서로다른 시간에 기입된다. 각각의 칩 시간에서, 할당된 핑거 프로세서 (310) 에 대하여 모든 버퍼 (332) 로부터의 유사하게-인덱스된 심볼들이 결합을 위해, 가산기 (334) 에 제공된다. 따라서, 또한, 종종, 버퍼 (332) 를 "디스큐 (deskew)" 버퍼라 지칭한다.
결합기 카운터 (336) 는 심볼 버퍼 (332) 에 대한 판독어드레스 생성기로서 사용된다. 또한, 결합기 카운터 (336) 는 프레임과 PN 타이밍 모두의 정수배 (예를 들면, 80 msec) 를 카운트한 후에 랩 어라운드를 하는 랩 어라운드 카운터로서 구현될 수 있다. 결합기 카운터 (336) 는 특정 핑거 카운터 (328) (예를 들면, 최초도달 다중경로에 할당된 핑거 프로세서에서의 핑거 카운터) 로부터 특정 개수의 PN 칩 (예를 들면, 256개 또는 384 개의 PN 칩) 만큼 지연된다. 결합기 카운터 (336) 의 출력은 버퍼 (332) 에 대한 판독 인덱스 또는 어드레스로서 사용된다.
가산기 (334) 는 각각의 칩 시간에 대하여 심볼 버퍼 (332) 로부터 시간할당된 유사 인덱스의 심볼들을 수신하고 결합하여 복원된 심볼을 제공한다. 그 후, RX 데이터 프로세서 (256) 는 가산기 (334) 로부터 복원된 심볼을 수신하며, 심볼들을 디인터리빙하고 디코딩하여, 디코딩된 데이터와 메시지를 제공한다. 파일럿 변조와 심볼 결합은, 여기서 참조하는 US 특허 제 5,764,687 호에 개시된 바와 같이 달성될 수 있다.
또한, 통상, 심볼 결합기 (330) 는 단말기에 있어서의 시스템 시간을 유지한다. 이하 설명한 바와 같이, 심볼 결합기 타이밍은 결합기 카운터 (336) 로부터 유도할 수 있으며, 지정된 핑거 프로세서 (310) 의 타이밍에 기초하여, 천천히 또는 갑자기 "슬램 (slammed; 즉, 리셋)" 되도록 조절될 수 있다.
주 제어기 (260) 는 변조와 디코딩 프로세스를 지시하고 하드웨어에 대한 슬립을 제어하도록 설계할 수 있다. 어떠한 채널도 처리될 필요가 없으면, 주 제어기 (260) 는 슬립 제어기 (364) 에 슬립상태로 가라는 명령을 전송할 수 있으며,그에 대응하여 슬립 제어기 (362) 에 슬립기간을 나타내는 값을 제공할 수 있다. 그 후, 슬립 제어기 (364) 는 슬립 카운터 (362) 를 개시하고, 또한, 다양한 제어신호들을 발생하여 다양한 하드웨어 구성요소를 슬립상태로 진입시킨다. 예를 들면, 슬립 제어기 (364) 는 클록 생성기 (366) 에 클록을 게이트 오프하라고 지시하는 디스에이블 (disable) 신호를 전송할 수 있으며, 수신기 유닛 (252) 내의 특정 아날로그 구성요소에 전력하강 신호를 전송할 수 있다. 정밀 클록 소스로서 발진기 (368) 를 사용하면, 슬립 카운터 (362) 는 슬립 기간을 카운트 다운해서, 카운트 다운 값에 도달시, 웨이크업 신호를 제공한다. 슬립 제어기 (364) 와 클록 생성기 (366) 은 아날로그 회로의 전력에 공급하고 웨이크업 신호를 수신하여, 클록들을 각각 다시 인에이블 (enable) 한다.
통상, 여기서 설명한 본 발명의 기술은, 무선 통신 시스템에서 산발적으로 전송되는 임의 유형의 전송 데이터를 처리하는데 사용할 수도 있다. 명확함을 위해서, 본 발명의 다양한 태양과 실시형태를 특히 cdma2000 에서의 긴급호출채널과 호출채널에 대하여 설명한다.
도 4 는 cdma2000 에 의하여 정의된 호출채널 (PCH) 와 긴급호출채널 (QPCH) 의 도면이다. PCH 는 대기모드에서 단말기에 호출 메시지를 전송하는데 이용된다. 호출 메시지는 비교적 길고, 임의의 시간에 발생할 수 있으므로, 호출 메시지용 PCH 의 지속적인 모니터링은 대기모드에서 배터리 전력을 상당히 고갈시킨다. 따라서, QPCH 와 PCH 는 호출 메시지를 수신하는 기간에서만 동작할 필요가 있도록 설계한다.
cdma2000 에서, 호출채널은 PCH 슬롯들로 분할되며, 각각의 PCH 슬롯은 80 msec의 기간을 갖는다. 또한, 각각의 PCH 슬롯은 4 개의 20 msec의 프레임으로 분할된다. 각각의 PCH 슬롯에는, 예를 들면, 각각의 단말기에 대하여 고유한 국제 이동가입자 ID (IMSI), 이동 식별번호 (MIN), 전자 일련번호 (ESN), 또는 임시 이동가입자 ID (TMSI) 와 같은 단말기에 대한 어떤 식별정보에 기초하여 단말기 그룹을 할당될 수 있다. 호출채널은 "아이들" 단말기 (즉, 시스템에 등록되었지만 대기모드인 것) 에 코딩된 메시지를 전송하는데 이용할 수도 있다.
cdma2000 에서, 긴급호출채널은, 80 msec의 기간을 갖는 QPCH슬롯으로 분할된다. 각각의 QPCH 슬롯은 A, B, A', B' 로 라벨되는 4 개의 프레임으로 더 분할되고, 각각의 프레임은, QPCH 에서 9.6 kbps 또는 19.2 kbps 중 어느 것이 사용되는 지에 따라, 96 또는 192 호출 표시자 (PI) 비트를 포함한다. 각각의 PI 비트는 온/오프 키 (On/Off keyed) 비트 (즉, "0" 이 오프, "1" 이 온을 나타내는 "0", 또는 "1" 의 비트값) 이다. 등록된 단말기는. 할당된 QPCH 슬롯이 할당된 PCH 슬롯 100 msec 전에 개시되는 슬롯이 되도록, 각각의 할당된 QPCH 슬롯에 대하여 2 개의 PI 비트가 각각 할당된다. 할당된 PI 비트 각각의 위치는 정의된 해싱함수 (hashing function) 와 비트별 변화에 기초하여 결정된다. 할당된 QPCH 슬롯 각각에 대한 1쌍의 할당된 PI 비트 중에서, 제 1 PI 비트가 프레임 A 로 전송되고 제 2 PI 비트는 프레임 A' 로 전송되거나, 제 1 PI 비트가 프레임 B 로 전송되고 제 2 PI 비트는 프레임 B' 로 전송된다. 이러한 전송방식은 2 개의 PI 비트가 최소 20 msec만큼 분리되며, 제 2 및 후자의 PI 비트가 QPCH 슬롯에 관련된 PCH 슬롯의 개시 최소 20 msec 전에 도달하는 것을 보장한다. 단말기에서 이 PI 비트는 지정된 시간에 산발적으로 전송되는 1 개 유형의 데이터로서 간주할 수도 있다.
QPCH 는 PCH 와 결합하여 사용되며, PCH 에서의 제어 채널과 같이 기능한다. 각각의 QPCH 슬롯은 대응 PCH 슬롯에 관련되지만, 관련 PCH 슬롯 100 msec 전에 전송된다. QPCH 상의 PI 비트는 코딩된 호출 메시지가 관련 PCH 슬롯의 PCH 상으로 막 전송됨을 단말기에 알리는 긴급 호출 신호이다.
기지국이 PCH 상으로 단말기에 호출을 송신 (단말기를 웨이크업하여 새로운 구성정보를 수신하도록 요구) 하는 경우, 그 단말기에 QPCH 슬롯용으로 할당되는 양 PI 비트를 "온" 시킨다. 1 개 이상의 단말기가 소정의 PI 비트에 대하여 해싱하고 할당되므로, 그 할당된 PI 비트를 "온" 으로 검출하는 것은 단말기가 관련 PCH 슬롯에서 호출 메시지 (또는 구성정보) 를 실제 수신하는 것을 보장하지는 않는다. 그러나, "오프" 로 검출된 PI 비트는, 단말기가 호출정보 또는 다른 정보에 대해서 관련 PCH 슬롯을 처리할 필요가 없어서, 호출 메시지가 코딩된 후의 소모전력을 크게 감소할 수 있다는 의미로 해석 될 수 있고, PI 비트가 길어질 수 있다.
전송 이전에 PN 시퀀스에 의해 각각 확산되는 QPCH, PCH, 또는 임의의 다른 코드채널을 적절하게 처리하기 위해서는, 단말기는 처리할 다중경로의 타이밍을 획득할 필요가 있다. 통상, 이는 수신신호에 대한 데이터 샘플과 다양한 칩 또는 서브-칩 오프셋에서 국부적으로 생성되는 PN 시퀀스를 상관시킴으로써 획득된다. 국부적으로 생성된 PN 시퀀스가 다중경로의 그것과 시간정렬되면, 높은 상관값이 획득된다. 다중경로를 처리하는데 핑거 프로세서가 할당 될 수 있으며, (링크조건의 변경으로 인하여) 시간에 따라 이동함에 따라 다중경로의 타이밍을 추적할 수 있다.
상술한 바와 같이, 통상, 단말기가 슬립인 동안에는, 복조기와 디코더 하드웨어로의 클록은 게이트 오프된다. 단말기 웨이크업후 클록이 재인가되면, 복조기와 디코더 하드웨어의 타이밍은 슬립기간의 선택시 주의를 기울이지 않는다면 다중경로의 타이밍과 일치하지 않을 것이다. 예를 들면, 복조기와 디코더 하드웨어가 다시 켜지면, 핑거 프로세서 (즉, PN 생성기와 핑거 카운터), 탐색기, 심볼 결합기 (즉, 결합기 카운터), 및 디인터리버가 정렬되지 않을 수 있다. 또한, 슬립기간이 PN 시퀀스 길이의 정수배가 아니면, 타이밍 오정렬로 인해 데이터 샘플과 국부적으로 발생된 PN 시퀀스 간의 상관도가 낮은 값을 나타낸다.
또한, 통상, 슬립 사이클은 심볼 결합기 내의 PN 롤 (roll) 발생과 같이 잘 정의된 경계상에서 개시된다. 전송 이전에 데이터를 확산하는데 사용되는 PN 시퀀스는 고정 길이 (예를 들면, 32768 칩) 를 갖지만, 연속적인 확산 시퀀스를 생성하기 위해서 연속적으로 반복된다. "PN 롤" 은 PN 시퀀스가 반복 발생 (즉, PN 시퀀스 가 32767 인덱스인 마지막 PN 칩에 도달한 후, 0 인덱스인 첫번째 PN 칩에서부터 다시 개시) 하는 것을 지칭한다. IS-95 와 cdma2000 에서, PN 롤은 매 26.67 msec마다 발생한다. 종종, 당업계에서, "슬립 사이클" 은, 키 누름, 차량 키트로부터 접속 및 접속해제, 헤드셋, 컴퓨터 등등의 외부 이벤트를 점검하기 위해서, 수신기, 복조기, 및 디코더 하드웨어를 켜지 않은, 주기적인 웨이크업을 포함한, 전체 슬립 절차를 지칭하는데 사용한다.
통상, 슬립 기간은 프레임 타이밍과 PN 타이밍 둘 모두의 정수배가 되도록 선택된다. cdma2000 에서, 이는 4 개의 데이터 프레임 또는 3 개의 PN 시퀀스의 기간인 80 msec이다. 80 msec의 정수배인 슬립 기간에서, 복조기와 디코더 하드웨어는 클록을 게이트 오프하는 것에 의해 영향을 받지 않으며, 슬립기간동안 게이트 오프됨에도 불구하고, PN 시퀀스와 디인터리버 프레임에 대한 하부 정렬 (underlying alignment) 을 유지한다. 특히, 이 슬립 기간동안에는, 카운터 (328, 336) 와 PN 생성기 (326) 의 값이 슬립으로부터 웨이크업한 후 즉시 수신 신호의 타이밍과 대략 일치하게 된다. 그러나, 슬립 기간에 있어서 80 msec의 거친 증분은 슬립을 효과적으로 행하는 단말기의 성능을 제한한다. 슬립 기간에 대한 증분을 또한, "슬립 양자"라 지칭한다.
최근 "쿼터 롤 타임라인 (quarter roll timeline)" 이 개발됨으로써, 4 개의 프로세서가 쿼터 PN 시퀀스 길이 (즉, 6.67 msec) 만큼 서로 오프셋되는 PN 시퀀스에 할당된다. 이는 4 개의 핑거 프로세서 중의 하나가 PN 시퀀스를 매 6.67 msec마다 롤 오버하는 결과를 가져온다. 그러면, 심볼 결합기는 핑거 프로세서 중의 하나에 대한 PN 롤에 "슬램"을 할 수 있으므로, 심볼 결합기 타이밍과 핑거 프로세서의 타이밍이 정렬될 수 있다. 또한, 슬립 제어기 (364) 는, 핑거 프로세서의 PN 롤에 대한 "슬램" 이 효과를 내는 경우에, 슬립을 개시하도록 설정될 수 있다. 이 "슬램에서 슬립까지" 기술은 슬립양자를 6.67 msec까지 감소시킨다. 그러나, 통상, 슬립 사이클은 심볼 결합기 내의 PN 롤과 같이 잘 정의된 경계 상에서 여전히 개시될 필요가 있다.
본 발명의 태양은, 데이터를 (있다면) 산발적이지만 기지의 시간에 전송할 수 있는 임의 채널을 처리하는 기술을 제공한다. 이 기술들은 cdma2000 에서 QPCH 상의 PI 비트와 PCH 상의 호출 메시지를 처리하는데 사용될 수 있는 이점이 있다. 여기서 설명되는 기술들은 거의 임의 시점에서 개시할 수 있는 슬립 사이클을 지원하고, 또한, 슬립 기간을 갖는 것은, 미세 슬립 양자에 기초하여 선택될 수 있다. 예를 들면, 후술하는 설계예에 있어서 슬립 양자는 512 개의 PN 칩들 (cdma2000 에서 416.6 μsec) 로서 선택되거나 어떤 다른 설계예에 대해서는 보다 작은 값이 되도록 선택될 수 있다.
상술한 바와 같이, 단말기에 할당되는 2 개의 PI 비트는 80 msec의 QPCH 슬롯 내에 전송되지만, 적어도 20 msec만큼 분리되어 있으며, 제 2 PI 비트는 관련 PCH 슬롯의 개시 20 내지 60 msec 전에 전송된다. 또한, 이 2 개의 PI 비트는, QPCH 에 대해서 19.2 kbps 또는 9.6 kbps 레이트 중 어느 것이 사용되는 지에 따라, 각각 104.2 또는 208.3 μsec만이 될 수 있다. 슬립기간으로 80 msec의 슬립양자가 사용되면, 단말기는 전체 QPCH 슬롯동안 2 개의 PI 비트를 모두 디코드하기 위해 웨이크업할 필요가 있을 수 있다. 그리고, 슬립기간으로 26.67 msec 또는 6.67 msec의 슬립 양자가 사용되더라도, PI 비트의 단기간에 비해 여전히 긴 기간이다. 보다 단기간의 슬립양자가 사용되는 경우, 예를 들면, PI 비트를 검출하는데 충분할 만큼만 길게 단말기가 웨이크업 하는 경우에는, 상당량의 배터리 전력이 절약될 수 있다.
작은 슬립 양자를 지원하기 위해서, 여러가지 타이밍 고려사항이 요구된다. 첫째, 슬립양자는, 단말기가 슬립으로부터 웨이크업하는 경우, 핑거 프로세서와 탐색기가 적절한 PN 위상으로 신속하게 이동할 수 있도록, 선택한다. 둘째, 슬립 양자는 심볼 결합기도 적절한 위치로 신속하게 이동할 수 있도록 선택한다. 이하, 이 2 개의 고려사항을 상세히 설명한다.
탐색기와 핑거 타이밍
도 5a 는 PN 시퀀스에 대한 전체 코드 공간을 나타내는 원의 도면이다. PN 시퀀스는 특정 데이터 패턴과 32,768 칩의 고정길이를 가지며, PN 시퀀스 각각의 칩이 각각의 PN 칩 인덱스에 할당된다. PN 시퀀스의 개시는 0 의 PN 칩 인덱스에 할당되고, PN 시퀀스의 마지막 칩은 32,767 의 PN 칩 인덱스에 할당된다. PN 시퀀스는, PN 시퀀스가 원의 최상위 (top) (즉, 0 의 PN 칩 인덱스가 라인 (512) 에 의해 나타내는 지점에 있음) 에 할당되어, 원의 원주 (510) 상에 위치되는 것으로 간주된다. 도 5a 에 나타내지는 않았지만, 원주 (510) 는 각각 균등하게 이격된 32,768 개의 점으로 분할되고, 각각의 점은 PN 칩 인덱스에 각각 대응한다. PN 시퀀스의 길이는, 원주 (510) 를 따라 시계방향으로, PN 원 둘레를 이동함으로써 횡단된다.
도 5a 에 나타낸 바와 같이, 수신 신호 (520) 는 수신 신호에서 피크 (peaks) 로 표현되는 다수의 다중경로를 포함할 수 있다. 각각의 다중경로는 단말기에서의 개별 도달시간과 관련된다. 특정 다중경로를 발견하기 위해서, 수신 신호에 대한 데이터 샘플들이 국부적으로 발생된 PN 시퀀스와 여러 칩 또는 서브-칩 오프셋에서 상관된다. PN 시퀀스의 의사랜덤 속성으로 인해서, 국부적으로 발생된 PN 위상이 다중경로의 위상과 일치하여 상관의 결과가 높은값을 갖게 되는 경우를 제외하면, 데이터 샘플과 PN 시퀀스와의 상관은 낮다. 탐색되는 칩 오프셋의 범위는 탐색창을 형성한다. 도 5a 에서 나타낸 실시예에서, 4 개의 다중경로가 수신 신호에서 발견되며, 이 다중경로들을 처리하기 위해서 4 개의 핑거 프로세서가 할당된다. 종종, 최초도달 다중경로의 타이밍이 단말기에서 시스템 시간으로 사용된다.
또한, 도 5a 에 나타낸 바와 같이, 심볼 결합기의 위치는 최초도달 다중경로의 위치로부터 화살표 (514) 에 의해 나타낸, 특정 개수의 PN 칩들 만큼 오프셋된다. 이 심볼 결합기 위치와 최초도달 다중경로 위치 사이의 오프셋은 예를 들면, 256 PN 칩, 또는 384 PN 칩일 수 있고, 도 5a 의 스케일에는 이를 나타내지 않는다.
도 5b 는 슬립으로부터 웨이크업 후의 PN 원의 도면이다. 슬립기간이 PN 시퀀스 길이의 정수배가 아닌 경우에는 (즉, PN 롤의 다수개가 아닌 경우), 다중경로가, 핑거 프로세서의 타이밍에 대해 슬립기간의 분수 PN 롤 부분에 비례하여 PN 원 둘레를 이동하도록 나타낸다. 도 5b 에 나타낸 예에서, 슬립 기간은 (L+1/4) PL 롤이며, 여기서 L 은 정수이다. 따라서, 다중경로들이 PN 원 상에 반시계방향으로 1/4 인, 1/4 PN 롤 (즉, 분수 부분) 만큼 이동된다.
도 5c 는, 슬립 기간의 분수 PN 롤 부분을 설명하기 위해서, 슬립으로부터 웨이크업 후에, 핑거 프로세서가 적절한 PN 위상으로 이동된 후의 PN 원의 도면이다. 분수 PN 롤을 갖는 슬립 기간에 기인한 다중경로의 변동을 보상하기 위해서는, 탐색기와 핑거 프로세서 내의 PN 생성기는 분수 PN 롤 (예를 들면, 도 5b 에 나타낸 예에서 PN 원 상에 1/4 반시계 방향) 과 동일한 양 만큼 동일한 방향으로 이동될 수 있다. 이 PN 위상 시프트는 "슬루잉 (slewing)", "마스킹 (masking)" 또는 이들의 결합에 의해 달성될 수 있다.
슬루잉을 함으로써, PN 시퀀스를 발생시키는데 이용되는 선형 시퀀스 시프트 레지스터 (LSSR) 는 이 LSSR 에 인가되는 클록을 조작함으로써 순방향 또는 역방향 으로 이동될 수 있다. 예를 들면, LSSR 이 칩 레이트에서 동작하는 경우, LSSR 은 1 개의 클록 펄스를 건너 뜀으로써 1 개의 PN 칩만큼 역방향으로 슬루잉될 수 있으며, 1 개의 추가 클록 펄스를 삽입 (즉, LSSR 을 1 차례 더블 클록) 함으로써 1 개의 PN 칩만큼 순방향으로 슬루잉될 수 있다. 일실시형태에서 단말기는 특정 기간 (예를 들면, 대략 2 msec) 내에 PN 원 상의 임의의 지점에서 핑거 프로세서를 슬루잉할 수 있는 능력을 갖도록 설계된다. 이는, 핑거 프로세서가 상대적으로 단기간에 적절한 위치로 슬루잉되어, PN 롤을 적절하게 위치시킬 수 있게 한다.
마스킹를 함으로써, LSSR 에 의해 생성된 "원시 (primary)" PN 시퀀스가 N 비트 마스크도 수신하는 마스크 회로에 제공되며, 여기서 IS-95 와 cdma2000 에서는 N=15 이다. 그 후, 마스크 회로는, 수신된 PN 시퀀스의 위상에 대하여 시프트된 위상을 갖는 시프트된 PN 시퀀스를 생성한다. 위상 시프트량은 적용된 마스크의 값에 의해 결정된다. 따라서, 마스크는 주된 PN 시퀀스의 위상이 새로운 위상에 효과적으로 "점프 (jump)" 하도록 사용될 수 있다. LSSR 마스크 회로는, 여기서 참조하는, 미국 특허 제 5,228,054 호에 개시된 바와 같이 구현될 수 있다.
마스크는 임의 증분의 PN 위상 시프트를 제공하도록 생성될 수 있다. 그러나, 통상, cdma2000 시스템에서 기지국에 할당되는 PN 시퀀스는 64 PN 칩들의 정수배 만큼 서로 위상이 오프셋되어 있으므로, PN 시퀀스를 원하는 위상으로 시프트시키는데 사용하기 위해 64 PN 칩들 만큼 분리되는 PN 시퀀스를 생성할 수 있는 마스크가 저장된다. 또한, PN 시퀀스를 64 PN 칩 보다 적은 증분으로 (예를 들면, 32, 16, 8 PN 칩) 시프트할 수 있는 마스크가 사용될 수 있다. 그러나, 증분 사이즈가 1/2만큼 감소될 때마다 (예를 들면, 64 PN 칩에서 32 PN 칩으로), 마스크가 2 배 만큼 많이 필요하고, 스토리지 요건이 대략 2 배가 된다.
또한, 보다 적은 시간에, 임의의 원하는 위상을 갖는 PN 시퀀스를 제공하도록, 마스킹이 슬루잉을 결합하여 사용할 수도 있다. 마스킹은 거친 증분으로 (예를 들면, 64 PN 칩 증분) PN 시퀀스의 위상을 조절하는데, 이용할 수 있다. 그 후, 슬루잉은 미세한 증분 (예를 들면, 1/8 PN 칩 증분) 으로 PN 시퀀스의 위상을 조절하는데 사용할 수 있다. 따라서, 슬루잉을 통하여 달성하면 더 많은 시간이 소요되는 큰 위상 조절을 해결하는데 마스킹을 이용할 수 있는 이점이 있다.
일실시형태에서, 슬립으로부터 웨이크업 후에, 적절한 PN 칩 오프셋으로 PN 생성기를 슬루잉할 필요성을 피하기 위해서, 슬립기간이, 마스킹 증분의 정수배 (예를 들면, 64 PN 칩들의 정수배) 가 되도록 선택될 수 있다.
일실시형태에서, 이하 설명되는 일정한 이점을 획득하기 위해서, 핑거 프로세서에 슬루잉이 사용되고, 탐색기에서 마스킹을 사용한다.
심볼 결합기 타이밍
상술한 바와 같이, 심볼 결합기는 단말기에 시스템 시간을 제공하는데 사용할 수 있으며, 통상 그 타이밍은 최초도달 다중경로로부터 유도된다. 심볼 결합기 타이밍을 제공하는데 결합 카운터가 사용될 수 있으며, 그 타이밍 또는 특정 핑거 프로세서에 기초하여 천천히 또는 갑자기 슬램되도록 조절될 수 있다. 여기서 사용된 바와 같이, "슬램" 은 기지의 기준시간에 대한 심볼 결합기 타이밍 (통상, 80 msec) 의 리셋 (0 또는 다른 특정 값) 이며, 통상 지정된 핑거 프로세서 (예를 들면, 최초도달 다중경로를 처리하도록 할당된 핑거 프로세서) 상의 PN 롤 이벤트에 의해 트리거된다.
주 제어기는 슬램을 인에이블 또는 디스에이블하고 슬램할 특정 핑거 프로세서를 더 선택할 수 있다. 통상, 슬램으로 인한 급격한 타이팅의 변화에 더하여, 심볼 결합기 타이밍은 부드럽게 (예를 들면, 각각의 160 msec 동안 심볼 결합기 타이밍에서의 1/8 칩 변화) 변경되도록 규정된다. 정수배가 아닌 PN 롤 의 슬립 후에 적절한 심볼 결합기 타이밍을 획득하기 위한 기술들을 설명한다.
분수 PN 롤을 갖는 슬립 기간은 심볼 결합기 타이밍에 영향을 준다. 일실시형태에서, 결합기 카운터는 슬립으로부터 웨이크업 후에, 정정되지 않는다. 오히려, 슬립에 대한 분수 PN 롤 부분이 "가상 심볼 결합기" 오프셋에 추가된다. 그러면, 시스템 시간은 가상 심볼 결합기 오프셋을 결합기 카운터로부터의 값에 가산함으로써 획득할 수 있다. 이 기술은, 본 발명의 양수인에게 양도되고 여기서 참조하는, 2000년 3월 31일에 출원되고 발명의 명칭이 "Symbol Combiner Synchroniztion after a Jump to a New Time Alignment" 인 미국 특허출원번호 제 09/540,302 호에 더 상세히 개시되어 있다. 수신 신호 타이밍과 심볼 결합기 타이밍의 정렬이 필요하면, 핑거 프로세서에 대한 PN 롤 위치가 적절하게 설정되어 있다고 (예를 들면, 슬루잉 및/또는 마스킹에 의해) 가정하여, 최초도달 다중경로에 대한 핑거 프로세서에의 슬램을 행할 수 있다.
도 6 은 심볼 버퍼에서의 판독 및 기입 타이밍을 도표로 설명한 다이어그램이다. 상술한 바와 같이, 통상, 심볼 버퍼는 원형버퍼로서 구현되어, 각각의 판독 및 기입에 대하여 동일한 방향으로 (예를 들면, 도 6 의 우측으로) 각각 판독 및 기입 포인터가 각각 진행한다. 심볼 결합기 깊이는, 최초도달 다중경로의 기입위치와 모든 버퍼에 대한 판독 위치 간의 거리이다. 또한, 판독 위치는 심볼 결합기 판독 위치, 또는 간단하게, 심볼 결합기 위치라 지칭한다.
또한, 분수 PN 롤을 갖는 슬립 기간은 심볼 버퍼의 판독포인터와 기입포인터에 영향을 준다. 심볼 버퍼에 대한 기입 및 판독 위치 (또는 어드레스) 는, 도 3 에 나타낸 바와 같이, 핑거 카운터와 결합기 카운터에 의해 제공된다. 또한, 핑거 카운터가, 슬립으로부터 웨이크업 후에 적절한 PN 위상으로 이동되는 경우 (예를 들면, PN 원을 따라 핑거 프로세서의 PN 생성기를 그들의 적절한 PN 위상으로 슬루잉함으로써), 심볼 버퍼 내의 기입 위치가 그에 대응하여 이동된다. 따라서, 이는 심볼 결합기 깊이에 영향을 준다. 적절한 심볼 결합기의 깊이로, 다양한 방식에 기초하여 슬립으로부터 웨이크업 후에, 유지할 수 있다.
제 1 방식에서는, 핑거 프로세서의 PN 생성기가 심볼 버퍼 사이즈의 정수배로 PN 원 둘레에 슬루잉된다. 각각의 심볼버퍼가 원형 버퍼 (예를 들면, 8 개 심볼) 로서 구현되면, 512 PN 칩의 정수배인 슬루잉도 이전과 동일한 기입 위치가 된다. 슬립후에 판독 위치가 변경되지 않으면, 심볼 결합기 깊이는 변경되지 않는 상태를 유지한다.
제 2 방식에서는, 심볼 결합기 판독 위치를, 심볼 결합기를 최초도달 다중경 로에 할당된 핑거 프로세서의 PN 롤에 슬램하도록 함으로써, 적절한 심볼 결합기 깊이로 이동시킬 수 있다. 이는, PN 롤을 트리거하는 위치로 핑거 프로세서의 PN 생성기를 이동시킴으로써 달성할 수 있다. 그 핑거 프로세서에 의해 할당된 다중경로를 처리하는데 필요한 적절한 PN 위상은 (슬루잉된) PN 시퀀스를 마스킹함으로써 획득할 수 있다.
제 3 방식에서는, 심볼 버퍼 사이즈의 정수배와 동일하도록 슬립 양자를 선택하고, 그에 대응하여, 심볼 버퍼 사이즈의 정수배가 되도록 슬립기간를 양자화한다. 이 방식에서는, 슬립으로부터 웨이크업 후 기입위치와 판독위치를 효과적으로 변경하지 않으므로, 심볼 결합기 깊이도 유지한다. 이러한 방식은 심볼 결합기의 슬램이 슬립후에 원하는 심볼 결합기 깊이를 획득하는 요구를 제거한다. 8 개의 심볼 사이즈를 갖는 상술한 예시적인 심볼 버퍼 설계에서는, 512 PN 칩, 즉 416.7 μsec가 되도록 슬립 양자를 선택할 수 있다.
따라서, "순시 (instant)" 슬립을, 거의 임의의 시점에서 슬립을 개시하는 능력과 작은 슬립 양자에 기초하여 행할 수 있다. 이 순시 슬립은 QPCH 와 PCH 를 처리하는데 단말기가 웨이크업할 필요가 있는 시간량을 감소하여, 소모전력을 감소시키고 대기시간을 증가시킨다.
QPCH 상의 PI 비트 처리
QPCH 상의 PI 비트와 PCH 상의 호출 메시지를 처리하는데, 다양한 방식을 이용할 수 있다. 이하, 일부 방식들을 설명하지만, 다른 방식들도 고려될 수 있고 본 발명의 범위내에 있다.
제 1 방식으로는, 단말기가, 관련 PCH 슬롯을 처리하는 지 여부를 결정하기 위해서, 주어진 QPCH 상의 2 개의 PI 비트 모두를 처리한다. 이 방식에서, 어떠한 호출 메시지도 단말기에 전송되지 않는다는 것을 나타내는 2 개의 PI 비트를 오프 비트로서 모두 검출하면, PCH 를 처리하지 않는다. 한편, 호출메시지가 단말기에 전송되는 것을 나타내는 소거 (erasure) 또는 온 비트로서, 2 개의 PI 비트중의 하나를 검출하면, PCH 를 처리한다. 신뢰성있게 검출되지 않은 PI 비트에 대해서는 소거가 선언된다. 이 조건은 (1) PI 비트에 대해 검출된 에너지가 ON 비트를 나타내는데 사용되는 제 1 에너지 문턱값보다는 낮고 OFF 비트를 나타내는데 사용되는 제 2 에너지 문턱값보다는 높다는 것, 및/또는 (2) 수신된 파일럿에 대해 검출된 에너지가 제 3 에너지 문턱값보다 낮다는 것에 의해, 나타낼 수 있다. 이 방식은 호출 메시지의 손실가능성을 감소시키지만, 더 많은 전력을 소모한다.
제 2 방식으로는, 어떠한 호출메시지도 그 단말기에 전송되지 않는 것을 2 개의 검출된 비트중의 하나가 나타내면, 단말기는 PCH 의 처리를 건너 뛴다. 이 방식에서는, 단말기는 오프 비트로서 제 1 PI 비트를 검출되면, 제 2 PI 비트를 처리하지 않는다.
제 3 방식으로는, 단말기가 PCH 를 처리할지 여부를 결정하기 위해서 신뢰성 있게 검출된 제 1 PI 비트를 이용한다. 이 방식에서, 단말기는 제 1 PI 비트가 소거로서 검출되는 경우에만, 제 2 PI 비트를 처리한다.
제 4 방식으로는, 비트가 신뢰성있게 검출될 수 있다고 추정되는 경우, 단말기가 단지 1 개의 PI 비트만을 처리한다. 이러한 추정은 QPCH 채널, 파일럿 채널, 또는 어떤 다른 채널에 기초하여 행할 수 있다. 처리되지 않거나 소거로서 2 개의 PI 비트 각각을 검출하는 경우, 또는 온 비트로서 PI 비트들 중 하나를 검출하는 경우에, 단말기는 PCH 를 처리한다.
제 5 방식으로는, 단말기가 1 개의 PI 비트 (제 1 PI 비트 또는 제 2 PI 비트) 를 검출하면, 그 검출된 PI 비트에 기초하여 PCH 를 처리한다.
제 6 방식으로는, 단말기는 QPCH 상의 PI 비트를 무시하고, 그에 관계없이 웨이크업하여 PCH 를 처리한다.
통상, 검출된/검출되지 않은 PI 비트가 호출 메시지가 수신 (upcoming) PCH 슬롯에서 단말기에 전송될 수 있는지에 대하여 결론에 이르지 못하면, PCH 를 처리하도록 단말기를 설계할 수 있다.
도 7 은, 본 발명의 일실시형태에 따른, QPCH 및 PCH 의 처리에 대한 타임라인의 도면이다. 이 실시형태에서, 단말기가 시간상 거의 임의의 지점에서 (즉, 1/4 PN 롤에 대한 경계, 26.67 msec 타이밍, 또는 80 msec 타이밍 보다 더 세밀한 시간상 개별 지점에서) 슬립을 개시할 수 있으며, 또한 적은 슬립 양자 (예를 들면, 512 PN 칩) 에 기초하여 결정되는 기간 동안 슬립할 수도 있다. 이하 설명하는 바와 같이, 이에 의해, 단말기는 주어진 QPCH 슬롯에서 할당된 PI 비트 쌍 사이에 슬립할 수 있으며, 관련 PCH 슬롯의 개시와 제 2 PI 비트 사이에서도 슬립할 수 있다.
T1 시점에서 단말기는 QPCH 상의 제 1 PI 비트에 대해서 웨이크업하고, 다중경로를 재획득하도록 준비한다. 이 준비는 탐색기에 대한 PN 생성기를 마스킹하고, 핑거 프로세서에 대한 PN 생성기를 마지막 슬립 기간의 분수 PN 롤 부분에 기초하여 적절한 PN 위상으로 슬루잉한다. 마스킹이 설계에 의해 이후 PN 롤을 적절한 시간에 생성할 수 있게 하는 것을 달성하지 못하는 경우, 핑거 프로세서는 이를 달성하는데 슬루잉을 이용할 수 있다. (탐색기가 아닌) 핑거 프로세서의 PN 롤을 심볼 결합기 슬램을 위해 사용할 수 있기 때문에, 핑거프로세서에 대해 슬루잉은 이용되고 탐색기에 대하여 마스킹을 이용할 수 있는 이점이 있다. 그 후, 어느 경우에서도, QPCH 는 핑거 프로세서에 의해 처리되며, 단말기에 할당되는 제 1 PI 비트가 T2 시점에서 검출된다. 그 후, 단말기는 다음에 요구되는 웨이크업 시간까지 슬립을 준비한 후, T3 에서 슬립에 진입한다.
상술한 제 2 방식에서, 단말기는 온 비트 또는 소거로서 제 1 PI 비트를 인식하는 경우에만 웨이크업하여 제 2 PI 비트를 처리한다. 한편, 단말기가 오프 비트로서 제 1 PI 비트를 검출하면 (다음 PCH 스롯에서 어떠한 호출 메시지도 단말기에 전송되지 않는 것을 나타내면), 단말기는 그 단말기에 할당되는 다음 QPCH 슬롯에서 제 1 PI 비트 이전의 T1 시점까지 슬립한다.
단말기가 제 2 PI 비트를 처리할 필요가 있는 경우에는, 시점 T4 에서 웨이크업하여, 다중경로를 다시 획득하도록 준비한다. 이 준비는, 탐색기 PN 생성기를 마스킹하고 핑거 프로세서 PN 생성기를 T3 와 T4 시점 사이의 마지막 슬립 기 간의 부분적인 PN 롤 부위에 기초하여 적절한 PN 위상으로 다시 슬루잉한다. 그 후, QPCH 는 핑거 프로세서에 의해 처리되며, 단말기에 할당된 제 2 PI 비트가 T5 시점에서 검출된다. 그 후, 단말기는 다음에 요구되는 웨이크업 시간까지 슬립을 준비한 후, T6 시점에서 슬립에 진입한다.
상술한 제 2 방식에서, 단말기는, 온 비트 또는 소거로서 제 2 PI 비트를 검출하는 경우에만 웨이크업하여 PCH 를 처리하며, 그렇지 않으면, 다음 할당된 QPCH 슬롯의 제 1 PI 비트까지 슬립한다.
단말기가 PCH 를 처리할 필요가 있으면, T7 시점에서 웨이크업해서, 다중경로를 다시 요구하는 것을 준비한다. 이 준비는 탐색기 PN 생성기를 마스킹하고 핑거 프로세서 PN 생성기를 T6 과 T7 시점 사이에서 마지막 슬립기간의 부분적인 PN 롤 부위에 기초하여 적절한 PN 위상으로 슬루잉한다. 그 후, 핑거 프로세서가 다중경로에 할당되고, PCH 타이밍, 프레임 타이밍, 및 PN 타이밍이 T8 시점에서 수신된 PCH 의 타이밍에 리셋되도록 준비된다.
T9 시점에서, (80 msec) PCH 타이밍, (20 msec) 프레임 타이밍, 및 (26.67 msec) PN 타이밍은 최초도달 다중경로에서 핑거 프로세서의 타이밍에 기초하여 모두 리셋 (슬램) 된다. 또한, 디코더가 적절한 상태로 초기화된다 (예를 들면, 비터비 디코더가 적절한 개시 상태로 초기화된다). 그 후, PCH 는 채널상에서 전송되는 호출 메시지를 복원하도록 처리된다. 호출 메시지의 제 1 프레임을 디코딩시, 단말기는 메시지가 단말기에 도달될 수 있는지 및/또는 추가적인 처리가 필요한 지를 결정할 수 있다. 단말기가 PCH 를 계속 처리하거나 어떠한 다른 동작을 수행할 필요가 없는 경우에는, 다음의 획득된 웨이크업 시간 (다음의 할당된 QPCH 슬롯에서 제 1 PI 비트) 까지 슬립을 준비하여, T10 시점에서 슬립에 진입한다.
QPCH 와 PCH 상의 데이터와 같이 산발적으로 전송되는 데이터를 처리하는데 수많은 방식이 사용될 수 있다. 그 예로서, T2 와 T5 시점에서 QPCH 상의 PI 비트를 검출하는 여러 방식을 이하 설명한다. 또한, 산발적으로 전송되는 데이터를 처리하는 다른 방식이 구현될 수 있고, 본 발명의 범위 내에 있다.
제 1 방식에서 (또한, "온라인" 방식으로 지칭되는), 강한 다중경로를 발견하도록 탐색이 초기에 행해진 후, 발견된 다중경로에 핑거 프로세서가 할당된다. 이 할당은, PI 비트의 신호세기를 적절하게 검출하기 위해서, 원하는 PI 비트의 충분히 한참 앞에 있어야 한다. 각각의 PI 비트가 온/오프 키 비트로서 전송되므로, 전송된 PI 비트값은 PI 비트의 에너지를 결정하고 (예를 들면, 당업계에서 기지인, 수신 신호 세기 표시자 (RSSI) 를 사용) 특정 에너지 문턱값에 대하여 검출된 에너지를 비교함으로써 검출될 수 있다.
제 2 방식 (또한, "오프라인" 방식으로서 지칭되는) 에서, 원하는 PI 비트 둘레의 작은 시간 창에서의 데이터 샘플이 캡쳐되어 샘플 버퍼에 저장된다. 그 후, 다중경로에 대한 탐색, 핑거 프로세서의 할당, 및 PI 비트의 검출은 샘플 버퍼에서 저장된 데이터 샘플에 기초하여 행해진다. 샘플 버퍼의 사용은 아날로그 회로 (예를 들면, RF 회로) 가 켜져야 할 필요가 있는 시간량을 더욱 줄일 수 있다. 예를 들면, T1 과 T3 간의 간격과 T4 와 T5 와의 간격은 단축될 수 있으며, 그 결과, 슬립 기간을 증가시켜, 전력 소모를 줄이고 대기시간을 증가시킨다.
단기간의 슬립에서는, 꺼져야 할 회로의 양이 슬립기간과 회로의 요건에 의존할 수 있다. 예를 들면, 어떤 RF 회로는 적절하게 워밍업 (warm up) 하는데 비교적 장기간 (예를 들면, 10 msec 이상) 을 요구할 수 있다. 슬립기간이 특정 회로의 워밍업 요건보다 짧다면, 그 회로는 슬립기간동안 온 상태로 남게된다. 예를 들면, 2 개의 PI 비트가 서로 가깝거나, 제 2 PI 비트가 관련 PCH 슬롯의 개시와 가까우면, 충분한 슬립을 행해서 RF 회로가 오프되는데 시간이 충분하지 않다. 이 경우, RF 회로는 계속 온 상태로 남게 되며, 복조기와 디코더 하드웨어만이 전력을 절약하기 위해서 오프될 수 있다. 또한, 복조기와 디코더 하드웨어는 온 상태로 남아서, 슬루잉 또는 마스킹이 요청되지 않을 수 있다.
슬립 사이클
도 8 은 본 발명의 일실시형태에 따른 슬립 사이클의 도면이다. 슬립제어기가 슬립 사이클에 진입하기 전에, 슬립 기간은 현재 시간과 단말기가 웨이크업하는데 필요한 시간 (예를 들면, 다음 PI 비트 또는 수신 (upcoming) PCH 슬롯의 개시시간) 에 기초하여 결정된다. 통상, 특정 시간량이 슬립을 준비하는데 필요하다 (예를 들면, 슬립 기간을 결정하고, 하드웨어에 대한 제어신호를 발생시키는 등). 이 준비시간은 추정될 수 있는 시갼량 변수일 수 있다. 그 후, 추정된 슬립 개시시간이 현재 시간과 추정 준비기간과의 합으로서 결정될 수 있다. 슬립기간은 원하는 웨이크업 시간과 추정 슬립개시시간의 차로서 결정될 수 있다.
복조기와 디코더 하드웨어로의 클록은 전체 슬립기간동안 디스에이블된다. 추정 슬립 개시시간 후에도 (예를 들면, 실제 준비기간이 추정보다 길기 때문에) 복조기와 디코더 하드웨어에 클록이 여전히 인가되는 경우에는, 실제 슬립 개시시간과 추정 슬립 개시시간 간의 에러가 발생한다. 그러한 경우, 실제 하드웨어 타이밍 (클록이 실제 디스에이블되는 경우) 은 예측 하드웨어 타이밍 (클록이 추정 슬립 개시시간에서 디스에이블된다고 가정) 보다 앞설 것이다. 웨이크업시 상보적인 (complementary) 현상이 발생하며, 원하는 웨이크업 시간이 약간 지난 후까지 클록이 하드웨어에 인가되지 않는다. 따라서, 실제 웨이크업 시간과 원하는 웨이크업 시간 간의 에러가 발생한다. "슬립으로의 진입 (going to sleep)" 에러가 "슬립으로부터 웨이크업 (waking up from sleep)" 에러와 동일하기 때문에, 하드웨어 타이밍은 클록이 재인가되는 경우에 예측된 바와 같다.
원하는 시간보다 늦게 웨이크업하는 것을 방지하기 위해서, 도 8 에 나타낸 바와 같이, 모든 예측되는 동작상황에 대한 최악의 준비시간으로서 준비시간이 추정될 수 있다.
역 (converse) 이 발생하고, 실제 슬립개시시간이 예측 슬립개시시간보다 이르면 (예를 들면, 실제 준비시간이 추정시간보다 짧기 때문에), 실제 하드웨어 타이밍은 (클록이 디스에이블되는 경우) 예측 하드웨어 타이밍 후에 있을 것이다. 그러나, 웨이크업시 상보적인 현상이 발생하여 "슬립으로의 진입" 에러를 없앨 것이다. 2 개의 에러가 동일하므로, 하드웨어 타이밍은 클록이 재인가되는 경우의 예측된 바와 같다.
순시 슬립으로부터 웨이크업
통상, 어떤 작업이 슬립으로부터 웨이크업 시 행해진다. 슬립으로부터의 웨이크업을 나타내기 위해서 인터럽트 (interrupt) 신호가 주 제어기에 제공될 수 있다. 그 후, 주 제어기는 이 인터럽트 신호를 재획득 프로세스를 개시하는 표시로서 이용할 수 있다. 어떤 단말기 하드웨어 설계에서는, PN 롤이 심볼 결합기에서 발생하는 경우에 이 인터럽트 신호가 발생될 수 있으며, 최초도달 핑거로부터 4 또는 6 개의 심볼만큼 지연될 수 있다.
통상, 단말기가 PN 롤 상에서 슬립하도록 동작되면, 상술한 하드웨어는 클록이 다시 온 되는 경우, 웨이크업시 PN 롤 인터럽트 신호를 발생시킨다. 이 인터럽트 신호는, 클록이 다시 온 이므로 재획득 프로세스가 개시될 수 있음을 주제어기에 알린다.
"순시" 슬립에서는, 단말기가 PN 롤 상에 슬립할 필요가 없다. 따라서, 상기 하드웨어 설계에서, 클록이 다시 온되는 경우에 PN 롤이 발생하지 않는다면 PN 롤 인터럽트 신호가 발생되지 않는다. 특히, 하드웨어 타이밍이 슬립으로 진입하는 경우에는, 하드웨어 타이밍은 PN 롤로부터 특정 기간 (예를 들면, 5 msec) 일 수 있다. 웨이크업시 클록이 하드웨어에 재인가되는 경우, PN 롤이 이 특정 기간 (예를 들면, 5 msec) 후에 발생되고, PN 롤 인터럽트 신호는 이 PN 롤이 발생할 때까지 발생되지 않는다. 다음 PN 롤에 대한 대기 기간의 낭비를 방지하기 위해서, 주제어기가 웨이크업시 재획득을 개시한다는 것을 알리는데 서로다른 신호가 이용될 수 있다.
제 1 방식에서, 웨이크업시 클록이 다시 온되는 경우, 인터럽트 신호를 발생하도록 추가적인 하드웨어가 제공된다. 예를 들면, 이 인터럽트 신호는 클록 생성기 (366) 에 의해 생성되어, 도 3 의 제어기 (260) 에 직접 제공된다. 이 방식은 새 하드웨어 설계 상에 구현될 수 있으며, 기존 하드웨어 설계에서는 실용적이지 않을 수 있다.
제 2 방식에서, 다음 PN 롤 이전의 여유시간이 RF 회로에 대한 워밍업 기간으로 흡수될 수 있다. 예를 들면, RF 회로에 대한 워밍업 기간이 30 msec이고, 하드웨어가 PN 롤 20 msec 이전에 슬립에 진입하는 경우, 프로그래밍된 워밍업 시간은 10 msec (즉, 30 msec - 20 msec) 로 감소될 수 있다. 이 경우, 웨이크업 10 msec 후, 슬립제어기가 클록을 인에이블하고 복조기 하드웨어가 동작하게 된다. 그 후, 20 msec 후에, PN 롤 인터럽트 신호가 복조기 하드웨어에 의해 생성되어, RF 워밍업 기간의 말단과 거의 일치하게 된다. 이 지점에서, 주 제어기는 재획득을 개시할 수 있으며, RF 회로가 준비상태에 있게 된다. 이 방식은, RF 워밍업 시간이 "다음 PN 롤의 대기" 시간을 초과하는 경우에 이용될 수 있다.
제 3 방식에서, 탐색기는 슬립으로부터 웨이크업하고 잠시 후에 인터럽트를 발생시키도록 프로그래밍된다. 슬립으로의 진입 이전에, 탐색기는 작은 탐색을 행하도록 프로그래밍될 수 있다. 그 경우, 슬립 제어기는 클록을 오프시켜, 탐 색기의 상태가 동작하지 않게 (freeze) 한다. 슬립 제어기가 클록을 다시 인에이블하는 경우, 탐색기는 계속 동작하며, 마지막 슬립 이전에 프로그래밍된 작은 탐색을 종료하여 덤프 (dump) 인터럽트를 발생시킨다. 주 제어기는 탐색 결과를 무시하지만, 이 탐색 덤프 인터럽트로부터 클록이 다시 온 되었다는 것을 설명할 수 있다. 작은 탐색은 슬립 제어기가 탐색이 종료하기 전에 클록을 오프시키는 (그리고 탐색기를 디스에이블하는) 것을 보장하기에 충분히 길어야 하며, 주제어기가 웨이크업한 후 가능한 한 빨리 클록을 다시 인에이블하는 것이 알도록 가능한 한 짧아야 한다.
도 9 는 본 발명의 일 실시형태에 따라서 슬립을 행하는 프로세스 (900) 의 흐름도이다. 먼저, 단계 912 에서, 슬립기간이 식별된다. 슬립은, 예를 들면, 현재시간과 다음 처리 시간 간의 시간차가 특정 시간 문턱값과 같거나 그보다 긴 경우와 같은 다양한 조건과 이벤트에 의해, 트리거될 수 있다. 일 태양에서, 이 시간문턱값은 PN 롤의 1/4 (즉, PN 시퀀스 길이의 1/4 보다 작은) 보다 작을 수 있다.
슬립 조건이 식별되면, 단계 914 에서 슬립기간과 슬립 개시시간이 결정된다. 슬립기간은 PN 롤의 정수배가 아닐 수 있으며, 슬립기간의 분수 부분이 PN 롤의 1/4 보다 적을 수 있다. 상술한 바와 같이 슬립 기간과 슬립 개시시간은 결정될 수 있다. 그 후, 단계 916 에서, 단말기는 그 결정된 기간동안 그리고 대체적으로 결정된 개시시간에서 개시하는 슬립을 행한다.
여기서 설명하는 기술은 QPCH 상에서 전송되는 PI 비트를 검출하는데 이용될 수 있는 이점이 있다. 비교적 미세 증분 (예를 들면, 512 PN 칩들의 정수배) 의 슬립기간을 선택하여 슬립을 개시하고 거의 임의의 시점에서 웨이크업할 수 있는 성능이 있으면, 단말기는 동일한 QPCH 슬롯 상의 할당된 1 쌍의 PI 비트간의 슬립 또는 할당된 PI 비트와 PCH 슬롯의 개시간의 슬립을 행할 수 있다. 단일 PI 비트를 웨이크업하여 처리하는 성능으로 인해, 전력소모가 감소되고 대기시간이 연장된다.
도 10 은 본 발명의 일 실시형태에 따라서 QPCH 상의 PI 비트를 검출하는 프로세스 1000 의 흐름도이다. 통상, 프로세스 1000 은 도 7 에 나타낸 타임라인에 맞게 변형된다. 먼저, 단계 1012 에서, 단말기가 웨이크업하여 제 1 PI 비트를 처리한다. 단계 1014 에서 결정되는 바와 같이, 제 1 PI 비트가 오프 비트로서 검출되면, 프로세스는 단계 1028 로 진행한다. 한편, 단계 1016 에서, 단말기가 동일한 QPCH 슬롯 상의 제 2 PI 비트까지 슬립을 행한다. 이 단기간의 슬립은 여기서 설명하는 기술을 이용하여 달성될 수 있다.
단계 1018 에서, 단말기가 웨이크업하여 제 2 PI 비트를 처리한다. 단계 1020 에서 결정되는 바와 같이, 제 2 PI 비트가 오프 비트로서 검출되는 경우에는, 프로세스는 단계 1028 로 진행된다. 한편, 단계 1022 에서, 단말기는 관련 PCH 슬롯의 개시까지 슬립을 행한다. 그 후, 단계 1024 에서, 단말기가 웨이크업하여 관련 PCH 슬롯상의 호출 메시지를 처리한다. 단계 1026 에서 결정되는 바와 같이, 수신 메시지가 추가 동작이 행해질 필요가 있음을 가리키면, 단말기는 단계 1026 에 남아서 호출채널을 처리하거나 및/또는 요청되는 동작을 행하는 것을 계속 행한다. 한편, 단계 1028 에서, 단말기가 다음의 할당된 QPCH 슬롯의 제 1 PI 비트까지 다른 슬립을 행한다. 그 후, 프로세스가 종료된다.
여기서 설명하는 기술은 1 개의 PI 비트에서 다른 또하나의 PI 비트까지, 1 개의 PI 비트에서 PCH 슬롯의 개시까지, 그리고 그 PCH 슬롯에서 PI 비트까지 슬립하는데 사용된다. 이 기술은 단말기가 PCH 를 모니터하는 경우 QPCH 동작에 대해서 사용될 수 있다. 상술한 바와 같이, 이 기술은 다른 유형의 산발적으로 전송되는 데이터에 대해서 사용될 수 있다. 또한, 예를 들면, 단말기는 80 msec 경계에서 개시하는 (PCH 슬롯과 같이) 브로드캐스트 슬롯에서 발생하는 브로드캐스트 메시지를 모니터한다. 그러나, 브로드캐스트 슬롯은 (현재), 브로드캐스트 슬롯 100 msec 이전에 개시하는 QPCH 내의 표시자 비트를 갖고 있지 않다. 여기서 설명하는 기술을 이용하여, PI 비트가 0 으로서 검출되면, 액세스 단말기는 어떤 특정 기간동안 슬립한 뒤 브로드캐스트 슬롯에서 웨이크업할 수 있다.
명확성을 위해서, 본 발명의 다양한 태양과 실시형태를 IS-95 와 cdma2000 에 대해서 상세히 설명한다. 또한, 여기서 설명하는 기술들은 다른 CDMA 와 무선통신 시스템에서도 이용될 수 있다. 예를 들면, 단말기 (W-CDMA 에서 사용자 장치 (UE) 로 지칭됨) 에 호출 표시자를 전송하는데 이용되어 호출 표시자 채널 (PICH) 이 역시 지원되는 W-CDMA 시스템에서 이 기술들이 사용될 수 있다. cdma2000 과 W-CDMA 간에는 여러 차이점이 존재하며, 여기서 설명하는 기술들은 W-CDMA 에의 이용을 위해서 변형될 수 있다. 예를 들면, W-CDMA 는 전송 이전에 데이터를 확산하기 위해 38,640 칩 길이의 스크램블링 시퀀스 (scrambling sequence; PN 시퀀스 대신) 를 이용한다.
여기서 설명하는 기술은 다양한 수단에 의해 구현될 수 있다. 예를 들면, 이 기술은 하드웨어, 소프트웨어, 또는 그들의 결합으로 구현될 수 있다. 하드웨어 구현에 있어서는, 슬립을 행하고 다양한 유형의 산발적으로 전송되는 데이터를 처리하는데 사용되는 구성요소는 1 이상의 애플리케이션 특정 집적회로 (ASICs), 디지털 신호 처리기 (DSPs), 디지털 신호 처리장치 (DSPDs), 프로그래머블 논리소자 (PLDs), 제어기, 마이크로제어기, 마이크로프로세서, 여기서 설명하는 기능을 행하도록 설계된 다른 전자유닛, 또는 이들의 결합으로 구현될 수 있다.
소프트웨어 구현에 있어서는, 슬립을 행하고, 다양한 유형의 산발적으로 전송되는 데이터를 처리하는데 이용되는 구성요소는, 여기서 설명하는 기능을 행하는 모듈 (예를 들면, 절차, 함수 등등) 로 구현될 수 있다. 소프트웨어 코드는 메모리 유닛 (예를 들면, 도 2 의 메모리 (262) 에 저장되어 프로세서 (예를 들면, 주 제어기 (260) 및/또는 슬립 제어기 (364))에 의해 행해질 수 있다. 그 메모리 유닛은, 프로세서 내에서 또는, 당업계에서 기지의 다양한 수단을 통해 프로세서에 통신결합될 수 있는 프로세서의 외부에서 구현될 수 있다.
상술한 실시형태들은 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 이 실시형태의 다양한 변형이 당업자에게 명백하며, 여기서 정의한 고유한 원리는 본 발명의 정신 또는 범위를 벗어나지 않으면서 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 여기서 설명하는 실시형태에 한정하려는 것이 아니라 여기서 개시하는 원리와 신규한 특징과 조응하는 최광위를 부여하려는 것이 다.

Claims (31)

  1. CDMA 통신시스템에서 전력을 절약하고 대기상태를 연장하기 위하여 QPCH 호출 표시자 비트를 처리하는 방법으로서,
    슬립 (sleep) 조건을 식별하는 단계; 및
    임의의 순간에서 슬립개시를 트리거링하여 심볼 결합기에서 롤 이벤트를 하게 만드는 핑거 롤의 이용을 제거하는 단계를 포함하는 것을 특징으로 하는 QPCH 호출 표시자 비트의 처리방법.
  2. 무선통신시스템에서, 지정된 시점에 특정 코드채널을 통해 전송되는 데이터를 처리하는 방법으로서,
    슬립 조건을 식별하는 단계; 및
    전송이전에 상기 데이터를 확산하는데 이용되는 PN 시퀀스 길이의 비정수배인 기간의 슬립을 행하는 단계를 포함하며,
    그 슬립 기간의 분수 부분이 PN 시퀀스 길이의 1/4 보다 작은 것을 특징으로 하는 데이터 처리방법.
  3. 제 2 항에 있어서,
    상기 데이터는 긴급호출채널 (QPCH) 을 통해 전송되는 호출 표시자 비트에 대응하는 것을 특징으로 하는 데이터 처리방법.
  4. 제 3 항에 있어서,
    상기 슬립은 특정 QPCH 슬롯내의 1 쌍의 호출 표시자 비트들 간에 행해지는 것을 특징으로 하는 데이터 처리방법.
  5. 제 2 항에 있어서,
    상기 데이터는 호출채널 (PCH) 을 통해 전송되는 호출 메시지에 대응하는 것을 특징으로 하는 데이터 처리방법.
  6. 제 2 항에 있어서,
    상기 데이터는 브로드캐스트채널을 통해 전송되는 브로드캐스트 메시지에 대응하는 것을 특징으로 하는 데이터 처리방법.
  7. 제 2 항에 있어서,
    상기 슬립기간은, 상기 PN 시퀀스 길이의 1/4 보다 작은 시간 증분의 정수배로서 선택되는 것을 특징으로 하는 데이터 처리방법.
  8. 제 7 항에 있어서,
    상기 시간 증분은, PN 시퀀스를 마스킹하는데 이용되는 마스크에 기초하여 선택되는 것을 특징으로 하는 데이터 처리방법.
  9. 제 7 항에 있어서,
    상기 시간 증분은, 심볼들을 저장하는데 이용되는 버퍼의 사이즈에 기초하여 선택되는 것을 특징으로 하는 데이터 처리방법.
  10. 제 7 항에 있어서,
    상기 시간 증분은, 64 PN 칩의 정수배로서 선택되는 것을 특징으로 하는 데이터 처리방법.
  11. 제 10 항에 있어서,
    상기 시간 증분은 512 PN 칩으로서 선택되는 것을 특징으로 하는 데이터 처리방법.
  12. 제 2 항에 있어서,
    상기 슬립을 행하는 단계는 상기 슬립 기간동안 복조기와 디코더 하드웨어로의 클록을 제거하는 단계를 포함하는 것을 특징으로 하는 데이터 처리방법.
  13. 제 2 항에 있어서,
    상기 슬립을 행하는 단계는 상기 슬립 기간동안 RF 회로 중의 선택된 회로들을 디스에이블하는 단계를 포함하는 것을 특징으로 하는 데이터 처리방법.
  14. 제 2 항에 있어서,
    상기 슬립으로부터 웨이크업(wake up)한 후에 인터럽트를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 데이터 처리방법.
  15. 제 14 항에 있어서,
    상기 인터럽트는, 웨이크업시 클록이 다시 인에이블되는 경우에 하드웨어에 의해 발생되는 것을 특징으로 하는 데이터 처리방법.
  16. 제 14 항에 있어서,
    상기 인터럽트는 웨이크업 후의 신호탐색의 완료에 응답하여 발생되는 것을 특징으로 하는 데이터 처리방법.
  17. 제 16 항에 있어서,
    상기 신호탐색은 상기 슬립에 진입하기 이전에 프로그래밍되는 것을 특징으로 하는 데이터 처리방법.
  18. 제 2 항에 있어서,
    상기 슬립조건은, 현재 시간과 다음 처리 시간 간의 시간 주기가 특정 시간 문턱값을 초과하는 경우에 식별되는 것을 특징으로 하는 데이터 처리방법.
  19. 제 2 항에 있어서,
    상기 통신 시스템은 CDMA 시스템인 것을 특징으로 하는 데이터 처리방법.
  20. 제 19 항에 있어서,
    상기 CDMA 시스템은 IS-95 또는 cdma2000 표준을 구현하는 것을 특징으로 하는 데이터 처리방법.
  21. 슬립 조건을 식별하며, 그리고
    전송 이전에 데이터를 확산하는데 사용되는 PN 시퀀스 길이의 비정수배인 기간의 슬립을 개시하기 위해 디지털 정보를 해석할 수 있는 디지털 신호 처리장치 (DSPD) 에 통신결합되는 메모리로서,
    그 슬립 기간의 분수 부분이 PN 시퀀스 길이의 1/4 보다 작은 것을 특징으로 하는 메모리.
  22. 무선통신시스템에서의 단말기로서,
    슬립 조건을 식별하도록 동작하는 제 1 제어기; 및
    전송 이전에 데이터를 확산하는데 이용되는 PN 시퀀스 길이의 비정수배인 기간의 슬립을 개시하도록 동작하는 슬립 제어기를 구비하며,
    그 슬립 기간의 분수 부분이 PN 시퀀스 길이의 1/4보다 작은 것은 특징으로 하는 단말기.
  23. 제 22 항에 있어서,
    상기 슬립기간동안, 상기 단말기 내의 선택된 회로에 대한 클록을 디스에이블하도록 동작하는 클록생성기를 더 구비하는 것을 특징으로 하는 단말기.
  24. 제 22 항에 있어서,
    상기 슬립으로부터 웨이크업 후에 인터럽트를 제공하도록 동작하는 탐색기 구성요소를 더 구비하는 것을 특징으로 하는 단말기.
  25. 제 22 항에 있어서,
    상기 단말기에 대한 시스템 시간을 리셋시킬 수 있는 PN 롤 이벤트를 제공하도록 동작하는 하나 이상의 핑거프로세서를 더 구비하는 것을 특징으로 하는 단말기.
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