KR100779212B1

KR100779212B1 - Ｇｐｉｏ 신호와 ｓｍｉ 신호의 정합 장치 및 방법, 이를이용한 홈 서버

Info

Publication number: KR100779212B1
Application number: KR1020050119126A
Authority: KR
Inventors: 최창식; 박완기; 정연쾌
Original assignee: 한국전자통신연구원
Priority date: 2005-12-07
Filing date: 2005-12-07
Publication date: 2007-11-26
Also published as: KR20070059805A

Abstract

본 발명은 인텔 x86 기반의 홈 서버 장비에서 네트워크 분배 및 QoS 기능을 적용하기 위해 요구되는 SMI 기반의 이더넷 스위치를 수용할 수 있도록 하기 위한 GPIO 신호와 SMI 신호의 정합 장치 및 방법, 이를 이용한 홈 서버에 관한 것으로서, SMI를 지원하지 않는 CPU에서 SMI 기반의 이더넷 스위치를 대부분의 CPU에 구비된 GPIO를 이용하여 SMI 정합 기능을 제공함으로써, 단순한 이더넷 정합기능이 아닌 여러 포트의 네트워크 분배 기능과 QoS 기능을 홈 서버에 제공할 수 있게 한다.

x86, GPIO, SMI, 이더넷 스위치, 홈 서버, QoS,

Description

ＧＰＩＯ 신호와 ＳＭＩ 신호의 정합 장치 및 방법, 이를 이용한 홈 서버{Apparatus and method for interfacing GPIO to SMI, and Home server using the same}

도 1은 본 발명이 활용되는 홈 서버의 전체 구성도이다.

도 2는 본 발명에 의한 GPIO-SMI 정합부에서의 GPIO 신호 및 SMI 신호 연결 구성도이다.

도 3은 본 발명에 의한 GPIO-SMI 정합부의 상세 구성도이다.

도 4는 본 발명의 GPIO-SMI 정합을 위한 데이터 출력시의 GPIO 제어 절차를 보인 플로우챠트이다.

도 5는 본 발명의 GPIO-SMI 정합을 위한 GPIO 제어 절차를 나타낸 플로우챠트이다.

도 6의 (a) 및 (b)는 본 발명에 의한 정합 방법에 따른 데이터 출력시와 데이터 입력시의 GPIO 신호의 타이밍 도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100: CPU(Control Process Unit)

110: 마이크로프로세서

120: 그래픽 메모리 콘트롤러 허브

130: I/O 콘트롤러 허브

140: GPIO-SMI 정합부

150: SMI 기반 이더넷 스위치

본 발명은 홈 서버에 관한 것으로서, 더 구체적으로는 SMI 기반의 이더넷 스위치를 x86 계열의 마이크로프로세서에서 제어할 수 있게 하며, 그 결과 홈 서버에 네트워크 분배 및 QoS 기능을 제공할 수 있는 GPIO 신호와 SMI 신호의 정합 장치 및 방법, 그리고 이를 이용한 홈 서버에 관한 것이다.

기존의 홈 네트워크 환경에서는 단순한 네트워크 액세스 기능만을 제공하여 엑세스 포인트(AP: Access Point) 역할을 담당하는 홈 게이트웨이 장치가 사용되며, IP-TV와 같은 진보된 방송 서비스를 제공하기 위해 고성능의 셋탑 박스 장치가 함께 댁내에서 사용되었다.

이러한 홈 게이트웨이 및 셋탑 박스들은 제한적인 개별 기능만을 담당하고 있기 때문에, 다양해지는 댁내 유무선 환경에서 고속의 네트워크 서비스 기능 제공뿐만 아니라 댁내의 다양한 기기들을 통합 제어하기가 어렵다.

따라서 통신과 방송 융합 서비스를 기반으로 하는 홈 네트워크 환경에서는 초기의 단순한 홈 게이트웨이 기능을 벗어나, 댁내의 여러 기기에 대한 네트워크 액세스 서비스와 함께 방송이나 음성 등의 멀티미디어 서비스에 대한 원활한 대역폭 제공 등의 QoS 제공이 가능한 다기능 고성능의 홈 서버가 요구되고 있으며, 이러한 고성능의 홈 서버 장치에 대한 개발이 활발히 추진되고 있다.

상기 기존에 제안된 홈 서버는 고성능화를 위해서 인텔의 x86 계열의 마이크로프로세서와 같은 고성능 제어장치를 사용하고 있는데, 이러한 제어장치는 외부 인터페이스로서 PCI, USB 등과 같이 일반 PC를 기반으로 한 주변기기 인터페이스를 제공한다.

이에 반하여, 홈 서버에서 고성능 네트워크 분배기능과 QoS 등의 기능을 제공하기 위하여 사용되는 중요 구성 요소인 이더넷 스위치는 보통 SMI(Serial Management Interface)를 통해서 제어가 이루어지도록 구성되어 있다.

이는 이더넷 스위치들이 임베디드 장비용 CPU 칩을 적용 대상으로 삼아 제작된 반면에, 홈 서버나 셋탑 박스 등에서 사용되는 CPU 칩들은 PC 기반으로서 일종의 단말 형태로 제작되어 SMI 정합 기능을 지원하지 않기 때문에 나타나는 문제점이다.

따라서 기존의 x86 계열의 마이크로프로세서를 기반으로 구축된 홈 서버에 이더넷 스위치를 이용하여 네트워크 분배 기능 및 QoS 기능을 구현하는데 많은 어려움이 있다.

본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 SMI 기반의 이더넷 스위치를 x86 계열의 마이크로프로세서에서 제어할 수 있 도록 하며, 그 결과 홈 서버에 네트워크 분배 및 QoS 기능을 제공할 수 있는 GPIO 신호와 SMI 신호의 정합 장치 및 방법, 그리고 이로 구현된 홈 서버를 제공하는 것이다.

상기 기술적 과제를 해결하기 위한 구성 수단으로서, 본 발명은 홈 서버의 전체 동작을 제어하며, GPIO를 통해 이더넷 스위치의 네트워크 분배 및 QoS 기능을 제어하는 CPU; 상기 CPU의 이더넷 스위치용 GPIO 신호와 SMI 신호를 정합하여, 상기 CPU의 데이터를 후술하는 SMI 기반 이더넷 스위치로 출력하고, 상기 SMI 기반 이더넷 스위치로부터 데이터를 읽어 CPU로 전달하는 GPIO-SMI 정합부; 및 상기 GPIO-SMI 정합부를 통해 상기 CPU와 제어신호를 교환하여, 네트워크 분배 기능과 QoS 기능을 수행하는 SMI 기반 이더넷 스위치를 포함하는 홈 서버를 제공한다.

더하여, 본 발명은 상술한 목적을 달성하기 위한 다른 구성 수단으로서, GPIO 클럭 신호를 SMI 클럭 신호(MDC_CPU)로 인가하는 제1 연결부; GPIO의 입출력 방향 결정용 제어 신호를 입력받는 인버터; 상기 인버터의 출력신호에 따라 턴온되어 GPIO의 출력 데이터를 SMI 양방향 신호로 출력하는 제1 방향성 버퍼; 및 상기 GPIO 입출력 방향 결정용 제어신호에 따라서 턴온되어, 상기 SMI 양방향 신호를 GPIO 입력 데이터로 출력하는 제2 방향성 버퍼를 포함하는 것을 특징으로 하는 GPIO 신호와 SMI 신호의 정합 장치를 제공한다.

또한, 본 발명은 상술한 목적을 달성하기 위한 또 다른 구성수단으로서, GPIO 입출력 신호를 SMI 양방향 신호와 정합시키는 GPIO 신호와 SMI 신호의 정합 방법에 있어서, 데이타 출력이 요구되면, 클럭 신호가 로우 레벨일 때마다 1 비트의 GPIO 출력 데이타를 SMI 양방향 신호로 출력하여 클럭 신호가 하이 레벨일 때까지 유지시키는 데이터 출력 단계; 및 데이터 입력이 요구되면, 클럭 신호의 상승 시점마다 1비트의 SMI 양방향 신호를 GPIO 입력 신호로 읽어오는 데이터 입력 단계를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.

도 1은 본 발명의 일 실시예로서 GPIO와 SMI간 정합 기능을 적용하여 구현된 홈 서버의 구성을 나타낸 블록도이다.

도 1을 참조하면, 본 발명에 의한 홈 서버는, SMI 기능을 구비하지 않고 GPIO를 통해 SMI 기반 이더넷 스위치(150)를 제어하는 CPU(100)와, 상기 CPU(100)의 SMI 기반 이더넷 스위치(150)를 제어하기 위한 GPIO 신호를 SMI 신호로 정합하는 GPIO-SMI 정합부(140)와, 상기 GPIO-SMI 정합부(140)를 통해 CPU(100)의 제어를 전달받아 동작하는 SMI 기반 이더넷 스위치(150)을 포함한다.

상기에서 CPU(100)는 SMI 기능이 구비되지 않으며 범용 병렬 인터페이스(GPIO)로 데이터를 입출력할 수 있는 일반적인 중앙 처리 장치로서, 더 구체적으로 설명하면, 마이크로프로세서(110)와, 그래픽 메모리 콘트롤러 허브(120)와, I/O 콘트롤러 허브(130)로 이루어진다.

상기 마이크로프로세서(110)는 CPU(100)의 주요 기능, 즉, 홈 서버의 제어, 특히 이더넷 스위치의 제어기능을 수행하는 것으로서, I/O 콘트롤러 허브(130) 및 GPIO-SMI 정합부(140)를 통해 상기 SMI 기반의 이더넷 스위치(150)를 제어한다. 예를 들면, 상기 마이크로프로세서(110)는 일반적인 홈 서버에 많이 이용되는 인텔사의 x86계열의 프로세서로 구현될 수 있다.

그래픽 메모리 콘트롤러 허브(120)는 일명 North-Bridge라고 불리우는 주변 칩셋으로서 마이크로프로세서(110)와 주변 기기중에서 그래픽 카드 및 메모리에 대한 정합 기능을 수행한다. 본 실시 예에서 상기 그래픽 메모리 콘트롤러 허브(120)는 마이크로프로세서(110)로 구현된 펜티엄 프로세서에 적용이 가능한 종류로서 인텔 855 GM으로 구현된다.

I/O 콘트롤러 허브(130)는 일명 South-Bridge라고 불리우는 주변 칩셋으로서, 상기 마이크로프로세서(110)와 하드디스크 드라이버나 USB, LAN, IDE, PCI 등의 주변기기 정합을 수행한다. 특히 본 발명에서는 상기 SMI 기반 이더넷 스위치(150)의 제어를 위한 마이크로프로세서(110)의 제어신호를 GPIO 신호로 입출력하며, 이더넷 스위치의 제어 신호의 전달을 위한 후술하는 방법과 같이 GPIO 신호를 제어한다. 이에 대한 구체적인 방법은 다음에 도 4 및 도 5를 참조하여 설명한다. 이러한 I/O 콘트롤러 허브(130)는 상기 인텔 855 GM과 함께 판매되는 인텔 82801 DB로 구현되는 것으로서, 병렬 인터페이스인 범용 IO(GPIO: General Purpose Input/Output) 인터페이스를 제공한다. 상기 GPIO는 대부분의 마이크로프로세서에서 채용되고 있는 입출력 인터페이스이다.

다음으로 GPIO-SMI 정합부(140)는 상기 CPU(100)의 GPIO 신호, 더 구체적으로는 I/O 콘트롤러 허브(130)의 GPIO 신호와 SMI 신호를 하드웨어 적으로 정합하 여, I/O 콘트롤러 허브(130)로부터 출력된 GPIO 신호를 SMI 신호로 변환하여 후술하는 SMI 기반 이더넷 스위치(150)에 출력하고, 상기 SMI 기반 이더넷 스위치(150)의 SMI 신호를 GPIO 신호로 전달한다.

SMI 기반 이더넷 스위치(150)는 상술한 I/O 콘트롤러 허브(130) 및 GPIO-SMI 정합부(140)를 통한 상기 마이크로프로세서(110)의 제어에 따라 동작하여 네트워크 분배 기능과 QoS 기능을 홈 서버에 제공한다. 상기 SMI 기반 이더넷 스위치(150)는 일반적으로 판매/사용되는 이더넷 스위치가 모두 가능하며, 예를 들면, Marvell 88E6093 이더넷 스위치 칩을 들 수 있다.

도 2는 상기 GPIO-SMI 정합부(140)의 입출력 신호의 연결 구성을 나타낸 상세도이다.

도 2를 참조하면, 상기 GPIO-SMI 정합부(140)는 상기 I/O 콘트롤러 허브(130)의 3개의 GPIO 출력 포트 및 1개의 입력 포트(GPIO[25], GPIO[27], GPIO[28], GPIO[8])와 연결되며, SMI 기반 이더넷 스위치(150)의 2 개의 포트(MDC_CPU, MDIO_CPU)에 연결된다. 상기 I/O 콘트롤러 허브(130)측에 연결된 4개의 포트(GPIO[25], GPIO[27], GPIO[28], GPIO[8])는 각각 클럭 신호(GPIO_CLK)와, 입출력 방향 결정용 제어 신호(GPIO_DIR)와, 출력 데이터(GPIO_DOUT)과, 입력 데이터(GPIO_DIN) 용으로 할당한다. 상기 제시된 GPIO 신호 할당은 한 응용으로서 제시된 것이며, 본 발명을 활용시에 GPIO의 출력 3 신호와 입력 1신호만 있으면 어떤 GPIO 신호라도 사용가능하다.

상기 SMI 기반 이더넷 스위치(150)측의 2개의 포트는, 각각 MDC(Management Data Clock)라는 SMI의 클럭 신호(MDC_CPU)와, 양방향성 신호(MDIO_CPU) 용으로 할당된다.

상기에서 SMI의 양방향성 신호(MDIO-CPU)는 1비트 데이터 신호로서 입출력용으로 동시에 사용될 수 있으나, GPIO 측은 출력 데이터(GPIO_DOUT)와 입력 데이터(GPIO_DIN)와 같이 입력과 출력을 각각 정의하여 사용한다. 따라서, 상기 GPIO-SMI 정합부(140)는 이러한 차이를 갖는 GPIO 신호와 SMI 신호 간을 하드웨어적으로 정합한다.

도 3은 상기 GPIO-SMI 정합부(140)의 상세 구성을 나타낸 도면이다.

도 3을 참조하면, 상기 GPIO-SMI 정합부(140)는 GPIO 클럭신호(GPIO_CLK)를 SMI 클럭신호(MDC_CPU)로 인가하는 제1 연결부(141)와, GPIO측의 입출력 방향에 따라서, 상기 GPIO 입력 데이터(GPIO_DIN)와 출력 데이터(GPIO_DOUT)를 SMI 양방향 신호(MDIO_CPU)로 선택적으로 정합하는 제2 연결부(142)로 이루어진다.

상기 제2 연결부(142)는 상기 GPIO의 입출력 방향 결정용 제어 신호(GPIO_DIR)를 입력받는 인버터(330)와, 상기 인버터(330)의 출력신호에 따라 턴온되어 상기 GPIO의 출력 데이터(GPIO_DOUT)를 SMI 양방향 신호(MDIO_CPU)로 출력하는 제1 방향성 버퍼(310)와, 상기 GPIO 입출력 방향 결정용 제어신호(GPIO_DIR)에 따라서 턴온되어, 상기 SMI 양방향 신호(MDIO_CPU)를 상기 GPIO 입력 데이터(GPIO_DIN)로 전달하는 제2 방향성 버퍼(320)로 이루어진다.

상기와 같이 GPIO-SMI 정합부(140)는 상기 I/O 콘트롤러 허브(300)의 GPIO-CLK 신호를 SMI 기반 이더넷 스위치(150)의 SMI 클럭신호(MDC_CPU)로 직접 연결하고, 상기 GPIO 입출력 방향 결정용 제어신호(GPIO_DIR)에 따라서 상기 GPIO측의 입력 데이터(GPIO_DIN)와 출력 데이터(GPIO_DOUT)를 SMI 양방향 신호(DMIO_CPU)로 선택적으로 연결한다.

즉, 상기 제1,2방향성 버퍼(310,320)가 상기 입출력 방향 결정용 제어신호(GPIO_DIR)에 따라서 상호 반대로 온/오프 되어, 이더넷 스위치(150)로부터 데이터를 읽어오거나, SMI 기반의 이더넷 스위치(150)로 데이터를 출력하도록 한다.

상기와 같이 구성된 GPIO-SMI 정합부(140)를 통한 데이터 입출력 제어 절차를 이하에서 설명한다.

도 4는 이더넷 스위치(150)로 데이터 출력 시의 제어 절차를 나타낸 플로우챠트이며, 도 6의 (a)는 이때의 GPIO측 신호 타이밍 도를 보인다.

도 4를 참조하면, 상기 마이크로프로세서(110)에서 제어 데이터를 이더넷 스위치(150)로 출력하고자 하는 경우, I/O 콘트롤러 허브(130)는 출력 방향을 지정하기 위한 제어신호인 GPIO_DIR 신호를 로우 레벨로 출력하며(S410), 이에 상기 인버터(330)의 작용에 의하여 제1 방향성 버퍼(310)가 온상태가 된다.

다음으로, 상기 GPIO 클럭신호(GPIO_CLK)는 일정 클럭 주기로 온/오프 신호를 출력하는 것으로서, 상기 GPIO 클럭신호(GPIO_CLK)가 바로 SMI 클럭신호(MDC_CPU)로 인가되며, SMI에서는 클럭의 상승시점에서 데이터 값을 유효한 것으로 판독하므로, 상기 I/O 콘트롤러 허브(130)측에서는 상기 클럭 신호(GPIO_CLK)가 로 우 레벨일 때(S410), 1비트의 제어 데이터(GPIO_DOUT)를 출력한다(S420).

그리고 상기 출력된 1비트의 제어 데이터(GPIO_DOUT)를 클럭신호(GPIO_CLK)가 하이 레벨로 될 때까지 유지시킨다(S430~S450).

상기 과정(S410~S450)은 입출력 방향 결정용 제어 신호(GPIO_DIR)가 로우레벨인 동안 계속 반복되어, 클럭 신호(GPIO_CLK)의 2펄스마다 1비트씩 제어 데이터를 출력한다.

도 6의 (a)에 도시된 타이밍도를 참조하면, 입출력 방향 결정용 제어신호(GPIO_DIR)가 로우 레벨인 동안, 클럭 신호(GPIO_CLK)의 2 펄스 동안 1 비트의 제어데이터가 출력되며, 따라서 SMI 기반 이더넷 스위치(150)는 SMI 클럭 신호(MDC_CPU)의 상승 시점에서 1비트의 양방향 신호(MDIO_CPU)를 판독하므로, 상기 I/O 콘트롤러 허브(130)로부터 출력된 1 비트씩의 제어 데이터를 입력받게 된다.

다음으로, 도 5는 SMI 기반 이더넷 스위치(150)로부터 제어 데이터를 읽어오는 경우의 제어 절차를 나타낸 플로우챠트이다.

도 5를 참조하면, 상기 마이크로프로세서(110)가 이더넷 스위치(150)으로부터 제어 데이터를 읽어오는 경우, I/O 콘트롤러 허브(130)를 통해서 입출력 방향 결정용 제어 신호(GPIO_DIR)로서 하이 레벨을 출력하며(S500), 이는 GPIO-SMI 정합부(140)의 제2 방향성 버퍼(320)를 온 상태로 한다. 이에 상기 이더넷 스위치(150)의 양방향성 신호(MDIO_CPU)와 I/O 콘트롤러 허브(130)의 입력 데이터(GPIO_DIO)가 정합된다.

앞서와 마찬가지로, 클럭 신호(GPIO_CLK)는 일정 주기로 로우/하이레벨로 변경되어, 클럭으로서의 역할을 수행하게 된다. 따라서 상기 I/O 콘트롤러 허브(130)측은 클럭 신호(GPIO_CLK)를 확인하여 로우레벨인 경우, 한 클럭구 간동안 지연시킨 후에 클럭 신호(GPIO_CLK)가 하이레벨로 변화되면, 입력 데이터(GPIO_DIN)를 읽어들인다(S520~S550). SMI 기반의 이더넷 스위치(150)는 클럭 신호(MDC_CPU)의 상승 시점에서 데이터를 출력하므로, I/O 콘트롤러 허브(130)는 1 비트 단위의 데이터를 순차적으로 읽어오게 된다.

상기 과정(S510~S550)은 상기 입출력 방향 결정용 제어신호(GPIO_DIR)가 하이레벨인 동안 계속 반복 수행되어, 클럭 신호(GPIO_CLK)가 하이 레벨일 때마다 1비트의 제어 데이터를 이더넷 스위치(150)로부터 읽어온다.

도 6의 (b)에 도시한 타이밍 도를 참조하면, 입출력 방향 결정용 제어 신호(GPIO_DIR)가 하이레벨일 때는, 클럭 신호(GPIO_CLK)가 하이레벨일 때마다 이더넷 스위치(150)로부터 1 비트씩의 제어 데이터를 입력된다.

상술한 도 4 및 도 5의 절차는 소프트웨어형태로 구현되어 I/O 콘트롤러 허브(130)에 구비된 GPIO 디바이스 드라이버를 통해 실행될 수 있다.

이러한 작용에 의하여, 본 발명에 의한 홈 서버의 SMI 인터페이스 기능이 마련되지 않은 마이크로프로세서(110)는 SMI 기반 이더넷 스위치(150)로 제어 데이터를 출력하거나, 읽어옴으로써, 이더넷 스위치(150)를 통해 네트워크 분배 기능 및 QoS 기능을 구현할 수 있다.

상술한 GPIO-SMI 정합을 위한 제어 과정은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현할 수 있다. 여기서 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함하는 것으로, 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있으며, 또한 인터넷을 통한 전송과 같이 캐리어 웨이브의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예를 들어 설명하였으나, 이는 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허 청구 범위뿐만 아니라 이 특허 청구 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바에 의하면, 본 발명은 SMI 정합 기능만을 지원하는 이더넷 스위치를 SMI 정합 기능을 지원하지 못하는 인텔 x86 계열의 마이크로프로세서로 제어하게 할 수 있고, x86 계열의 마이크로프로세서로 구현된 홈 서버에서 SMI 정합 기능만을 지원하는 이더넷 스위치를 수용할 수 있으며, 그 결과, 기존의 홈 서버에 대해서 이더넷 스위치를 통해 네트워크 단말에 대한 트래픽 분배 기능은 물론이며, 음성이나 영상과 같은 멀티미디어 데이터에 대한 QoS 기능을 제공할 수 있도록 하는 우수한 효과가 있다.

Claims

홈 서버의 전체 동작을 제어하며, GPIO를 통해 이더넷 스위치용 제어신호를 입출력하여 네트워크 분배 및 QoS 기능을 제어하는 CPU;

상기 CPU의 이더넷 스위치용 GPIO 신호와 SMI 신호를 정합하여, 상기 CPU의 데이터를 후술하는 SMI 기반 이더넷 스위치로 출력하고, 상기 SMI 기반 이더넷 스위치로부터 데이터를 읽어 CPU로 전달하는 GPIO-SMI 정합부;

상기 GPIO-SMI 정합부를 통해 상기 CPU와 제어신호를 교환하여, 네트워크 분배 기능과 QoS 기능을 수행하는 SMI 기반 이더넷 스위치를 포함하는 홈 서버.
제1항에 있어서, 상기 CPU는

CPU의 기본 기능인 홈 서버의 전체 동작 제어를 수행하고, 이더넷 스위치의 제어를 위하여 데이터 출력 및 입력을 요구하는 마이크로프로세서; 및

상기 마이크로프로세서와 주변 기기 간에 정합을 수행하며, 상기 마이크로프로세서의 요구에 따라서 상기 GPIO-SMI 정합부로 이더넷 스위치용 GPIO 신호를 출력하거나 읽어오는 I/O 콘트롤러 허브를 포함하는 것을 특징으로 하는 홈 서버.
제1항 또는 제2항에 있어서,

상기 이더넷 스위치용 GPIO 신호는, SMI 클럭신호(MDC_CPU)를 인가하기 위한 클럭신호(GPIO_CLK)와, 이더넷 스위치로 전달되는 출력 데이터(GPIO_DOUT)와, 이더넷 스위치로부터 읽어온 입력 데이터(GPIO_DIN)와, 이더넷 스위치로 데이터를 출력할지 이더넷 스위치로부터 데이터를 읽어올지를 나타내는 입출력 방향 결정용 제어신호(GPIO_DIR)로 이루어지는 것을 특징으로 하는 홈 서버.
제3항에 있어서, 상기 I/O 콘트롤러 허브는

이더넷 스위치로의 데이타 출력이 요구되면, 대응하는 입출력 방향 결정용 제어 신호를 출력함과 동시에, 클럭 신호가 로우 레벨일 때 마다 1비트의 제어 데이터를 출력하여 클럭 신호가 하이 레벨일 때까지 유지시키고, 이더넷 스위치로부터의 데이타를 읽어올 것이 요구되면, 대응하는 입출력 방향 결정용 제어 신호를 출력함과 동시에, 클럭 신호의 상승 시점에서 1 비트의 제어 데이터를 읽어오는 GPIO 디바이스 드라이버를 포함하는 것을 특징으로 하는 홈 서버.
제3항에 있어서, 상기 GPIO-SMI 정합부는

상기 GPIO의 클럭신호(GPIO_CLK)를 SMI 클럭신호(MDC_CPU)로 정합하여 인가하고, 상기 GPIO의 입력 데이터(GPIO_DIN)와 GPIO의 출력 데이터(GPIO_DOUT)를 GPIO의 입출력 방향 결정용 제어신호에 따라서 선택적으로 SMI 양방향 신호(MDIO_CPU)로 정합하는 것을 특징으로 하는 홈 서버.
제3항에 있어서, 상기 GPIO-SMI 정합부는

상기 GPIO의 입출력 방향 결정용 제어 신호를 입력받는 인버터;

상기 인버터의 출력신호에 따라 턴온되어 상기 GPIO의 출력 데이터(GPIO_DOUT)를 SMI 양방향 신호(MDIO_CPU)로 출력하는 제1 방향성 버퍼;

상기 GPIO 입출력 방향 결정용 제어신호에 따라서 턴온되어, 상기 SMI 양방향 신호(MDIO_CPU)를 상기 GPIO 입력 데이터(GPIO_DIN)로 전달하는제2 방향성 버퍼를 포함하는 것을 특징으로 하는 홈 서버.
GPIO 클럭 신호를 SMI 클럭 신호(MDC_CPU)로 인가하는 제1 연결부;

GPIO의 입출력 방향 결정용 제어 신호를 입력받는 인버터;

상기 인버터의 출력신호에 따라 턴온되어 GPIO의 출력 데이터를 SMI 양방향 신호로 출력하는 제1 방향성 버퍼;

상기 GPIO 입출력 방향 결정용 제어신호에 따라서 턴온되어, 상기 SMI 양방향 신호를 GPIO 입력 데이터로 출력하는 제2 방향성 버퍼를 포함하는 것을 특징으로 하는 GPIO 신호와 SMI 신호의 정합 장치.
GPIO 입출력 신호를 SMI 양방향 신호와 정합시키는 GPIO 신호와 SMI 신호의 정합 방법에 있어서,

데이타 출력이 요구되면, 클럭 신호가 로우 레벨일 때마다 1 비트의 GPIO 출력 데이타를 SMI 양방향 신호로 출력하여 클럭 신호가 하이 레벨일 때까지 유지시키는 단계; 및

데이터 입력이 요구되면, 클럭 신호의 상승 시점마다 1비트의 SMI 양방향 신호를 GPIO 입력 신호로 읽어오는 단계를 포함하는 것을 특징으로 하는 GPIO 신호와 SMI 신호의 정합 방법.