KR100778965B1 - 반도체 박막의 제조 방법, 전자 디바이스 및 액정 표시디바이스 - Google Patents

반도체 박막의 제조 방법, 전자 디바이스 및 액정 표시디바이스 Download PDF

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Abstract

본 발명의 반도체 박막의 제조 방법은, 기판 상에 제1 기초층을 형성하는 공정, 상기 제1 기초층의 표면에 볼록부 및 오목부를 형성하는 공정, 상기 제1 기초층에 대하여 열 전도율이 다르며, 상기 볼록부 및 상기 오목부를 피복하여, 표면이 평탄한 제2 기초층을 상기 제1 기초층의 표면 상에 형성하는 공정, 상기 제2 기초층의 표면 상에 반도체 박막을 형성하는 공정, 및 상기 반도체 박막에 에너지 빔을 조사하여, 상기 볼록부 또는 오목부에 대응하는 상기 제1 기초층 및 상기 제2 기초층의 일부를 결정 생성핵으로 하여, 상기 반도체 박막을 결정화하는 공정을 포함한다.
기초층, 열 전도율, 반도체 박막, 결정 생성핵, 트랜지스터, 볼록부, 오목부

Description

반도체 박막의 제조 방법, 전자 디바이스 및 액정 표시 디바이스{METHOD OF MANUFACTURING SEMICONDUCTOR THIN FILM, ELECTRONIC DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE}
도 1은 본 발명의 일 실시예에 따른 액정 표시 디바이스의 주요부 단면도.
도 2는 도 1에 도시하는 액정 표시 디바이스의 주요부 사시도.
도 3은 본 발명의 일 실시예에 따른 액정 표시 디바이스의 제조 방법(반도체 박막의 제조 방법)을 설명하는 제1 공정 단면도.
도 4는 제2 공정 단면도.
도 5는 제3 공정 단면도.
도 6은 제4 공정 단면도.
도 7은 제5 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 액정 표시 디바이스
2 : 제1 투명 기판
3 : 기초층
10 : 제2 투명 기판
12 : 공통 화소 전극
15 : 액정
35 : 결정 생성핵
50 : 박막 트랜지스터
51 : 화소 전극
510 : 채널 형성 영역
[특허 문헌1] 일본 특원2002-278179호 공보
<관련 출원>
본 출원은 일본국 특허 출원 2005-166182(2005년 6월 6일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 반도체 박막의 제조 방법, 전자 디바이스 및 액정 표시 디바이스에 관한 것으로, 특히, 결정성을 갖는 반도체 박막의 제조 방법, 이 제조 방법에 의해 제작된 전자 디바이스 및 액정 표시 디바이스에 관한 것이다.
예를 들면 특허 문헌1에 기재되어 있는 바와 같이, 캐리어 이동도가 높은 결정성 반도체 박막의 제조 방법으로서, 절연 기판 상에 비정질 반도체 박막을 형성하고, 이 비정질 반도체 박막에 에너지 빔을 조사하여, 결정성을 변화시켜 결정성 반도체 박막을 형성하는 제조 방법이 알려져 있다. 비정질 반도체 박막에 에너지 빔을 조사하면, 그 에너지에 의해서 반도체 박막은 용융하고, 이 용융 상태로부터 고화함으로써 비정질로부터 결정성을 갖는 결정성 반도체 박막을 제조할 수 있다.
이러한 종류의 결정성 반도체 박막의 제조 방법은 액정 표시 디바이스(액정 표시 패널)의 박막 트랜지스터(TFT: thin film transistor)의 제조 방법에 응용되고 있다. 즉, 액정 표시 디바이스의 제조 방법은, 투명 석영 기판 상에 절연층을 개재하여 비정질 Si(규소) 박막을 성막하고, 이 비정질 Si 박막에 레이저 빔을 조사하여 용융하여, 비정질 Si 박막으로부터 다결정 Si 박막으로 결정성을 바꾸는 프로세스를 포함하고 있다. 이 다결정 Si 박막은, 박막 트랜지스터의 소스 영역, 채널 형성 영역 및 드레인 영역으로서 사용되고 있다.
상술한 결정성 반도체 박막의 제조 방법, 특히 액정 표시 디바이스의 제조 방법에서는, 이하의 점에 대하여 배려가 이루어져 있지 않았다. 평탄한 투명 석영 기판 상에 형성된 비정질 Si 박막에 에너지 빔을 조사하면, 이 에너지에 의해서 비정질 Si 박막에 가해진 열의 투명 석영 기판에의 전도는 기판면 내에서 균일하다. 이 때문에, 비정질 Si 박막 내에 생성되는 결정 생성핵의 위치나 비정질 Si 박막이 용융 상태로부터 고화하는 속도를, 기판면 내에서 제어하는 것이 불가능하다. 즉, 결정화한 후의 결정성 Si 박막에서는, 기판면 내의 Si 결정립의 위치나 Si 결정 입경을 제어하는 것이 불가능하다.
그 결과, 1개의 액정 표시 디바이스의 박막 트랜지스터마다, 소스 영역, 채널 형성 영역 및 드레인 영역 내에 존재하는 Si 결정입계의 위치 및 수가 서로 다 르기 때문에, 캐리어 이동도, 임계치 전압, 리크 전류 등의 전기적 특성에 변동이 발생한다. 또한, 제조 로트마다의 액정 표시 디바이스의 박막 트랜지스터 사이에서는, 소스 영역, 채널 형성 영역 및 드레인 영역 내에 존재하는 Si 결정입계의 위치 및 수, 또한 Si 결정 입경이 서로 다르기 때문에, 캐리어 이동도, 임계치 전압, 리크 전류 등의 전기적 특성에 변동이 발생한다. 이러한 박막 트랜지스터의 전기적 특성의 변동은, 액정 표시 특성에 영향을 미친다.
본 발명은 상술한 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은, 기판면 내의 결정립의 위치나 결정 입경을 용이하게 제어할 수 있는 반도체 박막의 제조 방법을 제공하는 것이다.
또한, 본 발명의 목적은, 반도체 박막을 동작 영역으로 하는 트랜지스터의 전기적 특성의 변동을 감소할 수 있어, 성능 향상을 실현할 수 있는 전자 디바이스 또는 액정 표시 디바이스를 제공하는 것이다.
본 발명의 실시예에 따른 제1 특징은, 반도체 박막의 제조 방법에 있어서, 기판 상에 제1 기초층을 형성하는 공정과, 제1 기초층의 표면에 볼록부 및 오목부를 형성하는 공정과, 제1 기초층에 대하여 열 전도율이 다르며, 볼록부 및 오목부를 피복하여, 표면이 평탄한 제2 기초층을 제1 기초층의 표면 상에 형성하는 공정과, 제2 기초층의 표면 상에 반도체 박막을 형성하는 공정과, 반도체 박막에 에너지 빔을 조사하여, 볼록부 또는 오목부에 대응하는 제1 기초층 및 제2 기초층의 일부를 결정 생성핵으로 하여, 반도체 박막을 결정화하는 공정을 구비한다.
본 발명의 실시예에 따른 제2 특징은, 전자 디바이스에 있어서, 기판과, 기판의 표면 상에 배치되며, 행렬 형상으로 규칙적으로 배열된 복수의 결정 생성핵을 갖는 기초층과, 기초층의 표면 상에서, 결정 생성핵에 대응하는 영역에 결정 생성핵마다 배치되며, 결정성을 갖는 반도체 박막을 동작 영역으로 하는 트랜지스터를 구비하고, 기초층은, 표면에 볼록부 및 오목부를 갖는 제1 기초층과, 제1 기초층에 대하여 열 전도율이 다르며, 볼록부 및 오목부를 피복하여, 표면이 평탄한 제2 기초층을 구비하고, 제1 기초층의 볼록부 및 오목부에 의해 결정 생성핵이 생성되어 있다.
본 발명의 실시예에 따른 제3 특징은, 액정 표시 디바이스에 있어서, 투명 기판과, 투명 기판의 표면 상에 배치되며, 행렬 형상으로 규칙적으로 배열된 복수의 결정 생성핵을 갖는 기초층과, 기초층의 표면 상에서, 결정 생성핵에 대응하는 영역에 결정 생성핵마다 배치되며, 결정성을 갖는 반도체 박막을 채널 형성 영역으로 하는 박막 트랜지스터를 구비하고, 기초층은, 표면에 볼록부 및 오목부를 갖는 제1 기초층과, 제1 기초층에 대하여 열 전도율이 다르며, 볼록부 및 오목부를 피복하여, 표면이 평탄한 제2 기초층을 구비하고, 제1 기초층의 볼록부 및 오목부에 의해 결정 생성핵이 생성되어 있다.
<실시예>
본 발명의 일 실시예는 본 발명을 액정 표시 디바이스에 적용한 예이며, 이하, 이 일 실시예를 도면을 참조하여 상세히 설명한다.
[액정 표시 디바이스의 구조]
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 액정 표시 디바이스(1)는, 제1 투명 기판(2)과, 제1 투명 기판(2)의 표면 상(도 1에서, 상측 표면 상)에 배치되며, 행렬 형상으로 규칙적으로 배열된 복수의 결정 생성핵(35)을 갖는 기초층(3)과, 기초층(3)의 표면 상에서, 결정 생성핵(35)에 대응하는 영역에 결정 생성핵(35)마다 배치되며, 결정성을 갖는 반도체 박막을 채널 형성 영역(510)으로 하는 박막 트랜지스터(TFT : thin film transistor)(50)를 구비하고 있다. 또한, 액정 표시 디바이스(1)는, 화소 전극(51)과, 액정(15)과, 공통 화소 전극(12)과, 제2 투명 기판(10)을 구비하고 있다.
제1 투명 기판(2), 제2 투명 기판(10)에는 모두 예를 들면 투명 석영 기판이 사용되고 있다. 제1 투명 기판(2)에 대하여 제2 투명 기판(10)은 대향 배치되며, 제1 투명 기판(2)과 제2 투명 기판(10) 사이는 이격 배치되어 있다. 이 제1 투명 기판(2)과 제2 투명 기판(10) 사이에는 액정(15)이 봉입되어 있다.
박막 트랜지스터(50)는, 제1 투명 기판(2)의 표면 상에 기초층(3)을 개재하여 배치되며, 행렬 형상으로 규칙적으로 복수 배열되어 있다. 본 실시예에서, 1개의 박막 트랜지스터(50)에 대하여 예를 들면 1개의 화소 전극(51)이 배치되어 있다. 이 1개의 박막 트랜지스터(50), 화소 전극(51)의 각각은, 전기적으로 직렬로 접속되어 있어, 하나의 화소(픽셀)(5)를 구축한다.
박막 트랜지스터(50)는, 채널 형성 영역(510)과, 채널 형성 영역(510)의 일단(도 1에서 우측)에 배치되며 소스 영역으로서 사용되는 제1 주 전극 영역(511)과, 채널 형성 영역(510)의 타단(도 1에서 좌측)에 배치되며 드레인 영역으로서 사용되는 제2 주 전극 영역(512)과, 채널 형성 영역(510) 상의 게이트 절연막(520)과, 게이트 절연막(520) 상의 제어 전극(게이트 전극)(530)을 구비하고 있다.
본 실시예에서, 채널 형성 영역(510), 제1 주 전극 영역(511), 제2 주 전극 영역(512)은 모두 동일 층의 결정성 반도체 박막, 상세하게는 다결정 Si 박막에 의해 형성되어 있다. 이 다결정 Si 박막은, 액정 표시 디바이스(1)의 제조 프로세스에서, 비정질(아몰퍼스) Si 박막을 성막한 후, 이 비정질 Si 박막을 결정화한 것이 다. 결정화에서는 Si 박막을 성막하는 기초층(3)에 생성된 결정 생성핵(35)이 사용되며, 이 결정 생성핵(35)을 중심으로 하여 그 주위를 향하여 비정질 Si 박막의 결정화가 진행된다.
기초층(3)은, 도 1 및 도 2에 도시한 바와 같이, 표면에 볼록부(33) 및 오목부(34)를 갖는 제1 기초층(31)과, 이 기초층(31)의 표면 상에 형성되며 표면이 평탄화된 제2 기초층(32)을 적층한 것이다. 여기서, 제1 기초층(31)에서 오목부(34)란, 제1 기초층(31)의 표면으로부터 막 두께 방향을 향하여 형성된 홈 또는 구멍(관통 구멍 혹은 멈춤 구멍 모두 포함함)이고, 볼록부(33)란, 오목부(34)가 형성되어 있지 않은 영역으로서, 오목부(34)의 저면을 기준으로 하면 이 저면보다 높은 영역이다. 그리고, 제1 기초층(31)의 열 전도율은 제2 기초층(32)의 열 전도율에 대하여 다르다. 본 실시예에서는, 제1 기초층(31)의 열 전도율에 대하여 제2 기초층(32)의 열 전도율은 크게 설정되어 있다. 즉, 기초층(3)의 볼록부(33)의 영역에서 제1 기초층(31)의 막 두께는 두껍고, 제2 기초층(32)의 막 두께는 얇으며, 오목부(34)의 영역에서 제1 기초층(31)의 막 두께는 얇고, 제2 기초층(32)의 막 두께는 두껍게 되어, 기초층(3)의 오목부(34)의 영역의 막 두께 방향의 합계의 열 전도율은 볼록부(33)의 영역의 막 두께 방향의 합계의 열 전도율에 대하여 커진다. 결정 생성핵(35)은, 본 실시예에서, 제1 기초층(31)의 오목부(34)에 의해 막 두께가 얇아진 영역과 제2 기초층(32)의 오목부(34)에 의해 막 두께가 두꺼워진 영역에 의해 형성되어 있다.
결정 생성핵(35)은, 기초층(3)의 표면 상에 형성된 비정질 Si막의 결정화 개 시의 핵으로서, 적어도 박막 트랜지스터(50)의 채널 형성 영역(510) 내에 결정입계가 존재하지 않고, 채널 형성 영역(510)을 1개의 결정 입자로서 결정화시키기 위한 것이다. 결정 생성핵(35)은, 박막 트랜지스터(50)마다, 특히 채널 형성 영역(510)마다 배치되며, 채널 형성 영역(510)의 평면 사이즈에 비하여 작은 평면 사이즈로부터, 박막 트랜지스터(50)의 평면 사이즈와 동등한 평면 사이즈까지의 범위 내에서 형성하는 것이 바람직하다. 본 실시예에서, 결정 생성핵(35)은, 평면 정방형 형상을 갖고 있지만, 이러한 형상으로 반드시 한정되는 것은 아니며, 예를 들면, 평면 장방형 형상, 평면 원형 형상, 오각형 이상의 평면 다각형 형상 등을 갖고 있어도 된다.
박막 트랜지스터(50)의 게이트 절연막(520)은 적어도 채널 형성 영역(510)의 표면 상에 배치되어 있다. 게이트 절연막(520)에는, 예를 들면 산화 Si막을 실용적으로 사용할 수 있다. 제어 전극(530)은, 채널 형성 영역(510)의 표면 상에 게이트 절연막(520)을 개재하여 배치되어 있다. 제어 전극(530)에는, 예를 들면 다결정 Si막, W, Mo 등의 고융점 금속막, 다결정 Si와 고융점 금속의 화합물인 실리사이드막 중 어느 하나의 단층막, 또는 다결정 Si막 상에 고융점 금속막 혹은 실리사이드막을 적층한 복합막을 실용적으로 사용할 수 있다.
화소 전극(51)은, 박막 트랜지스터(50)의 표면 상을 피복하는 층간 절연막(6) 상에 배치되고, 이 층간 절연막(6)에 형성된 접속 구멍(6H)을 통해서 박막 트랜지스터(50)의 제1 주 전극 영역(511)에 전기적으로 접속되어 있다. 화소 전극(51)에는, 예를 들면 ITO막을 실용적으로 사용할 수 있다.
도 2에 모식적으로 도시한 바와 같이, 행 방향으로 배열된 복수의 박막 트랜지스터(50)의 각각의 제어 전극(530)에는 수직 주사선(게이트 신호선)(53)이 전기적으로 접속되어 있다. 수직 주사선(53)은, 예를 들면 제어 전극(530)과 동일 층에 의해 형성되며, 또한 일체적으로 형성되어 있다. 또한, 열 방향으로 배열된 복수의 박막 트랜지스터(50)의 각각의 제2 주 전극 영역(512)에는 수평 주사선(영상 신호선)(51)이 전기적으로 접속되어 있다. 수평 주사선(51)은, 도 2에 모식적으로 도시하고 있지만, 예를 들면 제어 전극(530)보다도 상층의 배선에 의해 형성되어 있다.
도 1에 도시한 바와 같이, 화소(5)의 표면 상, 상세하게는 화소 전극(51)의 표면 상에는 보호막(7)이 배치되어 있다. 이 보호막(7) 상에 액정(15)이 봉입되어 있다.
한편, 제2 투명 기판(10)의 표면 상(도 1에서, 하측 표면 상)에는 기초층(11)이 배치되어 있고, 이 기초층(11)의 표면 상에 공통 화소 전극(12)이 배치되어 있다. 공통 화소 전극(12)은, 복수의 화소(5)의 복수의 화소 전극(51)에 대향하는 영역에 배치되어 있다. 공통 화소 전극(12)은 상술한 화소 전극(51)과 마찬가지로 예를 들면 ITO막에 의해 형성되어 있다. 공통 화소 전극(12)의 표면 상에는 보호막(13)이 배치되고, 이 보호막(13) 상에 액정(15)이 봉입되어 있다.
[액정 표시 디바이스의 제조 방법]
다음으로, 상술한 액정 표시 디바이스(1)의 제조 방법, 특히 박막 트랜지스터(50)의 채널 형성 영역(510), 제1 주 전극 영역(511) 및 제2 주 전극 영역(512) 을 형성하는 반도체 박막의 제조 방법을 설명한다.
우선, 제1 투명 기판(2)을 준비하고, 도 3에 도시한 바와 같이, 이 제1 투명 기판(2)의 표면 상의 전체 면에 제1 기초층(31)을 형성한다. 제1 기초층(31)에는 예를 들면 도포형의 산화실리콘막을 사용할 수 있다. 제1 기초층(31)은 예를 들면 50㎚∼100㎚의 막 두께에서 형성된다.
도 4에 도시한 바와 같이, 박막 트랜지스터(50)의 채널 형성 영역(510)(도 1 및 도 2 참조)에 대응하는 영역에서, 제1 기초층(3)의 표면 부분에 오목부(34)를 형성한다. 오목부(34)는 복수개 동시에 형성되고, 이 복수개의 오목부(34)는 규칙적으로 또한 행렬 형상으로 배열된다. 오목부(34)는, 포토리소그래피 기술에 의해 제1 기초층(31)의 표면 상에 마스크를 제작하고, 이 마스크를 사용하여 제1 기초층(34)에 에칭을 행하여, 오목부(34)를 형성한다. 제1 기초층(34)에서, 오목부(34)가 형성되어 있지 않은 영역은 볼록부(33)로 된다.
또한, 오목부(34)는, 그 오목부(34)의 반전 형상을 갖는 볼록 형상의 금형을 제1 기초층(31)의 표면에 밀착시켜, 가열하면서 가압함으로써 형성하여도 된다. 금형에는, 예를 들면 탄화실리콘, 다이아몬드, 니켈 등의 고경도의 재료를 사용하여 제작할 수 있다.
제1 기초층(31)의 표면 상의 전체 면에, 적어도 오목부(34)의 내부가 완전히 매설되도록, 제2 기초층(32)을 형성한다(도 5 참조). 제2 기초층(32)에는, 예를 들면 화학 기상 퇴적(CVD)법, 스퍼터링법 등에 의해 성막되어, 제1 기초층(31)의 열 전도율과 다른 열 전도율을 갖는 질화실리콘막을 사용할 수 있다. 제2 기초 층(32)은 예를 들면 50㎚∼100㎚의 막 두께에서 형성된다. 또한, 제2 기초층(32)은 도포형의 절연막에 의해 형성하여도 된다. 이 경우에는, 제2 기초층(32)을 도포한 단계에서 표면을 평탄화할 수 있으므로, 별도로, 평탄화 프로세스는 필요로 하지 않는다.
도 5에 도시한 바와 같이, 케미컬 메카니컬 폴리싱(CMP)을 사용하여, 제2 기초층(32)의 표면을 연마하여 평탄화한다. 이 공정이 종료되면, 제1 기초층(31)과 그 표면 상에 겹쳐진 제2 기초층(32)에 의해 기초층(3)이 완성되고, 또한 오목부(34)와 그 영역의 제1 기초층(31) 및 제2 기초층(32)에 의해 결정 생성핵(35)을 형성할 수 있다.
도 6에 도시한 바와 같이, 기초층(3)(제2 기초층(32))의 표면 상의 전체 면에 비정질 반도체 박막(515)을 형성한다. 비정질 반도체 박막(515)에는 예를 들면 CVD법에 의해 성막된 비정질 Si막을 사용할 수 있다.
예를 들면 엑시머 레이저를 사용하여 에너지 빔을 상술한 비정질 반도체 박막(515)에 조사하여, 비정질 반도체 박막(515)을 용융 상태로 한다. 용융된 반도체의 열은 기초층(3)을 통해서 제1 투명 기판(2)에 전달되어, 반도체의 온도는 저하된다. 이 때, 기초층(3)에 생성된 결정 생성핵(35)에서 온도 강하 속도가 빠르게 설정되어 있기 때문에, 결정 생성핵(35)에 대응하는 영역으로부터 그 주위를 향하여 결정화가 진전되어, 도 7에 도시한 바와 같이, 결정화 반도체 박막(516), 즉 다결정 Si막을 형성할 수 있다. 결정화 반도체 박막(516)의 형성 공정에서는, 결정 생성핵(35)의 평면 사이즈나 오목부(34)의 깊이, 제1 기초층(31)의 열 전도율이 나 막 두께, 제2 기초층(32)의 열 전도율이나 막 두께, 결정화 속도 등의 조건을 적절하게 조절함으로써, 결정 입경을 제어할 수 있어, 박막 트랜지스터(50)의 채널 형성 영역(510) 내에 결정입계가 존재하지 않도록 할 수 있다. 이것은 복수의 박막 트랜지스터(50)에서 마찬가지이다.
다음으로, 결정화 반도체 박막(516)의 표면 상에 게이트 절연막(510), 제어 전극(520)의 각각을 순차적으로 형성한 후, 결정화 반도체 박막(516)에 제1 주 전극 영역(511) 및 제2 주 전극 영역(512)을 형성함과 함께, 쌍방의 사이에서 결정화 반도체 박막(516)으로부터 채널 형성 영역(510)을 형성한다. 이 공정이 종료되면, 박막 트랜지스터(50)를 완성시킬 수 있다(도 1 참조).
다음으로, 박막 트랜지스터(50)를 피복하는 층간 절연막(6)을 형성한 후, 제1 주 전극 영역(511) 상에서 층간 절연막(6)에 접속 구멍(6H)을 형성하고, 이 접속 구멍(6H)을 통해서 제1 주 전극 영역(511)에 접속되는 화소 전극(51)을 층간 절연막(6) 상에 형성한다(도 1 참조). 이 화소 전극(51)이 형성되면, 박막 트랜지스터(50)와 화소 전극(51)의 직렬 회로로 이루어지는 화소(5)를 완성시킬 수 있다. 그리고, 화소(5)를 피복하는 보호막(7)을 형성한다.
한편, 제2 투명 기판(10)을 준비하고, 이 제2 투명 기판(10)의 표면 상의 전체 면에 기초층(11), 공통 화소 전극(12), 보호막(13)의 각각을 순차적으로 형성한다.
그리고, 제1 투명 기판(2)과 제2 투명 기판(10)을 대향 배치하고, 쌍방 사이에 액정(15)을 봉입함으로써, 본 실시예에 따른 액정 표시 디바이스(1)가 완성된 다.
이상 설명한 바와 같이, 본 실시예에 따른 액정 표시 디바이스(1)의 제조 방법, 특히 반도체 박막의 제조 방법에 따르면, 기초층(3)에 결정 생성핵(35)을 형성하고, 기초층(3)의 표면 상에 형성한 비정질 반도체 박막(515)을 결정 생성핵(35)을 중심으로 하여 결정화하여, 결정화 반도체 박막(516)을 형성하고 있기 때문에, 제1 투명 기판(2)의 면 내에서 결정화 반도체 박막(516)의 결정립의 위치나 결정 입경을 용이하게 제어할 수 있다.
또한, 본 실시예에 따른 액정 표시 디바이스(1)에 따르면, 박막 트랜지스터(50) 특히 채널 형성 영역(510)에 대응하는, 기초층(3)에 결정 생성핵(35)을 구비하고, 이 결정 생성핵(35)을 중심으로 하여 그 주위를 향하여 채널 형성 영역(510)(반도체 박막)의 결정화를 행하고 있기 때문에, 채널 형성 영역(510) 내에 결정입계를 없앨 수 있다. 즉, 채널 형성 영역(510)은 1개의 결정립에 의해 형성할 수 있다. 그 결과, 박막 트랜지스터(50)의 전압 전류 특성의 변동을 방지할 수 있어, 표시 특성을 안정화할 수 있으므로, 액정 표시 디바이스(1)의 성능을 향상시킬 수 있다.
[그 밖의 실시예]
본 발명은, 상술한 일 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변형 가능하다. 예를 들면, 본 발명은, 기초층(3)에서, 오목부(34)가 아니라, 볼록부(33)를 결정 생성핵(35)으로 하여 형성하여도 된다. 이 경우, 제1 기초층(31)의 열 전도율을 제2 기초층(32)의 열 전도율보다도 크게 설정함으로써, 볼록부(33)를 결정 생성핵(35)으로서 사용할 수 있다. 이 경우의 제조 방법은 상술한 제조 방법과 마찬가지이다.
또한, 본 발명은, 3층 이상의 기초층을 적층하여 기초층(3)을 형성하고, 그 중의 적어도 2층의 기초층에 의해 결정 생성핵(35)을 형성하여도 된다.
또한, 본 발명은, 액정 표시 디바이스(1)에 한정되는 것이 아니라, 결정성 반도체 박막을 동작 영역으로서 사용하는 트랜지스터, 예를 들면 SOI(silicon on insulator) 기판 상에 형성되는 트랜지스터를 집적화한 로직, 메모리 등을 탑재하는 전자 디바이스에 적용할 수 있다. 또한, 본 발명은, 트랜지스터로서 바이폴라 트랜지스터에 적용할 수 있으며, 혹은 트랜지스터뿐만 아니라, 저항 소자, 용량 소자 등에도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 기판면 내의 결정립의 위치나 결정 입경을 용이하게 제어할 수 있는 반도체 박막의 제조 방법을 제공할 수 있다.
또한, 본 발명에 따르면, 반도체 박막을 동작 영역으로 하는 트랜지스터의 전기적 특성의 변동을 감소할 수 있어, 성능 향상을 실현할 수 있는 전자 디바이스 또는 액정 표시 디바이스를 제공할 수 있다.

Claims (20)

  1. 반도체 박막의 제조 방법에 있어서,
    기판 상에 제1 기초층을 형성하는 공정,
    상기 제1 기초층의 표면에 볼록부 및 오목부를 형성하는 공정,
    상기 제1 기초층에 대하여 열 전도율이 다르며, 상기 볼록부 및 상기 오목부를 피복하여, 표면이 평탄한 제2 기초층을 상기 제1 기초층의 표면 상에 형성하는 공정,
    상기 제2 기초층의 표면 상에 반도체 박막을 형성하는 공정, 및
    상기 반도체 박막에 에너지 빔을 조사하여, 상기 볼록부 또는 오목부에 대응하는 상기 제1 기초층 및 상기 제2 기초층의 일부를 결정 생성핵으로 하여, 상기 반도체 박막을 결정화하는 공정
    을 포함하는 반도체 박막의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 기초층의 표면에 볼록부 및 오목부를 형성하는 공정은, 상기 제1 기초층의 표면에 오목형 또는 볼록형을 갖는 금형을 꽉 눌러, 상기 제1 기초층의 표면에 볼록부 및 오목부를 형성하는 공정인 반도체 박막의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 기초층을 형성하는 공정은, 상기 제1 기초층의 상기 볼록부 및 상기 오목부를 매설하여, 표면을 평탄화하는 도포형 재료에 의해 제2 기초층을 형성하는 공정인 반도체 박막의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 기초층을 형성하는 공정은, 상기 제1 기초층의 상기 볼록부 및 상기 오목부를 매설하여, 표면을 평탄화하는 도포형 재료에 의해 제2 기초층을 형성하는 공정인 반도체 박막의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 기초층을 형성하는 공정은, 상기 제1 기초층에 비하여 높은 열 전도율을 갖는 제2 기초층을 형성하는 공정이며,
    상기 제1 기초층의 오목부와 그 위의 제2 기초층에 의해 상기 결정 생성핵을 형성하는 공정인 반도체 박막의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 기초층을 형성하는 공정은, 상기 제1 기초층에 비하여 낮은 열 전도율을 갖는 제2 기초층을 형성하는 공정이며,
    상기 제1 기초층의 볼록부와 그 위의 제2 기초층에 의해 상기 결정 생성핵을 형성하는 공정인 반도체 박막의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 기초층을 형성하는 공정은, 도포형의 절연막을 형성하는 공정인 반도체 박막의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 기초층을 형성하는 공정은, 도포형의 산화실리콘막을 형성하는 공정이고, 상기 제2 기초층을 형성하는 공정은, 질화실리콘막을 형성하는 공정인 반도체 박막의 제조 방법.
  9. 전자 디바이스에 있어서,
    기판,
    상기 기판의 표면 상에 배치되며, 행렬 형상으로 규칙적으로 배열된 복수의 결정 생성핵을 갖는 기초층,
    상기 기초층의 표면 상에서, 상기 결정 생성핵에 대응하는 영역에 상기 결정 생성핵마다 배치되며, 결정성을 갖는 반도체 박막을 동작 영역으로 하는 트랜지스터
    를 구비하고,
    상기 기초층은, 표면에 볼록부 및 오목부를 갖는 제1 기초층과, 상기 제1 기초층에 대하여 열 전도율이 다르며, 상기 볼록부 및 상기 오목부를 피복하여, 표면이 평탄한 제2 기초층을 구비하고, 상기 제1 기초층의 상기 볼록부 및 상기 오목부에 의해 상기 결정 생성핵이 생성되어 있는 전자 디바이스.
  10. 삭제
  11. 제9항에 있어서,
    상기 기초층의 제2 기초층은 상기 제1 기초층에 비하여 높은 열 전도율을 갖고, 상기 결정 생성핵은 상기 제1 기초층의 오목부와 그 위의 제2 기초층에 의해 구성되어 있는 전자 디바이스.
  12. 제9항에 있어서,
    상기 기초층의 제2 기초층은 상기 제1 기초층에 비하여 낮은 열 전도율을 갖고, 상기 결정 생성핵은 상기 제1 기초층의 볼록부와 그 위의 제2 기초층에 의해 구성되어 있는 전자 디바이스.
  13. 제9항에 있어서,
    상기 결정 생성핵의 평면 사이즈는 상기 트랜지스터의 상기 동작 영역의 평면 사이즈와 동등하거나 또는 작은 전자 디바이스.
  14. 제9항에 있어서,
    상기 트랜지스터의 상기 동작 영역은 채널 형성 영역인 전자 디바이스.
  15. 액정 표시 디바이스에 있어서,
    투명 기판,
    상기 투명 기판의 표면 상에 배치되며, 행렬 형상으로 규칙적으로 배열된 복수의 결정 생성핵을 갖는 기초층,
    상기 기초층의 표면 상에서, 상기 결정 생성핵에 대응하는 영역에 상기 결정 생성핵마다 배치되며, 결정성을 갖는 반도체 박막을 채널 형성 영역으로 하는 박막 트랜지스터
    를 구비하고,
    상기 기초층은, 표면에 볼록부 및 오목부를 갖는 제1 기초층과, 상기 제1 기초층에 대하여 열 전도율이 다르며, 상기 볼록부 및 상기 오목부를 피복하여, 표면이 평탄한 제2 기초층을 구비하고, 상기 제1 기초층의 상기 볼록부 및 상기 오목부에 의해 상기 결정 생성핵이 생성되어 있는 액정 표시 디바이스.
  16. 삭제
  17. 제15항에 있어서,
    상기 기초층의 제2 기초층은 상기 제1 기초층에 비하여 높은 열 전도율을 갖고, 상기 결정 생성핵은 상기 제1 기초층의 오목부와 그 위의 제2 기초층에 의해 구성되어 있는 액정 표시 디바이스.
  18. 제15항에 있어서,
    상기 기초층의 제2 기초층은 상기 제1 기초층에 비하여 낮은 열 전도율을 갖고, 상기 결정 생성핵은 상기 제1 기초층의 볼록부와 그 위의 제2 기초층에 의해 구성되어 있는 액정 표시 디바이스.
  19. 제15항에 있어서,
    상기 결정 생성핵의 평면 사이즈는 상기 박막 트랜지스터의 상기 채널 형성 영역의 평면 사이즈와 동등하거나 또는 작은 액정 표시 디바이스.
  20. 제15항에 있어서,
    상기 박막 트랜지스터의 게이트 전극에 접속된 수직 주사선,
    상기 박막 트랜지스터의 한쪽의 주 전극에 접속된 수평 주사선,
    상기 박막 트랜지스터의 다른쪽의 주 전극에 접속된 화소 전극,
    상기 화소 전극에 대향 배치된 공통 화소 전극,
    상기 화소 전극과 상기 공통 화소 전극의 사이에 봉입된 액정
    을 더 구비하는 액정 표시 디바이스.
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