KR100775931B1 - 3D stack method using reflow solder - Google Patents

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Abstract

본 발명은 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것으로, 보다 구체적으로는 기판에 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것이다. The present invention relates to a three-dimensional chip stacking method using a reflow solder, and more specifically, to form a reflow solder that penetrates the substrate on the substrate and reflow the solder when laminating the substrate to laminate a plurality of substrates, It relates to a three-dimensional chip stacking method using a reflow solder.

본 발명은 기판의 활성면에 리세스(recess)를 형성하는 단계, 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계, 접착층에 리플로 솔더(solder)를 형성하는 단계, 리플로 솔더가 기판을 관통하는 형상을 가지도록 기판의 비활성면을 그라인딩(grinding)하는 단계, 기판을 리플로 솔더가 양분되도록 칩 단위로 소잉(sawing)하는 단계, 칩을 수직으로 적층하는 단계 및 적층된 칩의 리플로 솔더가 녹아 내려 적층된 칩이 접착되도록 리플로 솔더를 가열하는 단계를 포함한다.The present invention provides a method of forming a recess on an active surface of a substrate, forming an adhesive layer through a patterning method on the recess, forming a reflow solder on the adhesive layer, and reflow solder to form a substrate. Grinding the inactive surface of the substrate to have a penetrating shape, sawing the substrate into chips so that the reflow solder is bisected, stacking chips vertically, and reflowing the stacked chips Heating the reflow solder so that the solder melts to bond the stacked chips.

본 발명은 종래보다 간단한 공정을 통하여 3차원 적층된 칩을 생산할 수 있는 효과가 있다. The present invention has the effect of producing a three-dimensional stacked chip through a simpler process than the prior art.

리세스(recess), 식각(etching), 3차원 적층(3D stack), 그라인드(grind), 씨드 메탈(seed metal) Recess, etching, 3D stack, grind, seed metal

Description

리플로 솔더를 이용한 3차원 칩 적층 방법{3D stack method using reflow solder}3D chip stacking method using reflow soldering {3D stack method using reflow solder}

도1은 오벌 형성단계를 도시한 기판 단면도,1 is a cross-sectional view of a substrate showing an oval forming step;

도2은 오벌 형성단계를 도시한 기판 평면도,2 is a plan view of a substrate showing an oval forming step;

도3은 접착층 형성단계를 도시한 도면3 is a diagram illustrating an adhesive layer forming step;

도4는 리플로 솔더 형성단계를 도시한 도면,4 is a view showing a reflow solder forming step;

도5는 그라인딩 단계를 도시한 도면,5 shows a grinding step;

도6은 소잉 단계를 도시한 기판 단면도,6 is a cross-sectional view of the substrate showing the sawing step;

도7은 소잉 단계를 도시한 기판 평면도,7 is a plan view of a substrate showing a sawing step;

도8은 소잉 단계를 통하여 분리된 개별 칩을 도시한 도면,8 shows individual chips separated through a sawing step;

도9는 적층단계를 도시한 도면,9 shows a lamination step;

도10내지 도16은 본 발명의 제2실시예에 따른 리플로 솔더를 이용한 3차원 칩 적층 방법을 설명하기 위한 도면,10 to 16 are views for explaining a three-dimensional chip stacking method using a reflow solder according to a second embodiment of the present invention;

도17 내지 도23은 본 발명의 제3실시예에 따른 리플로 솔더를 이용한 3차원 칩 적층 방법을 설명하기 위한 도면,17 to 23 are views for explaining a three-dimensional chip stacking method using a reflow solder according to a third embodiment of the present invention;

도24 내지 도30은 본 발명의 제4실시예에 따른 리플로 솔더를 이용한 3차원 칩 적층 방법을 설명하기 위한 도면,24 to 30 are views for explaining a three-dimensional chip stacking method using a reflow solder according to a fourth embodiment of the present invention;

도31과 도32는 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩의 사용 상태를 도시한다. 31 and 32 show a state of use of the three-dimensional stacked chip fabricated through the first to fourth embodiments.

본 발명은 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것으로, 보다 구체적으로는 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 리플로 솔더를 이용한 3차원 칩 적층 방법에 관한 것이다.The present invention relates to a three-dimensional chip stacking method using a reflow solder, and more particularly, to form a reflow solder that penetrates the substrate and reflow the solder to stack a plurality of substrates when the substrates are stacked. The present invention relates to a three-dimensional chip stacking method using solder.

일반적으로 3차원 칩 적층이란 수평으로 연결된 칩을 수직으로 쌓는 적층방식을 말한다. 칩을 수직으로 쌓게 되면 수평으로 연결된 칩에 비하여 칩이 차지하는 공간이 작아지고, 신호 전달 경로가 줄어들어 신호 전달 속도가 향상되며, 와이어 본딩(wire bonding) 등의 과정을 생략할 수 있게 되어 제조 원가가 감소한다.In general, 3D chip stacking refers to a stacking method in which chips stacked horizontally are stacked vertically. Stacking chips vertically reduces the space occupied by chips compared to horizontally connected chips, reduces signal transmission paths, speeds up signal transmission, and eliminates processes such as wire bonding. Decreases.

종래에 3차원 칩 적층 방법은 반도체 칩을 관통하는 비아 홀을 형성하여 이를 이용하는 웨이퍼 레벨(wafer level) 방식을 사용한다. 또한 3차원 칩 적층 방법은 패키지(package)의 개념을 도입하여 패키지 적층(package stack) 방법 등이 개발되고도 있지만, 궁극적인 3차원 칩 적층은 칩(chip)을 직접 적층하여 만드는 구조로 발전해가고 있다. Conventionally, the 3D chip stacking method uses a wafer level method that forms a via hole through a semiconductor chip and uses the same. In addition, the 3D chip stacking method has been developed as a package stack method by introducing the concept of a package, but the ultimate 3D chip stacking has evolved into a structure made by directly stacking chips. have.

그러나 칩에 홀을 만들어 칩을 적층하는 종래의 기술은 많은 제조 공정을 필 요로 하며 이에 따라 낮은 수율(yield)과 양산의 문제점이 있다.However, the conventional technology of stacking chips by making holes in chips requires many manufacturing processes, and thus there are problems of low yield and mass production.

본 발명은 상술한 문제점을 해결하기 위하여 창안된 것으로, 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 리플로 솔더를 이용한 3차원 칩 적층 방법을 제공하는데 그 목적이 있다.The present invention was devised to solve the above-described problem, and forms a reflow solder that penetrates a substrate, and reflows a solder when stacking the substrates to stack a plurality of substrates using a reflow solder. The purpose is to provide a method.

본 발명의 다른 목적 및 장점들은 하기에 설명될 것이며, 본 발명의 실시 예에 의해 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구범위에 나타낸 수단 및 조합에 의해 실현될 수 있다.Other objects and advantages of the present invention will be described below, and will be appreciated by the embodiments of the present invention. Furthermore, the objects and advantages of the present invention can be realized by means and combinations indicated in the claims.

상기와 같은 목적을 달성하기 위한 본 발명은 기판의 활성면에 리세스(recess)를 형성하는 단계; 상기 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계; 상기 접착층에 리플로 솔더(solder)를 형성하는 단계; 상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩(grinding)하는 단계; 상기 기판을 상기 리플로 솔더가 양분되도록 칩 단위로 소잉(sawing)하는 단계; 상기 칩을 수직으로 적층하는 단계; 및 상기 적층된 칩의 리플로 솔더가 녹아 내려 적층된 칩이 접착되도록 상기 리플로 솔더를 가열하는 단계;를 포함한다.The present invention for achieving the above object comprises the steps of forming a recess (recess) in the active surface of the substrate; Forming an adhesive layer on the recess through a patterning method; Forming a reflow solder on the adhesive layer; Grinding the inactive surface of the substrate such that the reflow solder has a shape penetrating the substrate; Sawing the substrate chip by chip so that the reflow solder is bisected; Stacking the chips vertically; And heating the reflow solder such that the reflow solder of the stacked chips melts to bond the stacked chips.

또한 본 발명은 기판의 활성면에 리세스를 형성하는 단계; 상기 리세스에 리 플로 솔더를 형성하는 단계; 상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩하는 단계; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계를 포함한다.In another aspect, the present invention comprises the steps of forming a recess in the active surface of the substrate; Forming a reflow solder in the recess; Grinding the inactive surface of the substrate such that the reflow solder has a shape penetrating the substrate; Bonding a glass substrate to an active surface of the substrate; And sawing the substrate on which the glass substrate is bonded, in units of chips so that the reflow solder is bisected.

또한 본 발명은 기판의 비활성면을 그라인딩하는 단계; 상기 기판을 관통하는 비아홀을 형성하는 단계; 상기 비아홀을 이용하여 리플로 솔더를 형성하는 단계; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계;를 포함한다.The present invention also provides a method for grinding an inert surface of a substrate; Forming a via hole penetrating the substrate; Forming a reflow solder using the via hole; Bonding a glass substrate to an active surface of the substrate; And sawing the substrate on which the glass substrate is bonded, in units of chips so that the reflow solder is bisected.

또한 본 발명은 기판의 활성면에 접착층을 형성하는 단계; 상기 접착층에 솔더 범프를 형성하는 단계; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 상기 기판의 비활성면을 그라인딩하는 단계; 상기 기판의 비활성면에 비아 홀을 형성하는 단계; 상기 비아 홀에 리플로 솔더를 형성하는 단계; 및 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계를 포함한다.In addition, the present invention comprises the steps of forming an adhesive layer on the active surface of the substrate; Forming solder bumps on the adhesive layer; Bonding a glass substrate to an active surface of the substrate; Grinding the inactive surface of the substrate; Forming via holes in the inactive surface of the substrate; Forming a reflow solder in the via hole; And sawing the substrate on which the glass substrate is bonded, in units of chips so that the reflow solder is bisected.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙 에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the present specification and claims should not be construed as being limited to the common or dictionary meanings, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that it can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention.

따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시 예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등 물과 변형 예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiments of the present invention and do not represent all of the technical idea of the present invention, various equivalents that may be substituted for them at the time of the present application It should be understood that there may be water and variations.

기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층하는, 본 발명의 리플로 솔더를 이용한 3차원 칩 적층 방법은 다양하게 실시될 수 있다. The three-dimensional chip stacking method using the reflow solder of the present invention, in which a reflow solder penetrating the substrate and forming a plurality of substrates by reflowing the solder when the substrates are stacked, may be variously implemented.

여기에서 리플로 솔더(reflow solder)란 기판에 형성되어 열을 가하면 적층된 기판 상호간을 솔더링하는 하는 것으로, 주석(Sn)을 포함하는 공융 합금(eutectic alloy)을 말한다. 또한 리세스(recess)는 기판의 활성면 등에 형성되는 홈을 말한다. 리세스는 원형, 다각형 등 다양한 형태를 가질 수 있지만 폭이 좁은 길죽한 모양의 타원형 또는 다각형인 것이 바람직하다. 이하에서 리세스는 타원형인 경우(이하 오벌(oval)이라 함)를 예시하여 설명한다. Here, reflow solder refers to a eutectic alloy including tin (Sn), which is formed on a substrate and solders the stacked substrates when heat is applied thereto. In addition, a recess refers to a groove formed in an active surface or the like of the substrate. The recess may have various shapes such as a circle and a polygon, but it is preferable that the recess is an oval or polygon having a narrow zigzag shape. In the following, the recess is described as an example of an elliptical type (hereinafter referred to as an oval).

제1실시예로 기판의 활성면에 형성된 리세스에 리플로 솔더를 형성하고 비활성면을 그라인딩하여 칩을 적층하는 방법, 제2실시예로 기판의 활성면에 형성된 리세스에 리플로 솔더를 형성하고 비활성면을 그라인딩하여 글래스와 기판을 본딩하는 칩 적층 방법, 제3실시예로 기판의 비활성면을 그라인딩한 후 기판에 비아홀을 형성하고 리플로 솔더를 형성하여 글래스와 기판을 본딩하는 칩 적층 방법 및 제4 실시예로 글래스와 솔더 범프가 형성된 기판을 적층하고 기판의 비활성면을 그라인딩한 후 리플로 솔더를 형성하는 칩 적층 방법을 예시하여 설명한다.In a first embodiment, a reflow solder is formed in a recess formed in an active surface of a substrate, and a chip is stacked by grinding an inactive surface. In a second embodiment, a reflow solder is formed in a recess formed in an active surface of a substrate. And a method of laminating a glass and a substrate by grinding an inactive surface, and in a third embodiment, a chip lamination method of bonding a glass and a substrate by forming a via hole and forming a reflow solder after grinding the inactive surface of the substrate And a chip stacking method of stacking a substrate on which glass and solder bumps are formed, grinding an inactive surface of the substrate, and then forming a reflow solder as a fourth embodiment.

제1실시예 내지 제4실시예는, 기판에 형성된 리플로 솔더가 리플로되면서 복수의 기판이 적층되어 3차원 칩 적층이 이루어지는 본 발명의 기술적 사상을 공통으로 한다.The first to fourth embodiments share a common technical concept of the present invention in which a plurality of substrates are stacked and three-dimensional chip stacking is performed while reflow solder formed on a substrate is reflowed.

[제1실시예][First Embodiment]

제1실시예는 기판의 활성면에 형성된 리세스에 솔더를 형성하고 비활성면을 그라인딩하여 칩을 적층하는 방법으로 도1 내지 도9를 참조하여 설명한다. 제1실시예에 따른 3차원 칩 적층 방법은 오벌(oval) 형성단계, 접착층 형성단계, 솔더(solder) 형성단계, 그라인딩(grinding) 단계, 소잉(sawing)단계 및 적층단계를 포함한다.The first embodiment will be described with reference to FIGS. 1 to 9 as a method of stacking chips by forming solder in recesses formed in the active surface of the substrate and grinding the inactive surface. The 3D chip stacking method according to the first embodiment includes an oval forming step, an adhesive layer forming step, a solder forming step, a grinding step, a sawing step, and a lamination step.

도1은 오벌(oval) 형성단계를 도시한 기판 단면도이고, 도2는 도1의 오벌 형성단계를 도시한 기판 평면도이다. 도시된 바와 같이, 오벌(oval) 형성단계는 기판(100)의 활성면(101)에 드릴방법 또는 식각방법 등을 이용하여 오벌(104)을 형성한다. 기판(100)은 실리콘(Si) 또는 글래스(glass)인 것이 바람직하지만 이에 한정되는 것은 아니다.1 is a cross-sectional view of a substrate illustrating an oval forming step, and FIG. 2 is a plan view of the substrate illustrating an oval forming step of FIG. 1. As shown, the oval forming step forms the oval 104 on the active surface 101 of the substrate 100 using a drill method or an etching method. The substrate 100 is preferably silicon (Si) or glass (glass), but is not limited thereto.

드릴방법은 레이저 드릴(laser drill) 또는 기계적 드릴(mechanical drill) 등일 수 있으며, 식각방법은 플라즈마(plasma)를 이용한 건식 식각(dry etching) 또는 반응 이온 식각(relative ion etching) 등일 수 있다.The drill method may be a laser drill, a mechanical drill, or the like, and the etching method may be dry etching using plasma or relative ion etching.

도3은 접착층 형성단계를 도시한 도면이다. 도시된 바와 같이 접착층 형성단계는 식각(etching) 방식 등으로 형성된 오벌에 패터닝 방식을 통해 전기적 신호를 전달할 수 있는 금속층인 접착층(110)을 형성한다. 여기서 접착층(110)은 씨드 메탈(seed metal)일 수 있다. 3 is a diagram illustrating an adhesive layer forming step. As shown in the drawing, the adhesive layer forming step forms an adhesive layer 110, which is a metal layer capable of transmitting an electrical signal through an patterning method, to an oval formed by an etching method or the like. The adhesive layer 110 may be a seed metal.

접착층(110)은 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 구리(Cu) 등의 금속 재질인 것이 바람직하지만 이에 한정되지 않으며 리플로 솔더의 확산을 방지하며, 접착력이 강한 다른 금속 재질을 포함할 수 있다.The adhesive layer 110 is preferably a metal material such as chromium (Cr), titanium (Ti), nickel (Ni), tungsten (W), copper (Cu), but is not limited thereto, and prevents diffusion of reflow solder. It may include other metallic materials with strong adhesion.

패터닝 방식은 포토 리소그래피(photo lithography) 방식인 것이 바람직하며, 증착, 스퍼터링(sputtering), 전기도금, 무전해도금 및 기타 다른 방식을 사용할 수도 있다.The patterning method is preferably a photo lithography method, and vapor deposition, sputtering, electroplating, electroless plating, and other methods may be used.

도4는 리플로 솔더(solder) 형성단계를 도시한 도면이다. 도시된 바와 같이, 리플로 솔더 형성단계는 오벌에 도포된 접착층에 리플로 솔더(120)를 형성한다. 4 is a diagram illustrating a step of forming a reflow solder. As shown, the reflow solder forming step forms the reflow solder 120 in the adhesive layer applied to the oval.

리플로 솔더(120)는 주석(Sn)을 포함하며, 철(Fe), 구리(Cu), 알루미늄(Al), 아연(Zn), 금(Au), 은(Ag), 카드뮴(Cd) 등이 첨가된 공융 합금(eutectic alloy)의 재질로 형성된다. 리플로 솔더(120)는 칩이 적층된 후, 열이 가해지면 녹아 흘러내림으로써 적층된 칩 간의 접착을 용이하게 하는 기능을 수행한다.The reflow solder 120 includes tin (Sn), iron (Fe), copper (Cu), aluminum (Al), zinc (Zn), gold (Au), silver (Ag), cadmium (Cd), and the like. It is formed of a material of this added eutectic alloy. After the chips are stacked, the reflow solder 120 melts and flows when heat is applied, thereby facilitating adhesion between the stacked chips.

리플로 솔더(120)는 진공증착(evaporation), 도금(plating), 트랜스퍼(transfer), 스크리닝(screening) 또는 메탈 젯(metal jet) 방법을 사용하여 형성될 수 있다.The reflow solder 120 may be formed using an evaporation, plating, transfer, screening or metal jet method.

도5는 그라인딩(grinding) 단계를 도시한 도면이다. 도시된 바와 같이, 그라 인딩(grinding) 단계는 기판의 비활성면(102)을 화학적 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식으로 연마하여 두께를 얇게 한다. 그라인딩 단계는 기판에 형성된 리플로 솔더(120)의 하면이 노출되어 리플로 솔더(120)가 기판을 관통하는 형상이 되도록 기판의 비활성면(102)을 연마한다.5 shows a grinding step. As shown, the grinding step causes the inactive surface 102 of the substrate to be polished by chemical-mechanical planarization (CMP) to reduce the thickness. In the grinding step, the inactive surface 102 of the substrate is polished so that the bottom surface of the reflow solder 120 formed on the substrate is exposed so that the reflow solder 120 penetrates the substrate.

도6은 소잉(sawing) 단계를 도시한 기판 단면도이고, 도7은 도6의 소잉 단계를 도시한 기판 평면도이다. 도시된 바와 같이 소잉(sawing)단계는 기판(100)을 다이아몬드 휠(wheel) 또는 레이저(Laser) 등 절단수단(도시되지 않음)을 사용하여 칩 단위로 절단한다. 이때 오벌에 형성된 리플로 솔더(120)가 양분될 수 있도록 기판(100)을 절단하는 것이 바람직하다. 6 is a cross-sectional view of the substrate showing the sawing step, and FIG. 7 is a top view of the substrate showing the sawing step of FIG. As shown, the sawing step cuts the substrate 100 in chip units using cutting means (not shown) such as a diamond wheel or a laser. At this time, it is preferable to cut the substrate 100 so that the reflow solder 120 formed in the oval can be bisected.

도8은 소잉 단계를 통하여 분리된 개별 칩을 도시한 도면이고, 도9는 적층단계를 도시한 도면이다. 도시된 바와 같이 적층단계는 소잉 단계를 통하여 분리된 개별 복수의 칩을 적층한 후 리플로 솔더(120) 부분에 열을 가하면, 리플로 솔더(120)가 녹아 흘러내림으로써 복수의 칩이 솔더링 되면서 접착되어 적층된다. 복수의 칩 간 사이에는 접착성 필름(adhesive film) 또는 에폭시(epoxy) 등 접착성 물질(adhesive material)(도시되지 않음) 등이 더 삽입될 수 있다.FIG. 8 is a view showing individual chips separated through a sawing step, and FIG. 9 is a view showing a stacking step. As shown in the stacking step, when a plurality of separated chips are stacked through a sawing step and heat is applied to a portion of the reflow solder 120, the reflow solder 120 melts and flows down so that the plurality of chips are soldered. Bonded and laminated. An adhesive material (not shown) such as an adhesive film or epoxy may be further inserted between the plurality of chips.

여기에서 복수의 개별 칩은 서로 다른 기능을 수행하는 칩일 수 있으며, 더 바람직하게는 데이터를 저장하는 동종의 메모리 칩일 수 있다.Here, the plurality of individual chips may be chips performing different functions, and more preferably, the same type of memory chips storing data.

한편 제1실시예에 따른 3차원 칩 적층 방법은 그라인딩 단계 이후, 기판 레벨(WLP: wafer level packaging)에서 적층한 후 절단수단을 통하여 칩 단위로 절단하는 소잉 단계를 진행할 수도 있다.Meanwhile, in the three-dimensional chip stacking method according to the first embodiment, after the grinding step, the sawing step of stacking the wafer at the wafer level packaging (WLP) and cutting the chip by cutting means may be performed.

[제2실시예]Second Embodiment

제2실시예로 기판의 활성면에 형성된 리세스에 리플로 솔더를 형성하고 비활성면을 그라인딩하여 글래스와 기판을 본딩하는 칩 적층 방법을 도10 내지 도16을 참조하여 설명한다. In the second embodiment, a chip stacking method of bonding a glass and a substrate by forming a reflow solder in a recess formed in an active surface of a substrate and grinding an inactive surface will be described with reference to FIGS. 10 to 16.

제2실시예에 따른 3차원 칩 적층 방법은 리세스 형성 단계, 접착층 형성단계, 리플로 솔더 형성 단계, 그라인딩 단계, 글래스 기판 본딩 단계 및 소잉 단계를 포함한다.The 3D chip stacking method according to the second embodiment includes a recess forming step, an adhesive layer forming step, a reflow solder forming step, a grinding step, a glass substrate bonding step, and a sawing step.

도10은 리세스 형성 단계를 도시한다. 도시된 바와 같이, 기판(200)의 활성면(201)에 레이저 드릴(laser drill) 등 드릴방법 또는 플라즈마(plasma)를 이용한 건식 식각(dry etching) 등 식각방법을 이용하여 리세스(204)를 형성한다. 10 shows a recess forming step. As shown, the recess 204 is formed on the active surface 201 of the substrate 200 by using a drill method such as a laser drill or an etching method such as dry etching using a plasma. Form.

기판(200)은 활성면(201)과 비활성면(202)을 구비하고, 활성면(201)에 광학센서(208)와 광학센서(208) 주변에 다수의 패드(206)가 형성된 이미지 센서 기판인 것이 바람직하지만 이에 한정되는 것은 아니다. The substrate 200 includes an active surface 201 and an inactive surface 202, and an image sensor substrate having an optical sensor 208 and a plurality of pads 206 formed around the optical sensor 208 on the active surface 201. Is preferably, but is not limited thereto.

광학 센서(208)는 이미지 어레이(image array)와 마이크로 렌즈(micro lens)로 구성되는 이미지 센서 패키지로서, 예를 들면, 전하결합소자(CCD: charge couple device) 또는 상보성 금속 산화물 반도체(CMOS: complementary metal oxide semiconductor)일 수 있다. 이하 제2실시예 내지 4실시예에서 기판은 이미지 센서 기판인 경우를 예시하여 설명한다.The optical sensor 208 is an image sensor package consisting of an image array and a micro lens, for example, a charge couple device (CCD) or a complementary metal oxide semiconductor (CMOS) metal oxide semiconductor). Hereinafter, the second embodiment to the fourth embodiment will be described by illustrating a case where the substrate is an image sensor substrate.

도11은 접착층 형성 단계를 도시한다. 도시된 바와 같이, 이미지 센서 기판 의 활성면에 형성된 리세스에 패터닝 방식을 통해 전기적 신호를 전달할 수 있는 금속층인 접착층(220)을 형성한다. 여기서 접착층(220)은 씨드 메탈일 수 있으며, 접착층(220)의 재질 및 패터닝 방식은 제1실시예의 도3에서 설명한 바와 같다.11 shows an adhesive layer forming step. As shown, the adhesive layer 220, which is a metal layer capable of transmitting an electrical signal through a patterning method, is formed in the recess formed on the active surface of the image sensor substrate. The adhesive layer 220 may be a seed metal, and the material and the patterning method of the adhesive layer 220 are the same as those described with reference to FIG. 3 of the first embodiment.

도12는 리플로 솔더 형성 단계를 도시한다. 도시된 바와 같이, 접착층이 형성된 리세스에 리플로 솔더(220)를 형성한다. 리플로 솔더(220)는 제1실시예의 도4에서 설명한 바와 같은 방법에 의해 주석 등을 포함한 재질로 형성될 수 있다.12 shows the reflow solder forming step. As shown, the reflow solder 220 is formed in the recess in which the adhesive layer is formed. The reflow solder 220 may be formed of a material including tin by the method described with reference to FIG. 4 of the first embodiment.

도13은 그라인딩 단계를 도시한다. 도시된 바와 같이, 이미지 센서 기판에 형성된 리플로 솔더(220)의 하면이 노출되어 리플로 솔더(220)가 이미지 센서 기판을 관통하는 형상이 되도록 기판의 비활성면(202)을 연마한다. 13 shows a grinding step. As shown, the bottom surface of the reflow solder 220 formed on the image sensor substrate is exposed to polish the inactive surface 202 of the substrate so that the reflow solder 220 penetrates the image sensor substrate.

그라인딩 방법은 제1실시예의 도5에서 설명한 바와 같이, 화학적 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식을 이용하는 것이 바람직하다.As described in FIG. 5 of the first embodiment, the grinding method preferably uses a chemical mechanical planarization (CMP) method.

그라인딩 단계 후, 이미지 센서 기판의 비활성면(202)에 다른 이종의 기판(도시되지 않음)이 더 적층될 수 있다. 예를 들면, 이종의 기판은 상기 도10 내지 도12의 단계를 거친 이미지 시그널 프로세스(ISP: image signal processor) 기판일 수 있다. 이미지 센서 기판과 ISP 기판을 적층한 후 리플로 솔더에 열을 가하면, 리플로 솔더가 녹아 흘러내림으로써 서로 접착되어 적층된다. 이미지 센서 기판과 ISP 기판사이에는 접착성 필름(adhesive film) 또는 에폭시(epoxy) 등 접착성 물질이 더 삽입될 수 있다.After the grinding step, another heterogeneous substrate (not shown) may be further stacked on the inactive surface 202 of the image sensor substrate. For example, the heterogeneous substrate may be an image signal processor (ISP) substrate that has been subjected to the steps of FIGS. 10 to 12. When the image sensor substrate and the ISP substrate are laminated, and heat is applied to the reflow solder, the reflow solder melts and flows down to bond to each other. An adhesive material such as an adhesive film or epoxy may be further inserted between the image sensor substrate and the ISP substrate.

도14는 글래스 기판 본딩 단계를 도시한다. 도시된 바와 같이, 이미지 센서 기판의 활성면에 글래스 기판(230)을 얼라인하여 본딩한다. 글래스 기판(230)은 이미지 센서 기판에 배치된 이미지 센서를 커버하여 이미지 센서를 보호한다. 글래스 기판(230)은 광 투과율이 좋은 무기재료인 글래스(glass) 또는 석영(quartz) 재질인 것이 바람직하며, 전기 전도성을 가진 투명막으로 인듐(In)과 산화주석(In2O3SnO2)의 화합물인 인듐 주석화합물(ITO: Indium Tin Oxide)인 것이 더 바람직하다.14 shows a glass substrate bonding step. As shown, the glass substrate 230 is aligned and bonded to the active surface of the image sensor substrate. The glass substrate 230 covers the image sensor disposed on the image sensor substrate to protect the image sensor. The glass substrate 230 is preferably made of glass or quartz, which is an inorganic material having good light transmittance, and is a transparent film having electrical conductivity. Indium (In) and tin oxide (In 2 O 3 SnO 2 ) More preferably, it is an indium tin oxide (ITO) compound.

이미지 센서 기판과 글래스 기판(230)의 본딩은 이방성 도전 에폭시와 같은 이방성 도전체 또는 나노 인터커넥션 페이스트와 같은 나노 전도 소재를 도포하는 단계를 포함할 수 있다. 또한 이미지 센서 기판과 글래스 기판의 본딩은 인듐(In) 재질을 사용하는 경우 레이저 용접 방식을 이용하는 것이 바람직하다. Bonding the image sensor substrate and the glass substrate 230 may include applying an anisotropic conductor such as an anisotropic conductive epoxy or a nano conductive material such as a nano interconnect paste. In addition, in the case of using an indium (In) material, the bonding between the image sensor substrate and the glass substrate is preferably performed by laser welding.

한편 글래스 기판(230)은 이미지 센서 기판의 활성면의 패드와 비활성면의 외부단자에 연결된 도전성 라인을 전기적으로 연결하는 재배선 기판일 수 있다. 재배선 기판은 본 출원인이 출원한 특허출원 제10-2004-71879호(패키지된 집적회로 소자) 및 특허출원 제10-2004-80155호(재배선 기판 제조방법 및 그 방법으로 제조된 재배선 기판을 이용한 패키지된 집적회로 소자 제조 방법)에 상세히 게재되어 있으므로 상세한 설명은 생략한다.The glass substrate 230 may be a redistribution substrate electrically connecting a pad of an active surface of the image sensor substrate and a conductive line connected to an external terminal of the non-active surface of the image sensor substrate. The redistribution substrate is a patent application No. 10-2004-71879 (packaged integrated circuit device) and the patent application No. 10-2004-80155 (rewiring substrate manufacturing method and a redistribution substrate manufactured by the applicant) Packaged integrated circuit device manufacturing method using the above), and thus a detailed description thereof will be omitted.

글래스 기판(230)이 재배선 기판인 경우 재배선 기판에 형성된, 금속층이 도포된 하나의 패턴돌기(232)는 리플로 솔더(220)에 전기적으로 직접 연결되는 구조를 가지므로, 하나의 패턴돌기(232)와 리플로 솔더(220)는 특허출원 제10-2004- 71879호와 특허출원 제10-2004-80155호에 개시된 한 쌍의 패턴돌기와 도전성 라인의 기능을 수행할 수 있게 된다.When the glass substrate 230 is a redistribution substrate, one pattern protrusion 232 coated on the redistribution substrate has a structure electrically connected directly to the reflow solder 220, and thus, one pattern protrusion is provided. The reflow solder 220 and the reflow solder 220 may perform the function of a pair of pattern protrusions and conductive lines disclosed in Patent Application Nos. 10-2004-71879 and 10-2004-80155.

도15는 소잉 단계를 도시한다. 도시된 바와 같이, 글래스 기판이 본딩된 적층 기판을 다이아몬드 휠(wheel), 레이저(laser) 등 절단수단을 이용하여 개별 소자 단위로 절단한다. 15 shows a sawing step. As shown in the drawing, the laminated substrate on which the glass substrate is bonded is cut into individual device units using cutting means such as a diamond wheel and a laser.

도16은 절단된 개별 소자 단위 상태를 도시한다. 도시된 바와 같이, 제2실시예는 리플로 솔더를 이용하여 이미지 센서 기판과 ISP 기판(도시되지 않음)을 적층하고 이미지 센서 기판의 활성면에 글래스를 본딩한 구조에 적용될 수 있음을 나타낸다. Figure 16 shows the state of the individual device units cut. As shown, the second embodiment shows that it can be applied to a structure in which an image sensor substrate and an ISP substrate (not shown) are laminated using reflow solder and glass is bonded to an active surface of the image sensor substrate.

[제3실시예]Third Embodiment

제3실시예로 기판의 비활성면을 그라인딩한 후, 기판에 비아 홀을 형성하고 리플로 솔더를 형성하여 글래스 기판과 기판을 본딩하는 칩 적층 방법을 도17 내지 23을 참조하여 설명한다.  A chip stacking method of bonding a glass substrate to a substrate by grinding via holes and forming reflow solder in the substrate after grinding the non-active surface of the third embodiment will be described with reference to FIGS. 17 to 23.

제3실시예에 따른 3차원 칩 적층 방법은 기판 제공 단계, 그라인딩 단계, 비아 홀 형성 단계, 리플로 솔더 형성 단계, 글래스 기판 본딩 단계 및 소잉 단계를 포함한다.The 3D chip stacking method according to the third embodiment includes a substrate providing step, a grinding step, a via hole forming step, a reflow solder forming step, a glass substrate bonding step, and a sawing step.

제3실시예는 제2실시예와 비교하였을 때, 그라인딩 단계 후 리플로 솔더가 형성되는 점에 차이가 있고, 이미지 센서 기판에 리플로 솔더가 형성된 후 글래스 기판이 본딩되는 점이 같다.Compared to the second embodiment, the third embodiment has a difference in that reflow solder is formed after the grinding step, and the glass substrate is bonded after the reflow solder is formed on the image sensor substrate.

도17은 기판 제공 단계이다. 도시된 바와 같이, 제공되는 기판(300)은 제2실시예에서와 같이 활성면(301)과 비활성면(302)을 구비하고, 활성면(302)에 광학센서(308)와 광학센서(308) 주변에 다수의 패드(306)가 형성된 이미지 센서 기판인 것이 바람직하다.17 is a substrate providing step. As shown, the provided substrate 300 has an active surface 301 and an inactive surface 302 as in the second embodiment, and has an optical sensor 308 and an optical sensor 308 on the active surface 302. It is preferable that the image sensor substrate has a plurality of pads 306 formed therein.

도18은 그라인딩 단계이다. 도시된 바와 같이, 제공된 이미지 센서 기판의 비활성면(302)은 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식을 이용하여 연마한다. 이미지 센서 기판의 연마는 이미지 센서 기판이 50 내지 150um의 두께를 가지도록 이루어지는 것이 바람직하며, 도20의 리플로 솔더의 두께를 고려하여 적절하게 조절될 수 있다.18 is a grinding step. As shown, the inactive surface 302 of the provided image sensor substrate is polished using a chemical-mechanical planarization (CMP) method. Polishing of the image sensor substrate is preferably made such that the image sensor substrate has a thickness of 50 to 150um, and can be appropriately adjusted in consideration of the thickness of the reflow solder of FIG.

도19는 비아 홀 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판을 관통하는 비아 홀(via hole)(304)을 형성한다. 비아 홀(304)은 레이저 드릴 등 드릴 방법과 플라즈마를 이용한 건식 식각 방법 등 식각 방법을 이용하여 형성할 수 있다.19 is a via hole forming step. As shown, a via hole 304 is formed through the image sensor substrate. The via hole 304 may be formed using a drill method such as a laser drill and an etching method such as a dry etching method using plasma.

비아 홀 형성 단계는 비아 홀(304)에 접착층(310)을 형성하기 위한 제2실시예의 도11의 접착층 형성 단계를 더 포함할 수 있다. The via hole forming step may further include the adhesive layer forming step of FIG. 11 of the second embodiment for forming the adhesive layer 310 in the via hole 304.

도20은 리플로 솔더 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판에 형성된 비아 홀에 리플로 솔더(320)를 형성한다. 리플로 솔더(320)의 재질 및 형성 방법은 제2실시예의 도12에서 설명한 바와 같다.20 is a reflow solder forming step. As shown, the reflow solder 320 is formed in the via hole formed in the image sensor substrate. The material and the formation method of the reflow solder 320 are as described with reference to FIG. 12 of the second embodiment.

리플로 솔더 형성 단계 후 이미지 센서 기판의 비활성면(302)에 다른 이종의 기판(도시되지 않음)을 더 적층할 수 있다. 이종의 기판은 제2실시예의 도13에서 설명한 ISP 기판일 수 있으며, 도17 내지 도20 단계를 거친 ISP 기판일 수 있다. 이미지 센서 기판과 ISP 기판을 적층하는 방법은 제2실시예의 도14에서 설명한 바와 같으므로 상세한 설명은 생략한다.Another heterogeneous substrate (not shown) may be further stacked on the inactive surface 302 of the image sensor substrate after the reflow solder forming step. The heterogeneous substrate may be the ISP substrate described with reference to FIG. 13 of the second embodiment, or may be an ISP substrate that has undergone the steps of FIGS. Since the method of stacking the image sensor substrate and the ISP substrate is the same as described with reference to Fig. 14 of the second embodiment, detailed description thereof will be omitted.

도21은 글래스 기판 본딩 단계이다. 도시된 바와 같이, 이미지 센서 기판의 활성면에 글래스 기판(330)을 얼라인하여 본딩한다. 글래스 기판(330)의 재질, 본딩 접착제 및 바람직한 글래스 기판이 재배선 기판인 점 등은 제2실시예의 도14에서 설명한 바와 같다.21 is a glass substrate bonding step. As shown, the glass substrate 330 is aligned and bonded to the active surface of the image sensor substrate. The material of the glass substrate 330, the bonding adhesive, and the point that the preferred glass substrate is the redistribution substrate are as described with reference to Fig. 14 of the second embodiment.

도22는 소잉 단계를 도시한다. 도시된 바와 같이, 글래스 기판이 본딩된 적층 기판을 다이아몬드 휠(wheel), 레이저(laser) 등 절단수단을 이용하여 개별 소자 단위로 절단하며, 제2실시예의 도15에서 설명한 바와 같다. 22 shows a sawing step. As shown, the laminated substrate on which the glass substrate is bonded is cut into individual element units using cutting means such as a diamond wheel, a laser, and the like, as described with reference to FIG. 15 of the second embodiment.

도23은 절단된 개별 소자 단위 상태를 도시한다. 도시된 바와 같이, 제3실시예는 리플로 솔더를 이용하여 이미지 센서 기판과 ISP 기판(도시되지 않음)을 적층하고 이미지 센서 기판의 활성면에 글래스를 본딩한 구조에 적용될 수 있음을 나타낸다. Fig. 23 shows the state of the individual device units cut. As shown, the third embodiment shows that it can be applied to a structure in which an image sensor substrate and an ISP substrate (not shown) are laminated using reflow solder and glass is bonded to an active surface of the image sensor substrate.

[제4실시예]Fourth Embodiment

제4실시예로 글래스 기판과 솔더 범프가 형성된 기판을 적층하고 기판의 비활성면을 그라인딩한 후 리플로 솔더를 형성하는 칩 적층 방법을 도24 내지 도30을 참조하여 설명한다. A chip stacking method of stacking a glass substrate and a substrate on which solder bumps are formed, grinding an inactive surface of the substrate, and forming a reflow solder according to a fourth embodiment will be described with reference to FIGS. 24 to 30.

제4실시예에 따른 3차원 칩 적층 방법은 접착층 형성 단계, 솔더 범프 형성 단계, 글래스 기판 본딩 단계, 그라인딩 단계, 비아 홀 형성 단계 및 리플로 형성 단계, 소잉 단계를 포함한다.The 3D chip stacking method according to the fourth embodiment includes an adhesive layer forming step, a solder bump forming step, a glass substrate bonding step, a grinding step, a via hole forming step, a reflow forming step, and a sawing step.

도24은 접착층 형성 단계이다. 제공된 기판(400)의 활성면(401)에 솔더 범프가 형성되기 용이하도록 접착층(410)을 형성한다. 여기서 접착층(410)은 접합층(크롬, 티타늄, 아연 등), 확산 방지층(금, 납 등) 및 웨팅층(구리, 니켈 등)을 포함하는 UBM(Under Bump Metallurgy)일 수 있다. UBM은 진공증착(evaporation), 스퍼터링(sputtering), 무전해 도금(electroless plating) 방법 등을 이용하여 형성할 수 있다. 제공된 기판(400)은 이미지 센서 기판인 것이 바람직하다.24 is an adhesive layer forming step. An adhesive layer 410 is formed on the active surface 401 of the provided substrate 400 so that solder bumps are easily formed. The adhesive layer 410 may be an under bump metallurgy (UBM) including a bonding layer (chromium, titanium, zinc, etc.), a diffusion barrier layer (gold, lead, etc.) and a wetting layer (copper, nickel, etc.). The UBM can be formed using evaporation, sputtering, electroless plating, or the like. The substrate 400 provided is preferably an image sensor substrate.

도25은 솔더 범프 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판의 패드(406)에 전기적으로 연결될 솔더 범프(422)를 패드(406)의 주변에 형성한다. 솔더 범프(422)는 진공증착(evaporation), 전기도금(electroplating), 스크린 프린팅 또는 스터드 범핑 방법을 사용하여 형성할 수 있다. 25 is a solder bump forming step. As shown, a solder bump 422 is formed around the pad 406 to be electrically connected to the pad 406 of the image sensor substrate. Solder bumps 422 may be formed using evaporation, electroplating, screen printing, or stud bumping methods.

솔더 범프(422)는 이미지 센서 기판이 재배선 기판과 본딩되는 경우 이미지 센서 기판의 비활성면(여기에서는 측면)에 형성되는 리플로 솔더에 전기적으로 연결되어 도전성 라인의 기능을 수행한다.The solder bumps 422 are electrically connected to a reflow solder formed on an inactive side (here, side) of the image sensor substrate when the image sensor substrate is bonded with the redistribution substrate to function as a conductive line.

도26는 글래스 기판 본딩 단계이다. 도시된 바와 같이, 이미지 센서 기판의 활성면에 글래스 기판(430)을 얼라인 하여 본딩한다. 글래스 기판(430)의 재질, 본딩 접착제 및 바람직한 글래스 기판이 재배선 기판인 점 등은 제2실시예의 도14에서 설명한 바와 같다.26 is a glass substrate bonding step. As shown, the glass substrate 430 is aligned and bonded to the active surface of the image sensor substrate. The material of the glass substrate 430, the bonding adhesive, and the point that the preferred glass substrate is the redistribution substrate are as described in FIG. 14 of the second embodiment.

도27은 그라인딩 단계이다. 도시된 바와 같이, 글래스 기판이 본딩된 이미지 센서 기판의 비활성면(402)을 화학적 기계적 평탄화(CMP: Chemical-Mechanical Planarization) 등의 방식을 이용하여 연마한다. 이미지 센서 기판의 연마는 이미지 센서 기판이 50 내지 150um의 두께를 가지도록 이루어지는 것이 바람직하며, 도31의 리플로 솔더의 두께를 고려하여 적절하게 조절될 수 있다.27 is a grinding step. As shown, the inactive surface 402 of the image sensor substrate to which the glass substrate is bonded is polished using a chemical mechanical planarization (CMP) method. Polishing of the image sensor substrate is preferably made so that the image sensor substrate has a thickness of 50 to 150um, and can be appropriately adjusted in consideration of the thickness of the reflow solder of FIG.

도28은 비아 홀 형성 및 리플로 솔더 형성 단계이다. 도시된 바와 같이, 이미지 센서 기판에 비아 홀(via hole)(404)을 형성하고 형성된 비아 홀(404)에 리플로 솔더(420)를 형성한다. 비아 홀(404)은 도25에서 형성된 솔더 범프(422)에 대응되는 위치에 솔더 범프(422)의 하면이 노출되도록 형성하는 것이 바람직하다. 비아 홀(404) 형성 방법은 제3실시예의 도19에서 설명한 드릴방법 또는 식각방법을 이용할 수 있다. 28 is a via hole formation and a reflow solder formation step. As shown, a via hole 404 is formed in the image sensor substrate, and a reflow solder 420 is formed in the formed via hole 404. The via hole 404 may be formed to expose the bottom surface of the solder bump 422 at a position corresponding to the solder bump 422 formed in FIG. 25. The via hole 404 may be formed by using the drill method or the etching method described with reference to FIG. 19 of the third embodiment.

비아 홀(404) 형성 후, 비아 홀(404)에 제3실시예의 도19에서 설명한 바와 같은 접착층 형성단계를 더 포함할 수 있다.After the via hole 404 is formed, the via hole 404 may further include an adhesive layer forming step as described with reference to FIG. 19 of the third embodiment.

도29는 소잉 단계이다. 도시된 바와 같이, 글래스 기판이 본딩된 적층 기판을 다이아몬드 휠(wheel), 레이저(laser) 등 절단수단을 이용하여 개별 소자 단위로 절단하며, 제2실시예의 도15에서 설명한 바와 같다. 29 is a sawing step. As shown, the laminated substrate on which the glass substrate is bonded is cut into individual element units using cutting means such as a diamond wheel, a laser, and the like, as described with reference to FIG. 15 of the second embodiment.

제2실시예 내지 제4실시예는 리플로 솔더를 이용하여 이미지 센서 기판과 ISP 기판(도시되지 않음)을 적층하고 이미지 센서 기판의 활성면에 글래스를 본딩한 구조에 적용될 수 있음을 나타낸다. 리플로 솔더를 이용하는 경우 종래 보다 제조 공정을 줄이고 제조 공정이 용이해지는 효과가 있다.The second to fourth embodiments show that the image sensor substrate and the ISP substrate (not shown) may be laminated using reflow solder and applied to a structure in which glass is bonded to an active surface of the image sensor substrate. In the case of using a reflow solder, there is an effect of reducing the manufacturing process and making the manufacturing process easier than before.

제2실시예 내지 제4실시예에 따른 3차원 칩 적층 방법은 그라인딩 단계 이후 기판 레벨(WLP: wafer level packaging)에서 적층하기 이전에 절단수단을 통하여 칩 단위로 절단한 후, 개별 칩 단위로 적층하는 방법(CLP: chip level packaging)으로 진행할 수도 있다.In the 3D chip stacking method according to the second embodiment to the fourth embodiment, after the grinding step, the wafer is cut by a chip unit through cutting means before lamination at wafer level packaging (WLP), and then stacked in individual chip units. It may also proceed to chip level packaging (CLP).

도31 및 도32는 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩(Image sensor)의 사용 상태를 도시한다. 31 and 32 show the use state of the three-dimensional stacked chip (Image sensor) fabricated through the first to fourth embodiments.

도11은 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩이 소켓에 삽입된 상태로 PCB에 실장될 수 있는 경우를 예시하고, 도12는 제1실시예 내지 제4실시예를 통하여 제작된 3차원 적층 칩이 소켓을 매개로 와이어 본딩될 수 있는 경우를 예시한다. FIG. 11 illustrates a case where a three-dimensional stacked chip manufactured through the first to fourth embodiments may be mounted on a PCB while being inserted into a socket, and FIG. 12 illustrates the first to fourth embodiments. It illustrates a case in which the three-dimensional laminated chip manufactured through can be wire bonded via a socket.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술 사상과 아래에 기재될 특허 청구범위의 균등 범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.As mentioned above, although this invention was demonstrated by the limited embodiment and drawing, this invention is not limited by this, The person of ordinary skill in the art to which this invention belongs, Of course, various modifications and variations are possible within the scope of equivalent claims.

상술한 바와 같은 본 발명의 리플로 솔더를 이용한 3차원 칩 적층 방법은, 기판에 기판을 관통하는 리플로 솔더를 형성하고 기판을 적층할 때 솔더를 리플로하여 복수의 기판을 적층함으로써, 종래보다 간단한 공정을 통하여 3차원 적층된 칩을 생산할 수 있는 효과가 있다. The three-dimensional chip lamination method using the reflow solder of the present invention as described above, by forming a reflow solder that penetrates the substrate to the substrate and reflowing the solder when laminating the substrate, thereby stacking a plurality of substrates than conventional There is an effect that can produce a three-dimensional stacked chip through a simple process.

Claims (26)

기판의 활성면에 리세스(recess)를 형성하는 단계; Forming a recess in the active surface of the substrate; 상기 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계; Forming an adhesive layer on the recess through a patterning method; 상기 접착층에 리플로 솔더(solder)를 형성하는 단계; Forming a reflow solder on the adhesive layer; 상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩(grinding)하는 단계; Grinding the inactive surface of the substrate such that the reflow solder has a shape penetrating the substrate; 상기 기판을 상기 리플로 솔더가 양분되도록 칩 단위로 소잉(sawing)하는 단계;Sawing the substrate chip by chip so that the reflow solder is bisected; 상기 칩을 수직으로 적층하는 단계; 및 Stacking the chips vertically; And 상기 적층된 칩의 리플로 솔더가 녹아 내려 적층된 칩이 접착되도록 상기 리플로 솔더를 가열하는 단계;Heating the reflow solder such that the reflow solder of the stacked chips melts to bond the stacked chips; 를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.Three-dimensional chip stacking method using a reflow solder comprising a. 제1항에 있어서, The method of claim 1, 상기 리세스 형성 단계는The recess forming step 드릴방법 및 식각방법 중 어느 하나의 방법을 이용하는 Using any one of a drill method and an etching method 리플로 솔더를 이용한 3차원 칩 적층 방법. 3D chip stacking method using reflow solder. 제2항에 있어서, The method of claim 2, 상기 리세스는 원형, 타원형 및 다각형 중 어느 하나의 형상을 가지는 홈인 The recess is a groove having any one of a circle, an ellipse and a polygon. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제1항에 있어서, The method of claim 1, 상기 접착층 형성단계는The adhesive layer forming step 포토리소그래피, 증착, 스퍼터링, 도금, 무전해도금 중 어느 하나의 패터닝 방법을 이용하는 Patterning method of any one of photolithography, vapor deposition, sputtering, plating and electroless plating 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제4항에 있어서, The method of claim 4, wherein 상기 접착층은 크롬(Cr), 티타늄(Ti), 니켈(Ni), 텅스텐(W) 및 구리(Cu) 중 적어도 하나의 금속 재질을 포함하는 The adhesive layer includes at least one metal material of chromium (Cr), titanium (Ti), nickel (Ni), tungsten (W), and copper (Cu). 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제1항에 있어서, The method of claim 1, 리플로 솔더 형성단계는Reflow solder formation step 진공 증착, 도금, 트랜스퍼, 스크리닝 및 메탈 젯 방법 중 어느 하나의 방법을 이용하는 Using any one of vacuum deposition, plating, transfer, screening and metal jet methods 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제6항에 있어서,The method of claim 6, 상기 리플로 솔더는 주석을 포함하며, 철, 구리, 알루미늄, 아연, 금, 은, 카드뮴 중 적어도 하나의 금속재질이 첨가되는 The reflow solder includes tin, and at least one metal material of iron, copper, aluminum, zinc, gold, silver, and cadmium is added thereto. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제1항에 있어서, The method of claim 1, 상기 그라인딩 단계는The grinding step is 화학적 기계적 평탕화(CMP) 방법을 이용하는 Using chemical mechanical leveling (CMP) 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제1항에 있어서, The method of claim 1, 상기 적층 단계는The lamination step 적층된 칩 간 사이에 접착성 물질을 삽입하는 단계를 포함하는 Inserting an adhesive material between the stacked chips; 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 기판의 활성면에 리세스를 형성하는 단계;Forming a recess in the active surface of the substrate; 상기 리세스에 리플로 솔더를 형성하는 단계;Forming a reflow solder in the recess; 상기 리플로 솔더가 상기 기판을 관통하는 형상을 가지도록 상기 기판의 비활성면을 그라인딩하는 단계;Grinding the inactive surface of the substrate such that the reflow solder has a shape penetrating the substrate; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및Bonding a glass substrate to an active surface of the substrate; And 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계Sawing the substrate on which the glass substrate is bonded, in units of chips so that the reflow solder is bisected. 를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.Three-dimensional chip stacking method using a reflow solder comprising a. 기판의 비활성면을 그라인딩하는 단계;Grinding the inactive side of the substrate; 상기 기판을 관통하는 비아홀을 형성하는 단계;Forming a via hole penetrating the substrate; 상기 비아홀을 이용하여 리플로 솔더를 형성하는 단계;Forming a reflow solder using the via hole; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계; 및Bonding a glass substrate to an active surface of the substrate; And 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계;Sawing the substrate on which the glass substrate is bonded, in units of chips such that the reflow solder is bisected; 를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.Three-dimensional chip stacking method using a reflow solder comprising a. 기판의 활성면에 접착층을 형성하는 단계;Forming an adhesive layer on the active surface of the substrate; 상기 접착층에 솔더 범프를 형성하는 단계;Forming solder bumps on the adhesive layer; 상기 기판의 활성면에 글래스 기판을 본딩하는 단계;Bonding a glass substrate to an active surface of the substrate; 상기 기판의 비활성면을 그라인딩하는 단계;Grinding the inactive surface of the substrate; 상기 기판의 비활성면에 비아 홀을 형성하는 단계;Forming via holes in the inactive surface of the substrate; 상기 비아 홀에 리플로 솔더를 형성하는 단계; 및Forming a reflow solder in the via hole; And 상기 글래스 기판이 본딩된 기판을 상기 리플로 솔더가 양분되도록 칩단위로 소잉하는 단계Sawing the substrate on which the glass substrate is bonded, in units of chips so that the reflow solder is bisected. 를 포함하는 리플로 솔더를 이용한 3차원 칩 적층 방법.Three-dimensional chip stacking method using a reflow solder comprising a. 제10항에 있어서, The method of claim 10, 상기 리세스 형성단계는The recess forming step 상기 리세스에 패터닝 방법을 통해 접착층을 형성하는 단계를 더 포함하는 The method may further include forming an adhesive layer on the recess through a patterning method. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제13항에 있어서, The method of claim 13, 상기 패터닝 방법은 포토리소그래피, 증착, 스퍼터링, 전기도금, 무전해도금 중 어느 하나의 방법인 The patterning method is any one of photolithography, vapor deposition, sputtering, electroplating, and electroless plating. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제11항 또는 제12항에 있어서, The method according to claim 11 or 12, wherein 상기 비아홀 형성 단계는 The via hole forming step 상기 비아홀에 패터닝 방법을 통해 접착층을 형성하는 단계를 더 포함하는 The method may further include forming an adhesive layer on the via hole through a patterning method. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제15에 있어서, The method of claim 15, 상기 패터닝 방법은 포토리소그래피, 증착, 스퍼터링, 전기도금, 무전해도금 중 어느 하나의 방법인 The patterning method is any one of photolithography, vapor deposition, sputtering, electroplating, and electroless plating. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제10항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 10 to 12, 상기 리플로 솔더 형성 단계는 The reflow solder forming step 진공 증착, 도금, 트랜스퍼, 스크리닝 및 메탈 젯 방법 중 어느 하나의 방법을 이용하는 Using any one of vacuum deposition, plating, transfer, screening and metal jet methods 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제17항에 있어서,The method of claim 17, 상기 리플로 솔더는 주석을 포함하며, 철, 구리, 알루미늄, 아연, 금, 은, 카드뮴 중 적어도 하나의 금속재질이 첨가되는 The reflow solder includes tin, and at least one metal material of iron, copper, aluminum, zinc, gold, silver, and cadmium is added thereto. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제10항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 10 to 12, 상기 그라인딩 단계는 화학적 기계적 평탄화(CMP) 방법을 이용하는 The grinding step uses a chemical mechanical planarization (CMP) method. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제10항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 10 to 12, 상기 기판은 활성면에 광학센서와 광학센서 주변에 다수의 패드가 형성된 이미지 센서 기판인 The substrate is an image sensor substrate having a plurality of pads formed around the optical sensor and the optical sensor on the active surface 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제20항에 있어서, The method of claim 20, 상기 글래스 기판은 상기 패드에 접촉되는 금속층이 도포된 패턴돌기가 형성되고 상기 금속층이 상기 리플로 솔더에 접촉되는 재배선 기판인 The glass substrate is a redistribution substrate in which a pattern protrusion coated with a metal layer is formed in contact with the pad, and the metal layer is in contact with the reflow solder. 리플로 솔더를 이용한 3차원 칩 적층 방법. 3D chip stacking method using reflow solder. 제10항에 있어서, The method of claim 10, 상기 그라인딩 단계 후, 상기 기판의 비활성면에 상기 리플로 솔더가 형성된 이미지 센서 프로세서 기판을 적층하는 단계를 더 포함하는 After the grinding, further comprising stacking an image sensor processor substrate on which the reflow solder is formed on an inactive surface of the substrate; 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제11항 또는 제12항에 있어서, The method according to claim 11 or 12, wherein 상기 리플로 솔더 형성 단계 후, 상기 기판의 비활성면에 상기 리플로 솔더가 형성된 이미지 센서 프로세서 기판을 적층하는 단계를 더 포함하는 After the reflow solder forming step, laminating an image sensor processor substrate on which the reflow solder is formed on an inactive surface of the substrate; 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제11항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 11 to 12, 상기 글래스 기판 본딩 단계에서는 인듐을 포함하는 재질을 글래스 기판의 투명막으로 사용하는 것을 특징으로 하는In the glass substrate bonding step, a material containing indium is used as a transparent film of the glass substrate. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제11항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 11 to 12, 상기 글래스 기판 본딩 단계는 레이저 용접 방식에 의해 이루어지는 The glass substrate bonding step is made by laser welding 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder. 제11항 내지 제12항 중 어느 한 항에 있어서, The method according to any one of claims 11 to 12, 상기 글래스 기판 본딩 단계는 상기 글래스 기판에 이방성 도전체 및 나노 전도 소재 재질 중 어느 하나의 재질로 도포하는 단계를 포함하는 The bonding of the glass substrate may include applying to the glass substrate any one material of an anisotropic conductor and a nano conductive material. 리플로 솔더를 이용한 3차원 칩 적층 방법.3D chip stacking method using reflow solder.
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