KR100884238B1 - Semiconductor Package Having Anchor Type Joining And Method Of Fabricating The Same - Google Patents

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Abstract

앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법을 제공한다. Semiconductor package having an anchor-shaped coupling structure, and provides a method of manufacturing the same. 이 방법은 복수개의 반도체 칩들을 제작하는 단계 및 반도체 칩을 관통하는 플러그 구조체를 형성하는 단계를 포함한다. The method comprises the steps of forming the plug structure through the step of manufacturing the semiconductor chip and a plurality of semiconductor chips. 이때, 플러그 구조체는 반도체 칩의 일면으로부터 리세스된 소켓 영역을 정의하면서 반도체 칩의 다른 면으로부터 돌출된 구조를 갖는다. At this time, the plug structure is defined with a recessed socket from one surface region of the semiconductor chip has a structure protruding from the other surface of the semiconductor chip. 이어서, 각 반도체 칩의 플러그 구조체를 다른 반도체 칩의 소켓 영역에 삽입하여, 소켓 영역의 내측벽에 각 반도체 칩의 플러그 구조체를 직접 연결시킨다. Then, by inserting the plug structure of the semiconductor chip in the socket region of another semiconductor chip, the direct connection between the plug structure of the semiconductor chip to the inner wall of the socket area.

Description

앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법{Semiconductor Package Having Anchor Type Joining And Method Of Fabricating The Same} Semiconductor package having an anchor-shaped coupling structure and a method of manufacturing {Semiconductor Package Having Anchor Type Joining And Method Of Fabricating The Same}

도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. Figures 1 to 9 are cross-sectional views for explaining a method for manufacturing a semiconductor package according to an embodiment of the present invention.

도 10은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 10 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.

도 11a 및 도 11b는 본 발명에 따른 소켓층을 구체적으로 설명하기 위한 단면도들이다. Figure 11a and 11b are sectional views for a detailed description of a socket layer according to the present invention.

도 12a 및 도 12b는 본 발명에 따른 소켓 영역의 연결 구조를 구체적으로 설명하기 위한 단면도들이다. Figure 12a and 12b are sectional views specifically a connection structure of a receptacle region in accordance with the present invention.

도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도들이다. 13 to 15 are sectional views showing a semiconductor package according to another embodiment of the present invention.

도 16a 및 도 16b는 본 발명의 또다른 실시예에 따른 보조 플러그 패턴을 설명하기 위한 단면도들이다. Figure 16a and 16b are sectional views illustrating a secondary plug pattern according to an embodiment of the present invention.

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor package and a manufacturing method thereof, and more particularly to a semiconductor package and a manufacturing method having an anchor-type coupling structure.

반도체 제조 공정은 사진/증착/식각 공정 등을 통해 웨이퍼 상에 집적 회로 칩들(IC chips)을 제작하는 전단 공정(front-end process)과 상기 집적 회로 칩들 각각을 조립 및 패키지(assembly and packaging)하는 후단 공정(back-end process)로 구분될 수 있다. Semiconductor manufacturing processes for integrated circuit chips (IC chips) front end processing (front-end process) and assembling and packaging (assembly and packaging) of the integrated circuit chips, each of which produce on the wafer through the photos / deposition / etch process a distinction can be made between the rear end process (back-end process). 상기 패키지 공정의 중요한 네가지 기능은 아래와 같다. Four kinds of important functions of the packaging process is as follows:

1. 외부 환경 및 조작 손상(environment and handling damage)으로부터 칩을 보호 1. protect the chip from damage to the external environment and operation (environment and handling damage)

2. 칩의 입/출력 신호 전달을 위한 배선 형성 2. forming wiring for input / output signals of the chip transmission

3. 칩의 물리적 지지(physical support) 3. the physical support of the chip (physical support)

4. 칩의 열 방출(heat dissipation) 4. The heat of the chip (heat dissipation)

상술한 기능에 더하여, 반도체 장치의 고집적화 및 휴대용 전자 장치의 보급에 따라, 개선된 전기적 성능을 제공하면서, 더 낮은 비용, 더 가벼워진 무게, 더 얇아진 두께를 제공할 수 있는 패키지 기술이 요구되고 있다. In addition to the functions described above, with the spread of high integration and a portable electronic device of the semiconductor device, while providing an improved electrical performance, it is a lower cost, and further reduced weight, more packaging technology that can provide a thinner thickness requirements.

이러한 기술적 요구들을 충족시키기 위해, 최근의 패키지 기술들에서는, 반도체 칩들을 관통하는 플러그 구조체가 반도체 칩들을 전기적으로 연결하는 수단으로 사용되고 있다. To meet these technical requirements, in the last of the package technology, the plug structure through the semiconductor chip is used as means for electrically connecting the semiconductor chip. 이러한 플러그 구조체의 사용에 의해, 반도체 칩들의 전기적 연결을 위해 종래에 주로 사용되던 와이어 본딩 공정은 최소화될 수 있다. By the use of this plug structure, mainly wire bonding process conventionally used for electrical connection between semiconductor chips can be minimized. 이에 따라, 고성능 및 작은 폼-팩터(form-factor)가 요구되는 분야에서, 특히, 상기 플러그 구조체를 이용하는 패키지 기술이 주목받고 있다. In this way, high performance and small form-factor has been attracting attention in the field (form-factor) is required, in particular, packaging techniques utilizing the plug structure.

하지만, 한국특허공개번호 2005-005479호에서 지적하는 것처럼, 플러그 구조체를 이용하는 종래의 패키지 기술들은 상기 플러그 구조체들을 구성하는 돌기 전극들의 표면에, 전기적 연결의 신뢰성을 저하시키는, 절연성 물질(예를 들면, 자연 산화막)이 형성되는 기술적 문제를 갖는다. However, as pointed out in Korea Patent Publication No. 2005-005479 arc, conventional packaging techniques utilizing the plug structures are, for the surfaces of the projection electrodes constituting said plug structure, an insulating material (for example, to lower the reliability of the electrical connection , a native oxide film), it has a technical problem that the formation. 이를 해결하기 위해, 플럭스(flux) 등을 사용하여 산화막을 제거하는 방법이 제안되었지만, 마찬가지로 한국특허공개번호 2005-005479호에서 지적하는 것처럼, 상기 플럭스는 전기적 연결의 신뢰성을 저하시키는 또다른 원인이 된다. To solve this problem, have been proposed a method of using a flux (flux) such as removing the oxide film, similarly, as noted in Korea Patent Publication No. 2005-005479 call, another cause of the flux is reduced the reliability of the electrical connection is do.

이에 더하여, 종래 기술들에 따른 플러그 구조체는 각 반도체 칩의 상부면 및 하부면 양쪽으로 돌출된 돌기 전극들을 구비한다. Additionally, the plug structure according to the prior art having a projection electrode projecting in both top and bottom surfaces of each of the semiconductor chips. 하지만, 이러한 돌기 전극들의 돌출 높이는, 얇은 두께를 요구하는 기술적 추세와 달리, 전체 패키지의 두께를 증가시키는 원인이 된다. However, the projecting height of these protruding electrodes, unlike the technical trend requiring a small thickness, and cause to increase the thickness of the entire package. 또한, 반도체 칩들의 연결하는 단계에서 인가되는 물리적 힘은 상기 돌기 전극들에 집중되기 때문에, (전기적/물리적 연결의 신뢰성을 저하시키는) 돌기 전극들의 파손이 우려된다. In addition, the physical force applied in the step of connection of the semiconductor chip is because the focus on the projection electrodes, the (electrical / physical connection of the reliability lowering) breakage of the protruding electrode is concerned.

한편, 상기 한국특허공개번호 2005-005479호가 개시하는 패키지 기술 역시 상기 반도체 칩의 양쪽으로 돌출된 돌기 전극들을 갖기 때문에, 이 기술은 상술한 절연성 물질 및 플럭스 사용과 관련된 기술적 문제들의 해결에 일부 효과를 갖지만 돌기 전극의 돌출과 관련된 기술적 문제에는 여전히 취약하다. On the other hand, the Korea packaging technology for initiating a call-Open Patent Publication No. 2005-005479 also has a projection electrode projecting in the sides of the semiconductor chip, this technique is effective for solving some of the technical problems associated with the above-mentioned insulating material, and the flux used gatjiman it is still vulnerable to the technical problems associated with the protrusion of the protruding electrode.

본 발명이 이루고자 하는 일 기술적 과제는 자연 산화막의 생성 및 플럭스의 사용으로부터 유발되는 전기적 연결의 신뢰성 저하를 방지할 수 있는 반도체 패 키지의 제조 방법을 제공하는 데 있다. One object of the present invention is to provide an electrical connection method of producing a panel of semiconductor package capable of preventing reliability deterioration caused from use of the product and the flux of the native oxide film.

본 발명이 이루고자 하는 일 기술적 과제는 돌출된 돌기 전극들에 의한 연결의 신뢰성 저하를 방지할 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다. One object of the present invention is to provide a manufacturing method capable of preventing deterioration of reliability due to the connection of the protruding electrode protruding semiconductor package.

본 발명이 이루고자 하는 일 기술적 과제는 자연 산화막의 생성, 플럭스의 사용 및 돌출된 돌기 전극들로부터 유발되는 연결 신뢰성의 저하 중의 적어도 한가지를 방지할 수 있는 반도체 패키지를 제공하는 데 있다. One object of the present invention is to provide a semiconductor package that is capable of preventing at least one of the degradation of the connection reliability resulting from the generation of the natural oxide film, the use of flux, and the projection protruding electrode.

상기 기술적 과제들을 달성하기 위하여, 본 발명은 반도체 칩을 관통하는 내산화 금속 패턴에 삽입된 플러그를 구비하는 반도체 패키지의 제조 방법을 제공한다. To achieve the above technical problem, the present invention provides a method for manufacturing a semiconductor package that is provided with a plug inserted within the metal oxide pattern penetrating through the semiconductor chip. 이 방법은 복수개의 반도체 칩들을 제작한 후, 상기 반도체 칩을 관통하되 상기 반도체 칩의 일면으로부터 리세스된 소켓 영역을 정의하면서 상기 반도체 칩의 다른 면으로부터 돌출되는, 플러그 구조체 형성하는 단계를 포함한다. The method then making a plurality of semiconductor chips, but pass through the semiconductor chip comprising the step of, while defining a recessed socket area from the surface of the semiconductor chip forming the plug structure protruding from the other surface of the semiconductor chip . 이후, 각 반도체 칩의 플러그 구조체를 다른 반도체 칩의 소켓 영역에 삽입하여, 상기 소켓 영역의 내측벽에 각 반도체 칩의 플러그 구조체를 직접 연결시킨다. Then, the insertion of the plug structure of the semiconductor chip in the socket region of another semiconductor chip, the direct connection between the plug structure of the semiconductor chip to the inner wall of the socket area.

본 발명의 일 실시예에 따르면, 상기 플러그 구조체를 형성하는 단계는 상기 반도체 칩의 소정영역을 식각하여 공동(cavity)을 형성하고, 상기 공동의 내벽을 덮는 소켓층을 형성하고, 상기 소켓층이 형성된 공동을 채우는 주 플러그 패턴을 형성하고, 상기 주 플러그 패턴의 상부에 보조 플러그 패턴을 형성하고, 상기 반도체 칩 및 상기 소켓층을 차례로 연마함으로써 상기 반도체 칩을 관통하는 소켓 패턴을 형성한 후, 상기 반도체 칩의 연마된 표면 쪽에서 상기 소켓 패턴의 내벽을 노출시키는 상기 소켓 영역을 형성하는 단계를 포함한다. According to one embodiment of the invention, the step of forming the plug structure has a cavity (cavity) by etching a predetermined region of the semiconductor chip, and forming a socket layer covering the inner wall of the cavity, the socket layer is wherein after forming the socket patterns that pass through the semiconductor chip, and form a primary plug pattern to fill the formed cavity, and to form an auxiliary plug pattern on top of the main plug pattern, by polishing the semiconductor chip and the socket layer in order the polished side surface of the semiconductor chip and forming a socket, the area of ​​exposing the inner wall of the socket pattern.

본 발명의 일 실시예에 따르면, 상기 소켓층을 형성하는 단계는 상기 공동이 형성된 결과물 상에, 절연막을 형성한 후, 상기 절연막이 형성된 결과물 상에, 내산화 금속막(oxidation-preventing metal layer)을 형성하는 단계를 포함할 수 있다. According to one embodiment of the invention, the step on the result that the cavity formed, after forming the insulating film, on the result that the insulating film is formed, a metal oxidation film (oxidation-preventing metal layer) to form the socket layer a may include the step of forming. 이때, 상기 보조 플러그 패턴은 다른 반도체 칩의 소켓 영역에서 상기 내산화 금속막과 직접 접촉하도록 형성된다. In this case, the auxiliary pattern is formed so as to plug directly in contact with the inner metal oxide film from the socket region of the other semiconductor chip.

상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 반도체 칩을 관통하는 내산화 금속 패턴에 삽입된 플러그를 구비하는 반도체 패키지를 제공한다. In order to achieve the above another aspect, the present invention provides a semiconductor package having a plug inserted within the metal oxide pattern penetrating through the semiconductor chip. 이 패키지는 연결 단자를 구비하는 배선 기판, 상기 배선 기판 상에 차례로 적층된 복수개의 반도체 칩들 및 상기 반도체 칩을 관통하는 비아홀의 소정영역을 채우는 플러그 구조체를 구비한다. This package is provided with a plug structure to fill a predetermined region of the via hole penetrating the wiring board, a plurality of semiconductor chips and the semiconductor chip is then stacked on the wiring substrate having the connecting terminals. 이때, 상기 플러그 구조체는 상기 비아홀의 하부영역에 소켓 영역을 정의하면서 상기 비아홀의 상부영역에 배치되는 주 플러그 패턴, 상기 반도체 칩과 상기 주 플러그 패턴 사이에 개재되어 상기 비아홀의 내벽을 덮는 소켓 패턴 및 상기 주 플러그 패턴의 상부에 배치되는 보조 플러그 패턴을 포함한다. At this time, the plug structure is as defined for the socket area to the lower area of ​​the via holes disposed between the via-hole of the main plug pattern, said semiconductor chip being placed in the upper region and the main plug pattern which covers the inner wall of the via hole socket patterns and an auxiliary plug pattern which is disposed on an upper portion of the plug main pattern. 또한, 상기 반도체 칩은, 상기 소켓 영역에서 상기 보조 플러그와 상기 소켓 패턴의 내측벽의 직접적인 접촉을 통해, 서로 전기적으로 연결된다. Further, the semiconductor chip in the socket region through direct contact with the inner wall of the auxiliary plug and the socket pattern are mutually electrically connected.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. The above object of the present invention, other objects, features and advantages will be readily understood through the preferred embodiments below in connection with the accompanying drawings. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. However, the present invention may be embodied in different forms and should not be limited to the embodiments set forth herein. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. Rather, the embodiments presented here is to make this disclosure will be thorough and complete, and will be provided to ensure that the features of the present invention to those skilled in the art can be fully delivered.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. In this specification, if any film is referred to as being on another layer or substrate, it means that there between can be directly formed on another layer or substrate, or they may be disposed a third film. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. Further, in the figures, the dimensions of layers and regions are exaggerated for effective description of the technical contents. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. Further, it is not the first, second, has been used to describe like 3, etc. The term & various regions, layers of, be limited by these regions, such films are the terms on the various aspects of the present disclosure for example, . 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. These terms are only used when only one predetermined area or film in order to distinguish it from the other region or the membrane. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. Therefore, in any one embodiment the film quality referred to as the first film quality of the other example embodiments may be referred to as a second layer quality. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. Each embodiment is described and illustrated herein includes its complementary embodiment examples.

도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. Figures 1 to 9 are cross-sectional views for explaining a method for manufacturing a semiconductor package according to an embodiment of the present invention. 이 실시예에 따른 패키지는 플러그 구조체가 형성된 복수개의 반도체 칩들을 구비한다. Packages according to this embodiment is provided with a plurality of semiconductor chips are formed plug structure. 아래에서는, 설명의 간략함을 위해, 이들 반도체 칩들 중의 하나에, 상기 플러그 구조체를 형성하는 방법을 설명할 것이다. In the following, for simplicity of explanation, the one of these semiconductor chips, it will be described a method for forming the plug structure.

먼저, 도 1을 참조하면, 내부 회로(도시하지 않음) 및 내부 회로에 접속하는 입출력 패드들(I/O pads, 110)을 구비하는 반도체 칩(100)을 준비한 후, 상기 반도체 칩(100)의 소정영역에 측벽 및 바닥면을 갖는 공동들(cavities, 105)을 형성한다. First, referring to Figure 1, the internal circuit (not shown) and then prepared for the semiconductor chip 100 having the input-output pad (I / O pads, 110) connected to the internal circuit, the semiconductor chip 100 the formation of the cavities (cavities, 105) having a side wall and a bottom surface in a predetermined area. 이어서, 상기 공동들(105)의 내벽을 콘포말하게 덮으면서, 상기 입출력 패드들(110)에 접속하는 소켓층(socket layer, 130)을 형성한다. Then, to form the cavity (105), while the inner wall of the cone to cover the foam layer of the socket (socket layer, 130) to be connected to the output of pad 110.

본 발명에 따르면, 상기 반도체 칩(100)은 (소잉 공정(sawing process)이 수행되지 않은) 웨이퍼의 일 부분일 수 있다. According to the invention, the semiconductor chip 100 may be a portion of (are not carried out sawing process (sawing process)) wafer. 즉, 반도체 칩들의 분리를 위한 소잉 공정은, 아래에서 도 7을 참조하여 설명될, 후면-연마 공정(back-grinding process) 이후에 실시되는 것이 바람직하다. That is, the sawing process for the separation of the semiconductor chips, in FIG., The back will be described with reference to the following seven-is preferably carried out after the grinding process (back-grinding process). 한편, 상기 반도체 칩(100)의 상부에는, 상기 입출력 패드들(110)의 상부면을 노출시키는 보호막 패턴(protection layer, 120)이 형성될 수 있다. On the other hand, the upper part, the protective film pattern (protection layer, 120) for exposing the upper surface of the input-output pads 110 of the semiconductor chip 100 may be formed.

상기 공동들(105)은 사진 및 식각 단계를 포함하는 통상적인 패터닝 기술 또는 레이저를 이용하는 레이저 천공(laser drilling) 기술 등을 사용하여 형성될 수 있다. The cavities 105 may be formed using a laser drilling (laser drilling) technique using a conventional patterning technique or a laser containing a photo and etch steps. 이때, 상기 공동들(105)은 상기 내부 회로 및 상기 입출력 패드들(110)로부터 이격된 위치에 형성되는 것이 바람직하다. At this time, the cavity 105 is preferably formed in a spaced location from the internal circuit and said input-output pads (110).

상기 소켓층(130)은, 도 11a 및 도 11b에 도시한 것처럼, 차례로 적층된 절연막(131), 제 1 금속막(132), 내산화 금속막(133) 및 제 2 금속막(134)을 포함할 수 있다. The socket layer 130, the Fig. 11a and a, the insulating film 131 are sequentially stacked as shown in Figure 11b, the first metal film 132, the metal oxide film 133 and the second metal film 134 It can be included. 한편, 알려진 것처럼, 상기 반도체 칩(100)은 실리콘 또는 게르마늄 등과 같은 반도체 물질을 기판으로 이용하기 때문에, 상기 공동들(105)은 상기 기판으로 사용되는 반도체층(semiconductor layer for the substrate)을 노출시킨다. On the other hand, as it is known, because of the use of semiconductor materials such as the semiconductor chip 100 is a silicon or germanium substrate, the cavity (105) is to expose the semiconductor layer (semiconductor layer for the substrate) is used as the substrate . 상기 절연막(131)은 이처럼 상기 공동들(105)에 의해 노출된 반도체층이 상기 제 1 금속막(132) 또는 상기 내산화 금속막(133)와 전기적으로 연결되는 단락(electric short)을 예방한다. The insulating film 131 is thus to the semiconductor layer exposed by the cavity (105) preventing a short circuit (electric short) that is electrically connected to the first metal film 132 or the inner metal oxide film 133 . 이를 위해, 상기 절연막(131)은 실리콘 산화막, 실리콘 질화막 및 폴리머를 포함하는 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. To this end, the insulating film 131 may be formed to a least one of an insulating material comprising silicon oxide, silicon nitride and polymers. 이때, 상기 제 1 금속막(132), 내산화 금속막(133) 및 제 2 금속막(134)이 상기 입출력 패드들(110)에 접속할 수 있도록, 상기 제 1 절연막(131)은, 도 11a에 도시된 것처럼, 상기 입출력 패드들(110)의 상부면을 노출시키도록 형성된다. At this time, to the first metal film 132, within the metal oxide film 133 and the second metal film 134 can be connected to said input-output pads 110, the first insulating film 131, Figure 11a as to be seen, it is formed so as to expose the top surface of the input-output pads (110).

상기 제 1 금속막(132)은 불순물들(예를 들면, 구리)이 상기 반도체층으로 확산되는 것을 방지하면서, 상기 내산화 금속막(133)과 상기 절연막(131)의 접착 특성을 향상시킬 수 있는 물질로 형성되는 것이 바람직하다. The first metal film 132 has an impurity (e.g., copper) may be, while preventing the diffusion into the semiconductor layer, improving the adhesion properties of the inner metal oxide film 133 and the insulating film 131, it is formed of a material that is preferred. 예를 들면, 상기 제 1 금속막(132)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 크롬(Cr), 니켈(Ni), 텅스텐 티타늄(TiW) 및 그들의 얼로이(Alloy) 중의 적어도 한가지로 형성될 수 있다. For example, the first metal film 132 is a titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), chromium (Cr) , may be formed of at least one of nickel (Ni), titanium tungsten (TiW) and their alloy (alloy).

상기 내산화 금속막(133)은 상기 제 1 및 제 2 금속막들(132, 134)보다 낮은 산화도(lower oxidation degree)을 갖는 금속성 물질로 이루어진다. Wherein the metal oxide film 133 is made of a metallic material having a first and second metal films 132 and 134 even lower than the oxidation (lower oxidation degree). 예를 들면, 상기 내산화 금속막(133)은 금(Au), 은(Ag) 및 팔라듐(Pd) 등과 같은 귀금속들(noble metal) 중의 적어도 한가지로 형성될 수 있으다. For the example it is subject, formed from a least one of the inner metal oxide film 133 is gold (Au), the noble metal such as silver (Ag) and palladium (Pd) (noble metal). 본 발명에 따르면, 상기 내산화 금속막(133)은 후술할 것처럼 다른 반도체칩의 보조 플러그 패턴(도 10의 170 참조)과 직접 접촉되기 때문에, 전기적 연결의 신뢰성을 저하시키는 물질인 플럭스(flux) 등을 사용하여 자연산화막을 제거하는 공정을 생략하는 것을 가능하게 한다. According to the invention, since the inner metal oxide film 133 may be (see 170 in FIG. 10) the auxiliary plug pattern of the other semiconductor chip, as will be described later and in direct contact, the material is flux (flux) of lowering the reliability of the electrical connection using, for example, makes it possible to omit the step of removing the natural oxide film. 또한, 상기 내산화 금속막(133)은 상기 귀금속으로 이루어진 막을 포함하는 다층막일 수 있다. Also, the inner metal oxide film 133 may be a multilayer film comprising a film made of the noble metal. 이 경우, 상기 보조 플러그 패턴(170)은 상기 귀금속으로 이루 어진 막에 직접 접촉된다. In this case, the auxiliary pattern plug 170 is in direct contact with the noble metal film made eojin.

본 발명의 다른 실시예에 따르면, 상기 내산화 금속막(133)은 상기 절연막(132) 상에 직접 형성될 수 있다. In accordance with another embodiment of the invention, wherein the metal oxide film 133 may be formed directly on the insulating film 132. 즉, 이 실시예에 따르면, 상기 제 1 금속막()을 형성하지 않을 수도 있다. In other words, according to this embodiment, it may not form the first metal film ().

상기 제 2 금속막(134)은 후속 공정에서 주 플러그 패턴(도 3의 150 참조)을 전기 도금 기술로 형성할 때, 전기 도금을 위한 씨드 전극(seed electrode)으로 사용될 수 있다. The second metal film 134 may be used as a seed electrode (seed electrode), for electroplating to form a primary plug pattern (see 150 in FIG. 3) in a subsequent process by electroplating techniques. 이를 위해, 상기 제 2 금속막(134)은 스퍼터링 기술을 사용하여 형성되는 구리막일 수 있다. To this end, the second metal film 134 may copper makil formed by using the sputtering technique. 본 발명의 다른 실시예에 따르면, 후술할 것처럼, 상기 주 플러그 패턴(150)은 전기 도금 기술 이외의 방법으로 형성될 수도 있다. In accordance with another embodiment of the invention, as will be described later, the plug main pattern 150 may be formed by a method other than electroplating techniques. 이 경우, 상기 소켓층(130)은 상기 제 2 금속막(134)을 포함하지 않을 수도 있다. In this case, the socket layer 130 may not include the second metal film 134. 또한, 본 발명의 또다른 실시예에 따르면, 상기 제 2 금속막(134)은 상기 내산화 금속막(133)과 상기 주 플러그 패턴(150)의 접착 특성을 개선시키기 위해 형성될 수 있다. Furthermore, according to another embodiment of the invention, the second metal film 134 may be formed to improve the adhesive properties of the inner metal oxide film 133 and the plug main pattern 150. 이 경우, 상기 제 2 금속막(134)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN) 및 텅스텐 티타늄(TiW) 중의 적어도 한가지로 형성될 수 있다. In this case, the second metal film 134 is a titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), and tungsten titanium (TiW) It may be formed to a least one of.

도 2를 참조하면, 상기 소켓층(130)이 형성된 결과물 상에, 제 1 개구부들(first opening, 141)을 정의하는 제 1 주형 패턴(first molding pattern, 140)을 형성한다. Referring to Figure 2, a first mold pattern (first molding pattern, 140) which on the output wherein the socket layer 130 is formed, defining the first of the first opening (first opening, 141). 상기 제 1 개구부들(141)은 상기 입출력 패드들(110) 및 상기 공동들(105)의 상부에서 상기 소켓층(130)을 노출시키도록 형성된다. The first opening 141 is formed to expose said socket layer 130 in the upper portion of said input-output pads (110) and the cavity (105).

상기 제 1 주형 패턴(140)은 상기 소켓층(130)에 대해 식각 선택성을 갖는 물질들 중의 한가지로 형성될 수 있다. The first template patterns 140 can be formed in one of the material having an etch selectivity with respect to the socket layer 130. 예를 들면, 상기 제 1 주형 패턴(140)은 일상적인 절연성 물질들 또는 포토레지스트와 같은 감광성 폴리머들(photosensitive polymers) 중의 한가지일 수 있다. For example, the first template patterns 140 can be one of the photosensitive polymer, such as the common insulating material or a photoresist (photosensitive polymers). 감광성 폴리머를 사용하는 경우, 상기 제 1 주형 패턴(140)을 형성하는 단계는 감광성 폴리머를 스핀-코딩의 방법으로 형성한 후, 사진 및 현상 공정을 이용하여 이를 패터닝하는 단계를 포함할 수 있다. When using a photosensitive polymer, forming the first mold pattern 140 is a photosensitive polymer spin may include a step after forming by the method of coding, using the picture and a development step for patterning it. 또한, 절연성 물질들을 사용하는 경우, 상기 제 1 주형 패턴(140)은 증착 및 패터닝 공정을 통해 형성될 수 있다. In the case of using the insulating material, the first template patterns 140 can be formed through the deposition and patterning process.

본 발명의 일 실시예에 따르면, 상기 공동들(105)에는, 그 하부 영역을 채우는 희생 패턴들(sacrificial patterns, 145)이 형성될 수 있다. According to one embodiment of the invention, in the cavity (105), a sacrificial pattern to fill the lower region (sacrificial patterns, 145) can be formed. 상기 희생 패턴들(145)은, 상기 공동들(105)의 상부 영역에서, 상기 소켓층(130)의 내벽을 노출시키도록 형성된다. The sacrificial patterns 145, in the upper region of the cavity (105) is formed to expose the inner walls of the socket layer 130. 제조 공정의 단순화를 위해, 상기 희생 패턴(145)은 상기 제 1 주형 패턴(140)을 형성하는 단계를 이용하여 형성되는 것이 바람직하며, 이 경우 상기 희생 패턴(145)은 상기 제 1 주형 패턴(140)과 동일한 물질로 형성된다. For the sake of simplicity of the manufacturing process, the sacrificial pattern 145 is preferably formed by forming said first mold pattern 140, in which case the sacrificial pattern 145 of the first mold pattern ( 140) and is formed of the same material.

예를 들면, 상기 희생 패턴(145)을 형성하는 단계는 상기 공동들(105)을 채우는 제 1 주형막을 형성한 후, 상기 공동들(105)의 하부 영역에 상기 제 1 주형막이 소정의 두께로 잔존하도록, 상기 제 1 주형막을 국소적으로 식각하는 단계를 포함할 수 있다. For example, the forming of the sacrificial pattern 145 in the cavities after forming the first mold film to fill a 105, the cavity of the first mold film is given a thickness in the lower region of the 105 the first mold film to remain may include the step of locally etching. 이러한 국소적 식각을 위해서는, 상기 제 1 개구부(141)의 영역을 정의하는 소정의 마스크가 사용될 수 있으며, 상기 희생 패턴(145)의 두께는 상기 주형막을 식각하는 단계에서 공정 조건을 조절하는 방법을 통해 결정될 수 있다. For this local etch, the thickness of the first opening 141 may be used, a predetermined mask to define an area of ​​the sacrificial pattern (145) is a method for controlling the process conditions in the step of etching the mold membrane through can be determined.

상기 감광성 폴리머를 사용하는 실시예에 따르면, 상기 스핀-코딩의 방법의 우수한 매립 특성 때문에, 상기 공동들(105)은 상기 감광성 폴리머에 의해 채워진다. According to an embodiment of using the photosensitive polymer, the spin-because of excellent filling characteristics of the method of coding, the cavities 105 are filled by the photosensitive polymer. 이 경우, 상기 희생 패턴들(145)은, 상기 사진 및 현상 공정들의 공정 조건(예를 들면, 노광 빔의 세기 및 현상 공정의 시간)을 조절하는 방법을 통해, 상기 공동들(105)의 하부 영역에 선택적으로 잔존하도록 형성될 수 있다. The lower portion of the case, the sacrificial patterns 145, through the method for adjusting the picture and the processing conditions of the developing process (for example, the intensity and time of the developing process of the exposure light beam), the cavity (105) It can be configured to selectively remain in the area. 이 실시예에 따르면, 상술한 것처럼, 상기 희생 패턴(145)은 상기 제 1 주형 패턴(140)과 동일한 물질로 형성된다. According to this embodiment, as described above, the sacrificial pattern 145 are formed of the same material as that of the first mold pattern 140.

본 발명의 다른 실시예에 따르면, 상기 희생 패턴(145)과 상기 제 1 주형 패턴(140)은 서로 다른 공정들을 이용하여 형성될 수 있다. In accordance with another embodiment of the invention, the sacrificial pattern 145 with the first template patterns 140 can be formed using different processes. 예를 들면, 상기 제 1 주형 패턴(140)을 형성한 후, 공지된 스크린 프린팅(screen printing) 기술 등을 사용하여, 상기 공동들(105)의 하부 영역을 선택적으로 채우는 희생 패턴들(145)을 형성할 수 있다. For example, the first after forming the mold pattern 140, using, for example, a known screen-printing (screen printing) technique, the sacrificial pattern selectively fills in the lower region of the cavity (105) 145 a it can be formed.

도 3을 참조하면, 상기 희생 패턴들(145)이 형성된 결과물 상에, 상기 공동(105)의 상부 영역 및 상기 제 1 개구부(141)의 하부 영역을 채우는 주 플러그 패턴들(main plug patterns, 150)을 형성한다. Referring to Figure 3, each of the sacrificial pattern (145), the main plug pattern fills the upper region and the lower region of the first opening 141 of the phase output is formed, the cavity (105) (main plug patterns, 150 ) to form. 결과적으로, 상기 소켓층(130)이 형성된 공동(105)의 하부 영역은 상기 희생 패턴(145)에 의해 채워지고, 그 상부 영역은 상기 주 플러그 패턴(150)에 의해 채워진다. Consequently, the lower region of the cavity 105 is formed in the socket layer 130 is filled by the sacrificial pattern 145, the upper region is filled by the plug main pattern 150. 이때, 상기 주 플러그 패턴(150)은 상기 입출력 패드(110)의 상부 영역을 노출시키는 상기 제 1 개구부(141)를 채우기 때문에, 상기 공동(105)의 상부 영역으로부터 (이에 인접하는) 상기 입출력 패드(110)의 상부로 연장된 모양을 갖는다. At this time, the main plug pattern 150. Since the first filling opening 141 (and thus adjacent) from an upper region of the cavity 105, the input-output pad to expose the upper region of the input-output pad (110) It has an elongated shape to the top of 110. the

본 발명에 따르면, 상기 제 1 개구부(141)의 상부 영역에는, 상기 주 플러 그 패턴(150)과 후속 보조 플러그 패턴(도 4의 170) 사이의 접착 안정성 증대 및 확산 방지를 위해, 상기 주 플러그 패턴(150)의 상부면에 접속하는 UBM(under bump metal) 패턴(155)이 형성될 수 있다. According to the invention, in the upper region of the first opening 141, for the main plug pattern 150 and a subsequent secondary plug pattern increase adhesion stability between the (170 in Fig. 4), and proliferation, the main plug a UBM (under bump metal) pattern 155 connected to the upper surface of the pattern 150 may be formed.

상기 주 플러그 패턴들(150) 및 UBM 패턴들(155)을 형성하는 단계는 상기 공동(105) 및 상기 제 1 개구부(141)를 차례로 채우는 주 플러그 도전막 및 UBM막을 형성하는 단계 및 상기 제 1 주형 패턴(140)의 상부면이 노출될 때까지 상기 주 플러그 도전막 및 UBM막을 식각하는 단계를 포함할 수 있다. Said main plug patterns 150 and the UBM patterns 155 forming comprises: forming in turn the main plug conductive film and the UBM film filling the cavity 105 and the first opening 141 and the first It may comprise the step of etching the conductive film and the plug main UBM film until the exposed top surface of a mold pattern 140. 이때, 상기 주 플러그 도전막은 적어도 상기 공동들(105)의 상부 영역을 완전히 채우도록 형성되는 것이 바람직하고, 상기 식각 단계는 건식 식각, 습식 식각 및 연마 중의 한가지 방법을 사용하여 실시될 수 있다. At this time, the main plug conductive film is preferably formed to completely fill the upper region of at least the cavity 105, and the etching step may be performed using one way of dry etching, wet etching, and polishing.

또한, 주 플러그 도전막 및 UBM막은 각각 전기 도금, 물리적 증착 및 화학적 증착 중의 한가지 방법을 사용하여 형성될 수 있다. Furthermore, it can be formed using the main plug and the UBM film is a conductive film respectively electroplating, physical vapor deposition and chemical vapor deposition of one method. 상기 소켓층(130)을 구성하는 제 2 금속막(134)은 상기 전기 도금 기술을 이용한 주 플러그 도전막 형성 공정에서 씨드 전극으로 사용될 수 있다. The second metal film 134 constituting the socket layer 130 may be used in the main plug-conductive film formation process using the above-mentioned electroplating techniques as seed electrode. 따라서, 상기 전기 도금 기술을 이용하지 않는 경우, 상기 소켓층(130)은 상기 제 2 금속막(134)을 포함하지 않을 수 있다. Therefore, when not using the electroplating technique, the socket layer 130 may not include the second metal film 134.

상기 주 플러그 패턴들(150)은 구리, 금, 은 및 팔라듐 등과 같은 낮은 비저항을 갖는 도전성 금속들 중의 적어도 한가지로 형성될 수 있고, 상기 UBM 패턴들(155)은 니켈(Ni), 크롬(Cr), 구리(Cu), 텅스텐 티타늄(TiW), 금(Au) 및 이들의 합금(alloy) 중에서 선택된 적어도 한가지로 형성될 수 있다. It said main plug patterns 150 may be copper, gold, silver may be formed of a least one of a conductive metal having a low specific resistance, such as, and palladium, wherein the UBM pattern 155 is nickel (Ni), chromium (Cr ), copper (Cu), titanium tungsten (TiW), may be formed of gold (Au) and at least one selected from an alloy thereof (alloy).

본 발명에 따르면, 상기 주 플러그 패턴들(150)은 상술한 것처럼 상기 희생 패턴(145)이 형성된 상기 공동(105)을 채우도록 형성된다. According to the invention, the plug main patterns 150 are formed so as to fill the cavity 105, the sacrificial pattern 145 are formed as described above. 그 결과, 상기 주 플러그 패턴들(150)은 상기 공동(105)의 상부 영역에서 상기 소켓층(130)의 내벽과 직접 접촉하고, 상기 희생 패턴(145)은 상기 소켓층(130) 및 상기 주 플러그 패턴(150)에 의해 둘러싸인다. As a result, the main plug patterns 150 of the sacrificial pattern 145 above the socket layer 130, and the state in direct contact with the inner wall of the socket layer 130, and in the upper region of the cavity (105) surrounded by a plug pattern 150.

도 4를 참조하면, 상기 제 1 주형 패턴(140)을 제거하여, 그 하부에 배치된 상기 소켓층(130)의 상부면을 노출시킨다. 4, by removing the first mold pattern 140, thereby exposing the upper surface of the socket layer 130 disposed in a lower portion. 이어서, 상기 UBM 패턴들(155)을 식각 마스크로 사용하여 상기 노출된 소켓층(130)을 식각함으로써, 상기 주 플러그 패턴(150)의 주위에서 상기 보호막(120)을 노출시키는 예비 소켓 패턴(preliminary socket pattern, 130a)을 형성한다. Then, the UBM by using the patterns (155) as an etch mask by etching the exposed socket layer 130, the primary spare socket pattern exposing the protective film 120 in a periphery of the plug pattern (150) (preliminary It forms a socket pattern, 130a). 이에 따라, 상기 입출력 패드들(110) 및 상기 주 플러그 패턴들(150) 각각은 인접하는 입출력 패드들(110) 및 인접하는 주 플러그 패턴들(150)로부터 전기적으로 분리된다. In this way, each of the input-output pads 110 and the plug main patterns 150 are electrically isolated from the input-output pads which are adjacent (110) and adjacent the main plug pattern 150 for.

상기 예비 소켓 패턴(130a)이 형성된 결과물 상에, 상기 UBM 패턴들(155)의 상부면을 노출시키는 제 2 개구부들(165)를 정의하는 제 2 주형 패턴(160)을 형성한다. Preliminary results on the socket pattern (130a) is formed, to form a second mold pattern 160 that defines a second opening in 165 for exposing an upper surface of the UBM patterns 155. 본 발명에 따르면, 상기 제 2 개구부들(165)은 반도체 칩들을 전기적으로 연결시키는 보조 플러그 패턴들(170)를 형성하기 위한 주형으로 사용된다. According to the present invention, the second openings 165 is used as a template for forming the pattern of the auxiliary plug for electrically connecting the semiconductor chip 170. 따라서, 상기 제 2 개구부들(165)은 상기 공동들(105)의 주축(principal axis) 상에 형성되는 것이 바람직하다. Thus, the second openings 165 are preferably formed on the main axis (principal axis) of the cavity (105). 상기 제 2 주형 패턴(160)은 상기 보호막(120), 상기 예비 소켓 패턴(130a), 상기 주 플러그 패턴(150), 상기 UBM 패턴(155) 및 상기 보조 플러그 패턴(170)에 대해 식각 선택성을 갖는 물질들 중의 한가지로 형성할 수 있다. The second mold pattern 160 is an etch selectivity with respect to the protective film 120, the spare socket pattern (130a), said main plug pattern 150, the UBM pattern 155 and the auxiliary plug pattern 170 of the substance it is having can be formed in one. 예를 들면, 상기 제 2 주형 패턴(160)은 포토레지스트와 같은 감광성 폴리머 들(photosensitive polymers) 중의 한가지일 수 있으며, 이를 형성하는 단계는 감광성 폴리머를 스핀-코딩의 방법으로 형성한 후, 사진 및 현상 공정을 이용하여 이를 패터닝하는 단계를 포함할 수 있다. For example, the second mold pattern 160 may be one of the photosensitive polymer such as a photoresist (photosensitive polymers), to form this, a photosensitive polymer spin-after forming by the method of coding, pictures and using the developing process may include the step of patterning them. 본 발명의 다른 실시예에 따르면, 상기 제 2 주형 패턴(160)은 실리콘 질화막, 실리콘 산화막 및 폴리머를 포함하는 절연성 물질들 중의 한가지로 형성될 수도 있다. In accordance with another embodiment of the invention, the second mold pattern 160 may be formed in one of the insulating material comprising a silicon nitride film, a silicon oxide film and a polymer.

이어서, 상기 제 2 주형 패턴(160)을 주형으로 사용하여, 상기 제 2 개구부(165)를 채우는 보조 플러그 패턴들(170)을 형성한다. Then, the second template using the pattern 160 as a template, to form the second opening of the auxiliary pattern for filling plug (165) (170). 상기 보조 플러그 패턴들(170)은 납땜용 합금(solder)를 포함하는 저융점 금속들 중의 한가지로 형성하는 것이 바람직하다. It said auxiliary plug pattern 170 is preferably formed in one of the low-melting metal containing alloy (solder) for soldering. (이때, 상기 저융점 금속은 300℃ 이하의 녹는점을 갖는 금속을 의미한다.) 예를 들면, 상기 보조 플러그 패턴들(170)은 Sn, SnPb, SnAg 및 SnAgCu 등과 같은 주석(tin)을 포함하는 물질들 및 인듐(indium, In)을 포함하는 물질들 중의 한가지로 형성할 수 있다. (At this time, the low-melting metal means a metal having a melting point of less than 300 ℃.) For example, each of the auxiliary plug pattern 170 includes tin (tin), such as Sn, SnPb, SnAg and SnAgCu materials and indium may be formed in one of the materials including (indium, in). 상기 보조 플러그 패턴들(170)을 형성하는 단계는 상기 제 2 개구부들(165)을 채우는 보조 플러그 도전막(도시하지 않음)을 형성한 후, 상기 제 2 주형 패턴(160)이 노출될 때까지 상기 보조 플러그 도전막을 평탄화 식각하는 단계를 포함할 수 있다. Forming said auxiliary plug patterns 170 and the second openings 165 to fill until the auxiliary plug conductive film to form a (not shown) and then, the second mold pattern 160 is exposed It may include a planarizing etching a conductive film wherein the auxiliary plug. 이때, 상기 보조 플러그 도전막은 전기 도금 및 스퍼터링의 방법들 중의 한가지를 사용하여 형성될 수 있다. At this time, it can be formed using any one of said auxiliary plug conductive film method for electroplating and sputtering.

한편, 본 발명에 따르면, 상기 보조 플러그 패턴(170)은, 후속 반도체 칩들의 연결 단계에서, 다른 반도체 칩의 주 플러그 패턴(150) 및 내산화 금속막(133)에 접속된다. On the other hand, according to the present invention, the auxiliary pattern plug 170 is connected in the subsequent stage of the semiconductor chip, is connected to a plug main pattern 150 and within the metal oxide film 133 of the other semiconductor chip. 이때, 상기 주 플러그 패턴(150)과의 안정정인 연결을 위해, 상기 보조 플러그 패턴(170)의 상부에는 도전성 접착 패턴(도시하지 않음)이 더 형성될 수 도 있다. At this time, the plug main pattern for the stability of the connection Jung and 150, an upper portion (not shown), the conductive adhesive pattern of the auxiliary pattern plug 170 may also be further formed. 상기 도전성 접착 패턴은 프린팅 기술 등을 사용하여 형성되는 ICP(isotropic conductive paste)일 수 있다. The conductive adhesive pattern can be an ICP (isotropic conductive paste) to be formed, by using the printing technology.

도 5를 참조하면, 상기 제 2 주형 패턴(160) 만을 선택적으로 제거한다. Referring to Figure 5, to remove only the second mold pattern 160 selectively. 이어서, 그 결과물 상에 상기 보조 플러그 패턴들(170)의 상부 영역을 노출시키는 접착성 절연막(adhesive insulating layer)(180)을 형성한다. Then, to form an adhesive insulating film (180) (adhesive insulating layer) to expose the upper region of the auxiliary plug pattern (170) on its output. 즉, 상기 접착성 절연막(180)은 상기 보조 플러그 패턴들(170)보다 낮은 상부면을 갖도록 형성된다. That is, the adhesive insulating film 180 is formed to have a top surface lower than said auxiliary plug pattern 170. 결과적으로, 상기 접착성 절연막(180)은 상기 UBM 패턴들(155) 및 상기 보호막(120)을 덮되, 상기 공동(105)의 상부에서 상기 보조 플러그(170)의 상부 영역을 노출시킨다. As a result, the adhesive insulating film 180 to expose the upper region of the secondary plug 170 in the upper portion of the deopdoe, the cavity 105 of the above UBM pattern 155 and the protective film 120. The

본 발명에 따르면, 상기 접착성 절연막(180)은 멜라민 페놀(melamine-phenol), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리이미드(Polyimide), 엘라스토머(elastomer), 에폭시 및 감광성 폴리머(photosensitive polymer) 중의 적어도 한가지로 형성될 수 있다. According to the invention, the adhesive insulating film 180 is a melamine phenol (melamine-phenol), polybenzoxazole (polybenzoxazole; PBO), benzocyclobutene (benzocyclobutene; BCB), polyimide (Polyimide), elastomer (elastomer) , it may be formed of at least one of an epoxy and a photosensitive polymer (photosensitive polymer). 상기 접착성 절연막(180)을 형성하는 단계는, 상기 보조 플러그 패턴들(170)의 상부 영역을 노출시키기 위해, 상기 보조 플러그 패턴(170)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 식각 단계를 더 포함할 수 있다. The step of forming the adhesive insulating film 180, to expose the upper region of the auxiliary plug patterns 170, and the etching step using an etching recipe having etching selectivity to the auxiliary plug pattern 170 there can be further included.

도 6 및 도 7을 참조하면, 상기 접착성 절연막(180)을 형성한 후, 그 결과물 상에 후면-연마(back-grinding)를 위해 사용되는 지지막(192)을 형성한다. 6 and 7, after forming the insulating adhesive 180, on the back of the resultant - to form a supporting layer 192 that is used for grinding (back-grinding). 본 발명에 따르면, 상기 지지막(192)과 상기 접착성 절연막(180) 사이에는, 임시 접착막(temporary adhesive layer)(191)을 더 형성할 수도 있다. According to the invention, between the support layer 192 and the adhesive insulating film 180 may further form a temporary adhesive film (temporary adhesive layer) (191). 상기 임시 접착 막(191) 및 상기 지지막(192)은 모두 후속 공정 단계에서의 가열(heating)에 의해 변형 또는 변성되지 않는 물질들로 형성되는 것이 바람직하다. The temporary adhesive layer 191 and the support layer 192 are preferably all formed of modified or non-modified material by heat (heating) in the subsequent process steps. 특히, 상기 지지막(192)은 반도체 칩들을 포함하는 웨이퍼와 실질적으로 같은 열팽창 계수를 갖는 물질로 형성되는 것이 바람직하다. In particular, the support layer 192 is preferably formed of a material having a thermal expansion coefficient substantially the same as the wafer comprising semiconductor chips. 반면, 상기 임시 접착막(191)은, 상기 지지막(192)의 용이한 분리를 위해, 소정 세기의 자외선 또는 소정 온도에서는 그 접착 특성이 감소하는 물질로 형성되는 것이 바람직하다. On the other hand, the temporary adhesion layer 191, for easy separation of the support layer 192, the ultraviolet light or a given temperature of a predetermined intensity is preferably formed of a material that reduces the adhesive properties.

이어서, 적어도 상기 희생 패턴(145)의 하부면이 노출될 때까지, 상기 반도체 칩(100) 및 상기 예비 소켓 패턴(130a)의 하부면을 연마(grind)함으로써, 상기 반도체 칩(100)을 관통하는 비아홀들(101) 및 상기 비아홀들(101)의 내벽을 덮는 소켓 패턴들(135)을 형성한다. Then, through the at least the semiconductor chip 100, and by polishing (grind) the lower surface of the spare socket pattern (130a), the semiconductor chip 100 until the lower surface of the sacrificial pattern 145 exposed to form a via hole (101) and socket patterns 135 covering the inner wall of the via hole (101) to. 이때, 상기 비아홀들(101)은 상기 공동들(105)의 바닥면이 노출될 때까지 상기 반도체 칩(100)의 하부면을 연마한 결과로서 형성되고, 상기 소켓 패턴들(135)은 상기 예비 소켓 패턴들(130a)의 상기 공동들(105)의 바닥면을 덮는 부분이 제거된 결과로서 형성된다. In this case, the via hole (101) is formed as a result of polishing the lower surface of the semiconductor chip 100 until the bottom surface of the cavity (105) exposed, said socket patterns 135 are the preliminary the portion which covers the bottom surface of the cavity (105) of the socket patterns (130a) are formed as the removed result.

본 발명에 따르면, 상기 임시 접착막(191) 및 지지막(192)의 형성 단계 및 상기 연마 단계는 통상적으로 알려진 후면-연마 기술들 중의 한가지를 사용하여 실시될 수 있으며, 이들 단계들은 상술한 것처럼 (소잉 공정이 수행되지 않은) 웨이퍼 상태에서 실시되는 것이 바람직하다. According to the invention, the temporary adhesive layer 191 and forming step and the polishing of the support film (192) comprises: the rear conventionally known - can be carried out using any one of the polishing techniques, these steps are as described above it is preferably carried out (step are not carried out sawing) in the wafer state. 그 결과, 상기 반도체 칩들(100)을 포함하는 웨이퍼는 도 1에 도시된 두께(h 1 )보다 얇아진 두께(h 2 )를 갖는다. As a result, the wafer including the semiconductor chips 100 has a thinner thickness (h 2) than the thickness (h 1) shown in Fig.

이어서, 상기 노출된 희생 패턴들(145)을 제거하여, 반도체 칩들(100)의 연 결 공정에서 상기 보조 플러그들(170)이 삽입될 소켓 영역들(99)을 형성한다. Then, by removing the exposed said sacrificial pattern 145, thereby forming the auxiliary plug (170) of the socket area is inserted (99) in the connection process of the semiconductor chips (100). 이때, 상기 소켓 영역들(99)은 상기 비아홀들(101)의 하부 영역에서 상기 주 플러그 패턴(150)의 하부면 및 상기 소켓 패턴들(135)의 내벽을 노출시키도록 형성된다. At this time, each of the socket region 99 is formed so as to expose the inner walls of the lower surface and the socket patterns 135 of the plug main pattern 150 in the lower region of the via hole (101). 상기 희생 패턴들(145)을 제거하는 단계는 상기 소켓 패턴들(135) 및 상기 웨이퍼에 대해 식각 선택성을 갖는 식각 방법을 사용하여 실시될 수 있다. Removing the sacrificial patterns 145 may be performed using an etching method having an etch selectivity with respect to the socket patterns 135 and the wafer.

한편, 상기 소켓 패턴(135)은 도 1을 참조하여 설명된 상기 소켓층(130)이 패터닝된 결과물이라는 점에서, 상기 소켓 패턴(135)은 상기 비아홀(101)의 내벽을 차례로 덮는 절연 패턴(136), 제 1 금속 패턴(137), 내산화 금속 패턴(138) 및 제 2 금속 패턴(139)으로 형성될 수 있다. On the other hand, the socket pattern 135 in that it is a reference to Figure 1 to describe the the socket layer 130 is patterned result, the socket pattern 135 is isolated which covers the inner wall of the via hole 101 is then pattern ( 136), the it may be formed of a first metal pattern (137), the oxidation of metal patterns 138 and the second metal pattern 139. (도 12a 및 도 12b 참조) (이때, 상술한 제조 방법에 따르면, 상기 절연 패턴(136), 제 1 금속 패턴(137), 내산화 금속 패턴(138) 및 제 2 금속 패턴(139)은 각각 상기 절연막(131), 제 1 금속막(132), 내산화 금속막(133) 및 제 2 금속막(134)이 패터닝된 결과물이다.) (FIG. 12a and FIG. 12b) (In this case, according to the method described above produced, the insulating pattern 136, a first metal pattern (137), the oxidation of metal patterns 138 and the second metal pattern 139 are each the insulating film 131, the first metal film 132, the metal oxide film 133 and the second metal film 134 is a patterned results.)

본 발명에 따르면, 상기 희생 패턴(145)을 제거한 후, 상기 소켓 영역(99)에서 상기 제 2 금속 패턴(139)을 제거한다. According to the invention, after removing the sacrificial patterns 145, in the receptacle area (99) removing the second metal pattern 139. 이에 따라, 도 12a에 도시된 것처럼, 상기 비아홀(101)에서, 상기 제 2 금속 패턴(139)은 상기 비아홀(101)의 상부 영역(즉, 상기 주 플러그 패턴(150)과 상기 내산화 금속 패턴(138) 사이)에만 잔존한다. Accordingly, in the via hole 101 as shown in Figure 12a, the second metal pattern 139 has an upper region (that is, the main plug pattern 150 and the anti-oxidation metal pattern of the via hole 101, 138 and remains between) only. 이때, 상기 제 2 금속 패턴(139)을 포함한 상기 소켓 패턴(135)은 상기 비아홀(101)로부터 상기 입출력 패드(110)의 상부로 연장될 수 있다. In this case, the socket patterns 135 including the second metal pattern 139 may extend to the upper portion of the input-output pad 110 from the via hole 101.

한편, 상술한 다른 실시예에 따르면, 상기 소켓층(130)은 상기 제 2 금속막(134)을 포함하지 않을 수 있다. Meanwhile, according to another embodiment it described above, the socket layer 130 may not include the second metal film 134. 이 경우, 상기 소켓 패턴(135)은 도 12b에 도시 된 것처럼 상기 제 2 금속 패턴(139)을 포함하지 않을 수 있다. In this case, the socket pattern 135 may not include the second metal pattern 139, as shown in Figure 12b.

상술한 것처럼, 본 발명에 따르면, 상기 공동(105)의 하부 영역을 채우는 희생 패턴(145)이 형성되지 않을 수 있다. As it described above, according to the present invention, a sacrificial pattern 145 fills the lower region of the cavity 105 may not be formed. 이 실시예에 따르면, 상기 후면-연마 공정은 상기 비아홀(101)에서 상기 주 플러그 패턴(150)의 하부면을 노출시킨다. According to this embodiment, the back-grinding process is to expose the lower surface of the plug main pattern 150 in the via hole 101. 이 경우, 상기 소켓 영역(99)을 형성하는 단계는 상기 반도체 칩(100) 및 상기 소켓 패턴(135)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 상기 노출된 주 플러그 패턴(150)의 하부면을 식각하는 단계를 더 포함할 수 있다. The lower portion of the case, wherein the socket area to form a (99) is a semiconductor chip 100, and using an etching recipe having etching selectivity with respect to the socket pattern 135, the exposed main plug pattern 150 a step of etching the surface may be further included.

도 8을 참조하면, 상기 소켓 영역(99)이 형성된 결과물로부터, 상기 지지막(192) 및 상기 임시 접착막(191)을 분리한다. 8, the results from the socket region (99) is formed, to separate the support layer 192 and the temporary bonding film 191. 이때, 상기 임시 접착막(191)의 상술한 열-접착 특성은 이러한 분리를 위해 이용될 수 있다. At this time, a column of the above-mentioned temporary adhesive film 191 - adhesive properties can be used for this separation. 즉, 상기 분리 공정을 위해, 상기 임시 접착막(191)을 포함하는 웨이퍼는 소정 세기의 자외선에 노출되거나 소정의 온도까지 가열될 수 있다. That is, for the separation process, the wafer comprising said temporary adhesive film 191 may be heated to be exposed to ultraviolet light of a predetermined intensity a predetermined temperature.

본 발명에 따르면, 상기 임시 접착막(191) 및 상기 지지막(192)을 상기 웨이퍼로부터 분리하기 전 또는 그 후에, 상기 반도체 칩들(100) 각각을 분리하기 위한 웨이퍼 소잉 공정(wafer sawing process)을 실시할 수 있다. According to the invention, the temporary adhesion layer 191 and the support film to 192 before or after the separation from the wafer, the wafer sawing process (wafer sawing process) to separate the semiconductor chips 100, respectively, It can be carried out. 상기 웨이퍼 소잉 공정은 통상적으로 알려진 기술들 중의 한가지를 사용하여 실시될 수 있다. The wafer sawing process can be carried out typically using any one of known techniques.

도 9를 참조하면, 상부 및 하부 연결 단자들(210, 220)을 구비하는 배선 기판(200)에, 상술한 제조 공정을 통해 형성된 플러그 구조체를 구비하는 패키지 단위체들(package units)(300)을 부착시킨다. Referring to Figure 9, the wiring board 200, the package unit comprises a plug structure formed through a manufacturing process described above (package units), (300) having an upper and lower connection terminals 210 and 220 attached thereby. 상기 패키지 단위체(300)는 상기 반도체 칩(100) 및 상기 반도체 칩(100)에 형성된 상기 플러그 구조체로 구성된다. The package unit 300 is composed of the plug structure formed on the semiconductor chip 100 and the semiconductor chip 100. 상 기 패키지 단위체(300)에는, 상기 소켓 영역(99)을 정의하면서 상기 보조 플러그 패턴(170)을 구비하는 상기 플러그 구조체를 이용하여, 또다른 패키지 단위체들(300)이 차례로 연결될 수 있다. A group package unit 300, while defining the socket region (99) by means of the plug structure with the auxiliary plug pattern 170, there are also other package units 300 can be connected in turn.

보다 구체적으로, 도 10에 도시된 것처럼, 상기 패키지 단위체(300)과 상기 배선 기판(200)은 상기 보조 플러그 패턴들(170)과 상기 상부 연결 단자들(210)의 접촉을 통해 전기적으로 연결된다. As More specifically, shown in Figure 10, the package unit 300, and the wiring board 200 are electrically connected through contact with said top connector and said auxiliary plug pattern 170 (210) . 또한, 상기 패키지 단위체들(300)은 다른 패키지 단위체(300)의 소켓 영역들(99)에 삽입된 보조 플러그들(170)을 통해 서로 전기적으로 연결된다. In addition, the package unit pieces 300 are electrically connected to each other through the auxiliary plug (170) inserted in the socket area of ​​the other package units 300 (99). 이때, 도 12a 및 도 12b를 참조하여 앞서 설명한 것처럼, 본 발명에 따른 상기 보조 플러그들(170)은, 상기 소켓 영역(99)에서, 상기 소켓 패턴(135)을 구성하는 내산화 금속 패턴(138)의 내벽에 직접 접촉한다. At this time, as described earlier with reference to Figure 12a and 12b, of the auxiliary plug according to the invention 170, in the receptacle region (99), in metal oxide pattern (138 constituting the socket pattern 135 ) in direct contact with the inner wall of.

또한, 상기 상부 연결 단자들(210)과 상기 하부 연결 단자들(220)은 상기 배선 기판(200)에 형성된 배선 구조체(도시하지 않음)를 통해 서로 연결된다. In addition, each of the lower connector and the upper connector 210 and 220 are connected to each other through a wiring structure (not shown) formed on the printed board 200. The 이에 더하여, 외부 전자 장치와의 연결을 위해, 상기 하부 연결 단자들(220)의 하부에는 범프들(230)이 형성된다. In addition, for the connection to the external electronic device, the lower portion of said lower connecting terminal 220 are formed on the bumps 230. The

도 10은 상술한 제조 방법을 통해 형성된 반도체 패키지를 보여주는 단면도이다. 10 is a cross-sectional view showing a semiconductor package formed by the aforementioned production method.

도 10을 참조하면, 상부 및 하부 연결 단자들(210, 220)을 구비하는 배선 기판(200) 상에, 복수개의 패키지 단위체들(package units)(300)이 적층된다. 10, on the wiring board 200 having the upper and lower connection terminals 210 and 220, a plurality of package units (package units), (300) are stacked. (아래에서는 동일한 구조를 갖는 세개의 패키지 단위체들(300)을 구비하는 실시예를 설명할 것이지만, 상기 패키지 단위체들(300)의 수는 사용자의 필요에 따라 변화될 수 있으며, 각 패키지 단위체들(300)은 서로 다른 구조를 가질 수도 있다. 서로 다른 구조를 갖는 패키지 단위체들에 관한 실시예는 이후 도 14 및 도 16을 참조하여 다시 설명될 것이다.) 상기 배선 기판(200) 상에 복수개의 패키지 단위체들(300)이 부착된 결과물의 외벽에는, 도 10에 도시된 것처럼, 외부 보호막(400)이 형성될 수 있다. (In the following, but to describe the embodiment having the three different package unit having the same structure (300), the number of the package unit 300 may be changed according to the user's needs, each package unit ( 300) may have different structure from each other embodiments relate to a package unit having a different structure will be described again with reference to FIGS. 14 and 16 hereinafter.), a plurality of packages on said wiring board (200) in the outer wall of the unit 300 is attached to the result, as shown in Figure 10, may be outside the protective film 400 is formed.

상기 패키지 단위체들(300) 각각은 내부 회로 및 이에 접속하는 입출력 패드들(110)을 구비하는 반도체 칩(100) 및 상기 입출력 패드들(110)에 접속하는 플러그 구조체들(199)을 구비한다. Each of the packages unit 300 is provided with the plug structure for connecting the internal circuit and thus the semiconductor chip 100 having the input-output pads 110 to be connected and the input-output pads 110, 199. 보다 구체적으로, 상기 반도체 칩(100)의 소정영역에는, 다른 패키지 단위체들과의 전기적 연결을 위해, 상기 반도체 칩(100)을 관통하는 복수개의 비아홀들(101)이 형성된다. More specifically, in the predetermined region of the semiconductor chip 100, for electrical connection to the other package units, a plurality of via holes (101) passing through the semiconductor chip 100 it is formed. 상기 플러그 구조체(199) 각각은 상기 비아홀(101)의 내벽을 덮는 소켓 패턴(135) 및 상기 소켓 패턴(135)이 형성된 상기 비아홀(101)의 소정영역을 채우는 주 플러그 패턴(150) 및 상기 주 플러그 패턴(150)에 접속하는 보조 플러그 패턴(170)을 포함한다. The plug structure 199, each of the main plug pattern 150 and the main fill a predetermined region of the via hole 101, the socket pattern 135 and the socket pattern 135 covering the inner wall of the via hole 101 formed an auxiliary plug pattern 170 connected to the plug pattern 150. 상기 주 플러그 패턴(150)과 상기 보조 플러그 패턴(170) 사이에는, 상기 플러그 구조체(199)를 구성하는 UBM 패턴(155)이 더 배치될 수 있다. It said main pattern provided between the plug 150 and the auxiliary plug pattern 170, the UBM pattern 155 constituting the plug structure 199 may be further disposed.

본 발명에 따르면, 상기 소켓 패턴(135)은 상기 비아홀(101)로부터 연장되어 상기 입출력 패드(110)에 전기적으로 연결된다. According to the invention, the socket pattern 135 may extend from the via hole 101 is electrically coupled to the input and output pad 110. The 또한, 상기 주 플러그 패턴(150) 역시 상기 비아홀(101)로부터 상기 입출력 패드(110)의 상부로 연장된다. Furthermore, the plug main pattern 150 are also extending from the via hole 101 to the upper portion of the input-output pad (110). 이때, 상기 주 플러그 패턴(150)은 상기 비아홀(101)의 상부영역을 배치되어, 상기 비아홀(101)의 하부 영역에서, 상기 소켓 패턴(135)의 내측벽을 노출시키는 소켓 영역(99)을 정의한다. At this time, the main plug pattern 150 is disposed the upper region of the via hole 101, in the lower region of the via hole 101, the socket region (99) for exposing the inner wall of the socket pattern 135 define. 상기 소켓 영역(99)에는 다른 패키지 단위체(300)의 보조 플러그 패턴(170)이 삽입된다. The socket region (99), the plug is inserted into the auxiliary pattern 170 of another package unit 300. 본 발명에 따르면, 상기 보조 플러그 패턴(170)은, 상기 소켓 영역(99)에서, 상기 소켓 패턴(135)의 노출된 내벽에 직접 접촉된다. According to the invention, the auxiliary pattern plug 170 is in the socket region (99), is in direct contact with the exposed inner wall of the socket pattern 135. 이에 더하여, 상기 보조 플러그 패턴(170)은 상기 소켓 영역(99)에서 다른 패키지 단위체(300)의 주 플러그 패턴(150)과 직접 접촉할 수도 있다. In addition, the auxiliary plug pattern 170 may be in direct contact with the plug main pattern 150 of the other package units (300) in the receptacle region (99).

본 발명의 일 실시예에 따르면, 상기 소켓 패턴(135)은, 도 12a에 도시한 것처럼, 상기 비아홀(101)을 차례로 덮는 절연 패턴(136), 제 1 금속 패턴(137), 내산화 금속 패턴(138) 및 제 2 금속 패턴(139)을 포함할 수 있다. According to one embodiment of the invention, the socket pattern 135, which, in turn insulation pattern 136, a first metal pattern (137) covering the via hole 101 as shown in Figure 12a, the metal oxide pattern 138 and the may include a second metal pattern 139.

상기 절연 패턴(136)은 실리콘 산화막, 실리콘 질화막 및 폴리머를 포함하는 절연성 물질들 중의 적어도 한가지로 형성될 수 있으며, 상기 입출력 패드들(110)의 상부면을 노출시키는 개구부를 갖는다. The insulating pattern 136 may be formed of a least one of an insulating material comprising a silicon oxide film, a silicon nitride film and a polymer, and has an opening for exposing a top surface of the input-output pads (110).

상기 제 1 금속 패턴(137)은 불순물들(예를 들면, 구리)의 확산을 방지하면서, 상기 내산화 금속 패턴(138)과 상기 절연 패턴(136)의 접착 특성을 향상시킬 수 있는 물질로 형성될 수 있다. Wherein forming a first metal pattern (137) is an impurity (e.g., copper) material that can, while preventing the diffusion, improve the adhesion properties of the anti-oxidation metal pattern 138 and the insulating pattern 136 of the It can be. 예를 들면, 상기 제 1 금속 패턴(137)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 크롬(Cr), 니켈(Ni), 텅스텐 티타늄(TiW) 및 그들의 얼로이(Alloy) 중의 적어도 한가지로 형성될 수 있다. For example, the first metal pattern 137 is Titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), chromium (Cr) , may be formed of at least one of nickel (Ni), titanium tungsten (TiW) and their alloy (alloy).

상기 내산화 금속 패턴(138)은 상기 제 1 및 제 2 금속 패턴들(137, 139)보다 낮은 산화도(lower oxidation degree)을 갖는 금속성 물질로 이루어진다. The anti-oxidation metal pattern 138 is made of a metallic material having a first and second metal patterns (137, 139) is also lower than the oxidation (lower oxidation degree). 예를 들면, 상기 내산화 금속 패턴(138)은 금(Au), 은(Ag) 및 팔라듐(Pd) 등과 같은 귀 금속들(noble metal) 중의 적어도 한가지로 형성될 수 있다. For example, the anti-oxidation metal pattern 138 may be formed to a least one of gold (Au), the ear metal such as silver (Ag) and palladium (Pd) (noble metal).

본 발명의 일 실시예에 따르면, 상기 제 2 금속 패턴(139)은 상기 내산화 금속 패턴(138)과 상기 주 플러그 패턴(150)의 접착 특성을 향상시킬 수 있는 물질로 형성될 수 있다. According to one embodiment of the invention, the second metal pattern 139 may be formed of a material that can improve the adhesion properties of the anti-oxidation metal pattern 138 and the plug main pattern 150. 예를 들면, 상기 제 2 금속 패턴(139)은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN) 및 텅스텐 티타늄(TiW) 중의 적어도 한가지로 형성될 수 있다. For example, the second metal pattern (139) is titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), and tungsten titanium (TiW ) it may be formed of at least one of. 본 발명의 다른 실시예에 따르면, 상기 제 2 금속 패턴(139)은 주 플러그 패턴을 전기 도금 기술로 형성하는 단계에서 씨드 전극으로 사용될 수 있다. In accordance with another embodiment of the invention, the second metal pattern 139 may be used as a seed electrode in forming a pattern in the main plug electroplating techniques. 이 경우, 상기 제 2 금속 패턴(139)은 구리막으로 형성될 수 있다. In this case, the second metal pattern 139 may be formed of a copper film.

한편, 본 발명의 실시예들에 따르면, 상기 보조 플러그 패턴(170)은 상기 소켓 영역(99)에서 상기 내산화 금속 패턴(138)의 내벽과 직접 접촉된다. On the other hand, according to embodiments of the present invention, the auxiliary pattern plug 170 is in direct contact with the inner wall of the inner metal oxide pattern 138 in the socket region (99). 이를 위해, 상기 제 2 금속 패턴(139)은, 도 12a에 도시한 것처럼, 상기 소켓 영역(99)에서 상기 내산화 금속 패턴(138)의 내벽을 노출시키도록 형성된다. To this end, the second metal pattern 139 is formed to expose the inner wall of the inner metal oxide pattern 138 in the socket region 99, as shown in Figure 12a. 즉, 상기 제 2 금속 패턴(139)은 상기 비아홀(101)의 상부 영역(즉, 상기 주 플러그 패턴(150)과 상기 내산화 금속 패턴(138) 사이에 국소적으로 배치된다.) That is, the second metal pattern 139 (arranged locally between the words, the plug main pattern 150 and the anti-oxidation metal pattern 138) and an upper region of the via hole 101,

본 발명의 또다른 실시예에 따르면, 도 12b에 도시한 것처럼, 상기 소켓 패턴(135)은 상기 제 2 금속 패턴(139)없이, 상기 절연 패턴(136), 제 1 금속 패턴(137) 및 내산화 금속 패턴(138) 만으로 구성될 수 있다. According to a further embodiment of the present invention, as shown in Figure 12b, the socket pattern 135 and the second metal pattern 139, the insulating pattern 136, without first metal pattern 137, and in It may be composed only of metal oxide pattern 138. 이에 따라, 상기 보조 플러그 패턴(170)은 상기 소켓 영역(99)에서 상기 내산화 금속 패턴(138)의 내벽과 직접 접촉될 수 있다. Accordingly, the auxiliary plug pattern 170 may be in direct contact with the inner wall of the inner metal oxide pattern 138 in the socket region (99).

도 13 내지 도 15는 본 발명의 변형된 실시예에 따른 반도체 패키지를 보여주는 단면도들이다. 13 to 15 are sectional views showing a semiconductor package according to another modification by the present invention. 구체적으로, 도 13 및 도 14는 본 발명의 변형된 실시예들에 따른 패키지 단위체들을 설명하기 위한 단면도들이고, 도 15는 이들을 구비하는 패키지를 설명하기 위한 단면도이다. Specifically, FIGS. 13 and 14 deulyigo sectional view illustrating the package unit according to a modified embodiment of the present invention, Figure 15 is a cross-sectional view of a package comprising these.

도 13을 참조하면, 제 1 변형된 실시예에 따른 패키지 단위체(301)는 상기 입출력 패드(110)에 접속하지 않으면서 상기 반도체 칩(100)을 관통하는 제 1 변형된 플러그 구조체(198a)를 구비할 수 있다. 13, the package according to the embodiment of the first modification unit 301 is a first modified plug structure (198a) passing through the semiconductor chip 100 without connection to the IO pad 110 It may be provided. 하지만, 이 실시예에 따른 패키지 단위체(301)는, 그 내부 회로와 상기 배선 기판(200)의 연결을 위해, 상기 입출력 패드(110)에 접속하는 (즉, 앞선 실시예들에서 설명된) 플러그 구조체(199)를 더 구비할 수 있다. However, the package unit 301 according to this embodiment is that for the internal circuit and the connection of the printed board 200, (i.e., as described in the foregoing embodiment) to be connected to the input-output pads 110, the plug the structure 199 may be further provided.

본 발명의 일 실시예에 따르면, 도 13에 도시된 것처럼, 상기 입출력 패드(110)의 상부에는 상기 플러그 구조체(198a)의 제조 공정에서 함께 만들어지는 더미 구조체(198b)가 형성될 수 있다. According to one embodiment of the invention, there may be formed as a dummy structure (198b) is made with the manufacturing process of said plug structure (198a), the upper portion of the input-output pads (110) shown in Fig. 하지만, 본 발명의 다른 실시예에 따르면, 상기 패키지 단위체(301)는 상기 더미 구조체(198b)를 포함하지 않을 수도 있다(도시하지 않음). However, according to another embodiment of the invention, the package unit 301 may not include the dummy structural body (198b) (not shown).

도 14를 참조하면, 제 2 변형된 실시예에 따른 패키지 단위체(302)는 상기 입출력 패드(110)에 접속하되, 상기 반도체 칩(100)을 관통하지 않는 제 2 변형된 플러그 구조체(197)를 구비할 수 있다. 14, the second the package unit 302 according to the modified embodiment is not penetrating through the said semiconductor chip 100, but connected to the input-output pads 110, the second modified plug structure (197) It may be provided. 이 실시예에 따르면, 상기 제 2 변형된 플러그 구조체(197)은 다른 패키지 단위체에 삽입되는 보조 플러그 패턴(170)을 구비하고, 그 소켓 패턴(135) 및 주 플러그 패턴(150)은 상기 입출력 패드(110)와 상기 보조 플러그 패턴(170)을 연결하도록 형성된다. According to this embodiment, the second modified plug structure 197 is provided with an auxiliary plug pattern 170 to be inserted into other package units, and that the socket pattern 135 and the main plug pattern 150 is the input-output pad It is formed so as to connect the 110 and the auxiliary plug pattern 170.

제조 방법과 관련하여, 상기 반도체 칩(100)을 관통하는 비아홀들(101)을 형성하기 위해서는, 도 1을 참조하여 설명된 공동들을 필요한 영역에 형성하는 것이 필요하다. In order to form the via hole (101), which in relation to the manufacturing method, through-the semiconductor chip 100, also it is necessary to form the area necessary for the described cavity with reference to Fig. 이런 점에서, 상기 제 2 변형된 플러그 구조체(197)를 위한 영역에 상기 공동들을 형성하지 않을 경우, 상기 제 2 변형된 플러그 구조체(197)는 용이하게 만들어질 수 있다. In this respect, the second case for the modified plug structure 197 area not forming the cavity, wherein the second modified plug structure 197 can be easily made.

도 15를 참조하면, 상기 배선 기판(200) 상에는, (도 10을 참조하여 설명된) 패키지 단위체(300) 및 (도 13 및 도 14를 참조하여 설명된) 상기 제 1 및 제 2 변형된 패키지 단위체들(301, 302)이 배치될 수 있다. Referring to Figure 15, (described with reference to FIGS. 13 and 14) formed on the printed board 200, a package unit 300, and (as described with reference to FIG. 10) of the first and second modified package are the units 301 and 302 may be disposed. 이때, 비아홀들을 구비하지 않는 상기 제 2 변형된 패키지(302)는 상기 배선 기판(200)으로부터 가장 이격된 위치에 배치되는 것이 바람직하다. At this time, the second modified package 302 does not include the via holes are preferably arranged at a position most spaced apart from the printed board 200. The

이 실시예에 따르면, 상기 플러그 구조체(199)는 해당 패키지 단위체(즉, 300)의 내부회로뿐만이 아니라 다른 패키지 단위체(즉, 301, 302)의 내부회로를 상기 배선 기판(200)에 연결시키고, 상기 제 1 변형된 플러그 구조체(198a)는 다른 패키지 단위체(즉, 302)의 내부회로를 상기 배선 기판(200)에 연결시킨다. According to this embodiment, and connected to the plug structure 199 is the package unit (i.e., 300), another package unit circuit board 200, the internal circuit (i.e., 301, 302) as well as the internal circuit, It said first modified plug structure (198a) connects the internal circuit of the other package units (i.e., 302) on the printed board 200. the 또한, 상기 제 2 변형된 플러그 구조체(197)는 해당 패키지 단위체(즉, 302)의 내부 회로를 상기 배선 기판(200)에 연결하는 경로로 사용된다. In addition, the second modified plug structure 197 is used as a path for connecting the internal circuit of the package unit (i.e., 302) on the printed board 200. The

도 16a 및 도 16b는 본 발명의 변형된 실시예에 따른 보조 플러그 패턴을 설명하기 위한 단면도들이다. Figure 16a and 16b are sectional views illustrating a secondary plug pattern according to another modification by the present invention.

도 16a를 참조하면, 이 실시예에 따른 상기 보조 플러그 패턴(170)은, 상기 패키지 단위체들의 연결의 용이함을 위해, 상기 소켓 영역(99)의 폭(w 1 )보다 좁은 폭(w 2 )을 가질 수 있다. Referring to Figure 16a, the auxiliary plug pattern 170 according to this embodiment is provided with a narrow width (w 2) than (w 1) of, for ease of connection of the package unit, the socket region (99) It may have. 이때, 상기 보조 플러그 패턴(170)이 상기 소켓 패턴(135)(보다 구체적으로는, 상기 내산화 금속 패턴(138))과 직접 접촉하도록 형성된다. At this time, the auxiliary plug pattern 170 is the pattern socket 135 (more specifically, the inner metal oxide pattern 138) is formed in direct contact with.

이를 위해, 상기 보조 플러그 패턴(170)의 돌출부의 부피는 상기 소켓 영역(99)의 부피보다 크거나 같은 것이 바람직하다. To this end, the volume of the projecting portion of the auxiliary plug pattern 170 is preferably equal to or greater than the volume of said receptacle area (99). 보다 구체적으로, 상기 보조 플러그 패턴(170)의 돌출부의 높이(h 3 )는 상기 소켓 영역(99)의 깊이(h 4 )보다 큰 것이 바람직하다. More specifically, the height (h 3) of the projecting portion of the auxiliary plug pattern 170 is preferably larger than the depth (h 4) of the socket area (99). 본 발명에 따르면, 이러한 폭 또는 부피의 차이를 극복하고 상기 보조 플러그 패턴(170)과 상기 소켓 영역(99)의 측벽의 접촉을 시키기 위해, 상기 보조 플러그 패턴(170)을 리플로우시키는 방법이 사용될 수 있다. According to the invention, to overcome this difference in width, or volume, and a method of reflow of the auxiliary plug pattern 170 used to contact the side wall of the auxiliary plug pattern 170 and the socket region (99), can.

상기 보조 플러그 패턴들(170)은 상술한 것처럼 저융점 금속들로 형성되기 때문에, 상기 패키지 단위체들의 연결 공정에서 상기 패키지 단위체들에 인가되는 열 및 압력은 상기 보조 플러그 패턴들(170)의 변형을 가져온다. Because of the auxiliary plug pattern 170 is formed of a low-melting metal as described above, heat and pressure are applied to the package unit in the connection process of the package unit is a modification of the auxiliary plug patterns 170 It brings. 이런 점에서, 상술한 부피와 관련된 요구는, 도 16b에 도시된 것처럼, 상기 보조 플러그 패턴들(170)이 용융되어 상기 내산화 금속 패턴(138)의 내벽과 직접 접촉할 수 있도록 만든다. In this regard, the requirements concerning the above-mentioned volume, as shown in Figure 16b, with the auxiliary plug pattern 170 is a melt made to directly contact with the inner wall of the inner metal oxide pattern 138. The

본 발명의 실시예에 따르면, 함몰된 소켓 영역을 정의하면서 다른 패키지 단위체의 소켓 영역에 삽입되는 플러그 구조체를 구비하는 패키지가 제공된다. According to an embodiment of the invention, as defined by the recessed socket region is provided with a package structure comprising a plug that is inserted into the socket area of ​​the other package units. 이 에 따라, 본 발명에 따른 패키지는, 돌출된 플러그 구조체들(즉, 돌기 전극들)의 연결하는 종래의 기술들에서 발견되는, 물리적 힘의 집중에 의한 돌기 전극들의 파손과 같은 문제들을 갖지 않는다. According to this, a package according to the invention, does not have problems such as breakage of the protruding electrode due to the concentration, physical force that is found in conventional technique for connection of the protruding plug structure (that is, the projection electrode) .

이에 더하여, 본 발명의 실시예에 따르면, 상기 플러그 구조체는 상기 소켓 영역에서 다른 패키지 단위체의 내산화 금속 패턴과 직접 접촉한다. In addition, according to the embodiment of the present invention, the plug structure is in direct contact with the metal oxide within the pattern of the other package units in the socket area. 이때, 상기 내산화 금속 패턴은 산화도가 낮은 물질로 형성되기 때문에, 본 발명에 따른 패키지는 자연 산화막의 형성 및 플럭스 사용의 필요성 등의 문제를 갖지 않는다. At this time, since the anti-oxidation metal pattern is formed to have a low oxide material, the package according to the invention it does not have problems such as the necessity of using a flux to form and the native oxide film. 그 결과, 본 발명에 따른 패키지는 종래의 기술들에 비해 개선된 연결 신뢰성을 갖는다. As a result, the package according to the present invention has an improved connection reliability, compared to conventional techniques.

Claims (30)

  1. 복수개의 반도체 칩들을 제작하는 단계; The method comprising making a plurality of semiconductor chips;
    상기 반도체 칩을 관통하되, 상기 반도체 칩의 일면으로부터 리세스된 소켓 영역을 가지면서 상기 반도체 칩의 다른 면으로부터 돌출되는, 플러그 구조체 형성하는 단계; The method comprising, but pass through the semiconductor chip while having a socket area recessed from the one surface of the semiconductor chip forming the plug structure protruding from the other surface of the semiconductor chip; And
    각 반도체 칩의 플러그 구조체를 다른 반도체 칩의 소켓 영역에 삽입하여, 상기 소켓 영역의 내측벽에 각 반도체 칩의 플러그 구조체를 직접 연결시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. By inserting the plug structure of the semiconductor chip in the socket area of ​​the other semiconductor chip, a method for manufacturing a semiconductor package comprising the step of directly connecting the plug structure of the semiconductor chip to the inner wall of the socket area.
  2. 제 1 항에 있어서, According to claim 1,
    상기 플러그 구조체를 형성하는 단계는 Forming the plug structure
    상기 반도체 칩의 소정영역을 식각하여 공동(cavity)을 형성하는 단계; Forming a cavity (cavity) by etching a predetermined region of the semiconductor chip;
    상기 공동의 내벽을 덮는 소켓층을 형성하는 단계; Forming a socket layer covering the inner wall of the cavity;
    상기 소켓층이 형성된 공동을 채우는 주 플러그 패턴을 형성하는 단계; Forming a main pattern plug filling the cavity above the socket layer is formed;
    상기 주 플러그 패턴의 상부에 보조 플러그 패턴을 형성하는 단계; Forming a secondary plug pattern on top of the plug main pattern;
    상기 반도체 칩 및 상기 소켓층을 차례로 연마함으로써, 상기 반도체 칩을 관통하는 소켓 패턴을 형성하는 단계; By then polishing the semiconductor chip and the socket layer, to form a socket patterns that pass through the semiconductor chip; And
    상기 반도체 칩의 연마된 표면 쪽에서 상기 소켓 패턴의 내벽을 노출시키는 상기 소켓 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package to the polished surface side of said semiconductor chip characterized in that it comprises a step of forming the socket area for exposing the inner wall of the socket pattern.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 소켓 패턴을 형성하는 단계는 상기 주 플러그 패턴의 하부면이 노출될 때까지 상기 반도체 칩 및 상기 소켓층을 차례로 연마하는 단계를 포함하고, Forming the socket pattern includes a step of polishing and then the semiconductor chip and the socket layer until the lower surface of the plug main pattern exposure,
    상기 소켓 영역을 형성하는 단계는 상기 소켓 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 노출된 주 플러그 패턴의 하부면을 소정의 깊이로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Forming said socket region is for manufacturing a semiconductor package comprising the step of etching the lower surface of the exposed main plug pattern using an etching recipe having etching selectivity with respect to the socket pattern to a predetermined depth Way.
  4. 제 2 항에 있어서, 3. The method of claim 2,
    상기 주 플러그 패턴을 형성하기 전에, 상기 소켓층이 형성된 공동의 하부 영역을 채우는 희생 패턴을 형성하는 단계를 더 포함하되, Prior to forming said main plug pattern, further comprising: forming a sacrificial pattern to fill the cavity which the lower region of the socket layer is formed,
    상기 소켓 패턴을 형성하는 단계는 상기 희생 패턴이 노출될 때까지 상기 반도체 칩 및 상기 소켓층을 연마하는 단계를 포함하고, Forming the socket pattern includes a step of polishing the semiconductor chip and the socket layer until the sacrificial pattern exposure,
    상기 소켓 영역을 형성하는 단계는 상기 노출된 희생 패턴을 선택적으로 제거하여 상기 주 플러그 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Forming said socket region is for manufacturing a semiconductor package comprising the step of exposing the plug main pattern by selectively removing the exposed sacrificial pattern.
  5. 제 2 항에 있어서, 3. The method of claim 2,
    상기 보조 플러그 패턴은 다른 반도체 칩의 소켓 패턴의 노출된 내벽에 직 접 접촉하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The auxiliary plug pattern for manufacturing a semiconductor package, characterized in that formed in contact with the contact directly to the exposed interior wall of the socket pattern of the other semiconductor chip.
  6. 제 2 항에 있어서, 3. The method of claim 2,
    상기 소켓층을 형성하는 단계는 Forming a socket layer
    상기 공동이 형성된 결과물 상에, 절연막을 형성하는 단계; Forming on the result that the joint is formed, the insulating film; And
    상기 절연막이 형성된 결과물 상에, 내산화 금속막(oxidation-preventing metal layer)을 형성하는 단계를 포함하되, Comprising the step of: on the result that the insulating film is formed, forming an oxidation metal film (metal oxidation-preventing layer),
    상기 보조 플러그 패턴은 다른 반도체 칩의 소켓 영역에서 상기 내산화 금속막과 직접 접촉하도록 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package in which the auxiliary patterns are plug from the socket region of the other semiconductor chip being formed in direct contact with the inner metal oxide film.
  7. 제 6 항에 있어서, 7. The method of claim 6,
    상기 내산화 금속막은 귀금속막(noble metal layer)을 포함하는 적어도 하나의 막으로 형성되되, Being formed by at least one film comprising the metal oxide film is within a noble metal layer (noble metal layer),
    상기 보조 플러그 패턴은 상기 귀금속막에 직접 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The auxiliary plug pattern for manufacturing a semiconductor package characterized in that the direct contact with the noble metal film.
  8. 제 6 항에 있어서, 7. The method of claim 6,
    상기 내산화 금속막을 형성하기 전에, 상기 절연막이 형성된 결과물 상에 제 1 금속막을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법. Prior to forming the metal oxide film is a method of manufacturing a semiconductor package on the result that the insulating film is formed including the step of forming the first metal film further.
  9. 제 8 항에 있어서, The method of claim 8,
    상기 제 1 금속막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 크롬(Cr), 니켈(Ni), 텅스텐 티타늄(TiW) 및 그들의 얼로이(Alloy) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The first metal film of titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), chromium (Cr), nickel (Ni), tungsten titanium (TiW) and a method for manufacturing a semiconductor package, characterized in that formed in at least one of their alloy (alloy).
  10. 제 2 항에 있어서, 3. The method of claim 2,
    상기 주 플러그 패턴을 형성하는 단계는 The step of forming the primary pattern is plug
    상기 소켓층이 형성된 결과물 상에, 상기 공동을 노출시키는 제 1 개구부를 갖는 제 1 주형 패턴을 형성하는 단계; Comprising: on the socket layer is formed, the result forming a first mold pattern having a first opening exposing the cavity; And
    상기 제 1 개구부를 주형으로 사용하여, 상기 소켓층이 형성된 공동을 채우는 상기 주 플러그 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Using the first opening as a template, a method for manufacturing a semiconductor package comprising the step of forming the plug main pattern to fill a cavity is formed in the socket layer.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 주 플러그 패턴을 형성하는 단계는 전기 도금 기술, 화학적 기상 증착 기술 및 물리적 기상 증착 기술 중의 적어도 한가지를 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. Forming said main plug pattern for manufacturing a semiconductor package comprising the step of using at least one of electroplating techniques, chemical vapor deposition techniques and physical vapor deposition techniques.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 소켓층을 형성하는 단계는 상기 주 플러그 패턴을 전기 도금 기술로 형성하는 단계에서 씨드 전극으로 사용되는 제 2 금속막을 형성하는 단계를 더 포함하되, Forming a socket layer further comprises the step of forming a second metal film used in the step of forming the pattern in the main plug electroplating techniques as seed electrode,
    상기 제 2 금속막은 구리(Cu), 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN) 및 텅스텐 티타늄(TiW) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. Said second metal in the film of copper (Cu), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), and tungsten titanium (TiW), at least the process for manufacturing a semiconductor package, characterized in that formed in one.
  13. 제 10 항에 있어서, 11. The method of claim 10,
    상기 보조 플러그 패턴을 형성하기 전에, 상기 주 플러그 패턴의 상부에 배치되는 UBM(under bump metal) 패턴을 형성하는 단계를 더 포함하되, Prior to forming said auxiliary plug pattern, further comprising the step of forming a UBM (under bump metal) pattern that is disposed over the main plug pattern,
    상기 UBM 패턴은 상기 제 1 개구부을 주형으로 이용하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The UBM pattern for manufacturing a semiconductor package, characterized in that formed using the first molds gaegubueul.
  14. 제 4 항에 있어서, 5. The method of claim 4,
    상기 주 플러그 패턴을 형성하는 단계는 The step of forming the primary pattern is plug
    상기 소켓층이 형성된 결과물 상에, 상기 공동이 형성된 영역을 노출시키는 제 1 개구부를 갖는 제 1 주형 패턴을 형성하는 단계; Comprising: on the socket layer is formed, the result forming a first pattern template having a first opening that exposes a region where the cavity is formed;
    상기 제 1 개구부를 주형으로 사용하여, 상기 소켓층이 형성된 공동을 채우는 상기 주 플러그 패턴을 형성하는 단계; The step of using the first opening as a template, to form a plug of the main pattern to fill a cavity is formed in the socket layer; And
    상기 제 1 주형 패턴을 제거하는 단계를 포함하되, Comprising the step of removing the first mold pattern,
    상기 제 1 주형 패턴의 일부는 상기 소켓층이 형성된 공동의 하부 영역을 채우는 상기 희생 패턴으로 이용되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The first part of the mold pattern for manufacturing a semiconductor package, characterized in that is used as the sacrificial pattern fills the lower region of the cavity is formed in the socket layer.
  15. 제 2 항에 있어서, 3. The method of claim 2,
    상기 보조 플러그 패턴을 형성하는 단계는 The step of forming the auxiliary pattern is plug
    상기 주 플러그 패턴이 형성된 결과물 상에, 상기 공동의 연직 상부 영역을 노출시키는 제 2 개구부를 갖는 제 2 주형 패턴을 형성하는 단계; On the result that the main plug formed pattern, forming a second mold pattern having a second opening that exposes a vertically upper region of the cavity;
    상기 제 2 개구부를 주형으로 사용하여, 상기 주 플러그 패턴의 상부에 상기 보조 플러그 패턴을 형성하는 단계; The step of using said second opening as a template, at the upper portion of the plug main pattern to form the auxiliary plug pattern; And
    상기 제 2 주형 패턴을 제거하는 단계를 포함하는 것을 특징으로 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package comprising the step of removing the second mold pattern.
  16. 제 2 항에 있어서, 3. The method of claim 2,
    상기 보조 플러그 패턴은 납땜용 합금(solder)를 포함하는 저융점 금속들 중의 한가지로 형성되는 것을 특징으로 반도체 패키지의 제조 방법. The auxiliary plug pattern for manufacturing a semiconductor package characterized in that formed in one of the low-melting metal containing brazing alloy (solder).
  17. 제 1 항에 있어서, According to claim 1,
    상기 반도체 칩은 내부 회로 및 상기 내부 회로에 접속하는 복수개의 입출 력 패드를 구비하고, The semiconductor chip is provided with a plurality of input and output pads connected to the internal circuit and the internal circuit,
    상기 플러그 구조체는 상기 입출력 패드의 상부로 연장되어 상기 입출력 패드와 연결되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The plug structure for manufacturing a semiconductor package, characterized in that extending to the upper portion of the input-output pad being connected to the input-output pads.
  18. 제 2 항에 있어서, 3. The method of claim 2,
    상기 플러그 구조체를 형성한 후, 상기 보조 플러그 패턴의 상부 영역을 노출시키면서 상기 반도체 칩의 상부에 배치되는 접착막을 형성하는 단계를 더 포함하되, After forming the plug structure, while exposing the upper region of the auxiliary plug pattern further comprising the step of forming the adhesive film is disposed over the semiconductor chip,
    상기 접착막은 멜라민 페놀(melamine-phenol), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리이미드(Polyimide), 엘라스토머(elastomer), 에폭시 및 감광성 폴리머(photosensitive polymer) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The adhesive film of melamine phenol (melamine-phenol), polybenzoxazole of;; (BCB benzocyclobutene), polyimide (Polyimide), elastomer (elastomer), an epoxy, and a photosensitive polymer (photosensitive polymer) (polybenzoxazole PBO), benzocyclobutene the process for manufacturing a semiconductor package, characterized in that formed in at least one.
  19. 반도체 칩의 소정영역을 식각하여 공동을 형성하는 단계; Forming a cavity by etching predetermined regions of the semiconductor chip;
    상기 공동의 내벽을 덮는 내산화 금속막을 형성하는 단계; Forming the metal oxide film covering an inner wall of the cavity;
    상기 내산화 금속막이 형성된 공동의 하부 영역을 채우는 희생 패턴을 형성하는 단계; Forming a sacrificial pattern to fill a cavity within the lower region of said metal oxide film is formed;
    상기 희생 패턴이 형성된 공동의 상부 영역을 채우는 주 플러그 패턴을 형성하는 단계; Forming a main pattern plug fills the upper region of the cavity the sacrificial pattern is formed;
    상기 주 플러그 패턴의 상부면에 보조 플러그 패턴을 형성하는 단계; Forming a secondary plug pattern on the top surface of the plug main pattern;
    상기 희생 패턴의 하부면이 노출될 때까지 상기 반도체 칩 및 상기 내산화 금속막을 연마함으로써, 상기 반도체 칩을 관통하는 내산화 금속 패턴을 형성하는 단계; By polishing until a bottom surface of the sacrificial film pattern exposing the semiconductor chip and the metal within the oxide, forming a metal oxide pattern in that pass through the semiconductor chip;
    상기 노출된 희생 패턴을 제거하여, 상기 내산화 금속 패턴의 내벽을 노출시키는 소켓 영역을 형성하는 단계; The step of removing the exposed sacrificial pattern, forming a socket region for exposing the inner wall of the inner metal oxide pattern; And
    상기 보조 플러그 패턴이 상기 내산화 금속 패턴에 직접 접촉하도록, 각 반도체 칩의 보조 플러그 패턴을 다른 반도체 칩의 소켓 영역에 삽입하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The process for manufacturing a semiconductor package comprising the step of inserting the auxiliary pattern so as to plug directly in contact with the metal oxide within the pattern, the auxiliary plug pattern of the semiconductor chip in the socket area of ​​the other semiconductor chip.
  20. 제 19 항에 있어서, 20. The method of claim 19,
    상기 내산화 금속막은 귀금속막(noble metal layer)을 포함하는 적어도 하나의 막으로 형성되되, Being formed by at least one film comprising the metal oxide film is within a noble metal layer (noble metal layer),
    상기 보조 플러그 패턴은 상기 귀금속막에 직접 접촉하는 것을 특징으로 하는 반도체 패키지의 제조 방법. The auxiliary plug pattern for manufacturing a semiconductor package characterized in that the direct contact with the noble metal film.
  21. 제 19 항에 있어서, 20. The method of claim 19,
    상기 내산화 금속막을 형성하기 전에, 상기 공동의 내벽을 덮는 절연막 및 제 1 금속막을 형성하는 단계를 더 포함하되, Prior to forming the metal within the oxide film, further comprising forming an insulating film covering the inner wall of the cavity and the first metal film,
    상기 제 1 금속막은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 크롬(Cr), 니켈(Ni), 텅스텐 티타늄(TiW) 및 그들의 얼로이(Alloy) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. The first metal film of titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), chromium (Cr), nickel (Ni), tungsten titanium (TiW) and a method for manufacturing a semiconductor package, characterized in that formed in at least one of their alloy (alloy).
  22. 제 19 항에 있어서, 20. The method of claim 19,
    상기 희생 패턴을 형성하기 전에, 상기 내산화 금속막이 형성된 공동의 내벽을 덮는 제 2 금속막을 형성하는 단계를 더 포함하되, Prior to forming said sacrificial pattern, further comprising the step of forming the second metal film covering the inner wall of the cavity within the metal oxide film is formed,
    상기 제 2 금속막은 구리(Cu), 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN) 및 텅스텐 티타늄(TiW) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법. Said second metal in the film of copper (Cu), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), and tungsten titanium (TiW), at least the process for manufacturing a semiconductor package, characterized in that formed in one.
  23. 연결 단자를 구비하는 배선 기판; A wiring board having a connection terminal;
    상기 배선 기판 상에 차례로 적층된 복수개의 반도체 칩들; A plurality of semiconductor chips in turn laminated on said wiring board; And
    상기 반도체 칩을 관통하는 비아홀의 소정영역을 채우되, 상기 비아홀의 하부영역에 소켓 영역을 가지면서 상기 비아홀의 상부영역에 배치되는 주 플러그 패턴, 상기 반도체 칩과 상기 주 플러그 패턴 사이에 개재되어 상기 비아홀의 내벽을 덮는 소켓 패턴 및 상기 주 플러그 패턴의 상부에 배치되는 보조 플러그 패턴을 포함하는 플러그 구조체를 구비하되, Said semiconductor chip being filled to a predetermined area of ​​the via holes passing through, is interposed between the while having a socket region to the lower region of the via hole main plug pattern, said semiconductor chip and the mains plug pattern which is arranged at the upper area of ​​the via hole the but provided with a socket covering the inner wall of the via hole pattern, and plug structure including the auxiliary pattern disposed in an upper plug of the plug main pattern,
    상기 반도체 칩은, 상기 소켓 영역에서 상기 보조 플러그 패턴과 상기 소켓 패턴의 내측벽의 직접적인 접촉을 통해, 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지. The semiconductor chip, a semiconductor package, characterized in that in the socket area by direct contact to the inner wall of the auxiliary pattern and the plug socket pattern, electrically connected to each other.
  24. 제 23 항에 있어서, 24. The method of claim 23,
    상기 소켓 패턴은 The socket pattern
    상기 비아홀을 관통하는 내산화 금속 패턴; Oxidation metal pattern extending through the via hole; And
    상기 내산화 금속 패턴과 상기 반도체 칩 사이에 개재된 절연 패턴을 구비하되, Including at the insulating pattern interposed between the inner metal oxide pattern and the semiconductor chip,
    상기 보조 플러그 패턴은 상기 소켓 영역에서 상기 내산화 금속 패턴과 직접 접촉하는 것을 특징으로 하는 반도체 패키지. The auxiliary plug pattern is a semiconductor package characterized in that the direct contact with the metal oxide within the pattern area in the socket.
  25. 제 24 항에 있어서, 25. The method of claim 24,
    상기 내산화 금속 패턴은 귀금속막(noble metal layer)을 포함하는 적어도 하나의 막으로 형성되되, The anti-oxidation metal pattern being formed by at least one film comprising a noble metal layer (noble metal layer),
    상기 보조 플러그 패턴은 상기 귀금속막에 직접 접촉하는 것을 특징으로 하는 반도체 패키지. The auxiliary plug pattern is a semiconductor package characterized in that the direct contact with the noble metal film.
  26. 제 24 항에 있어서, 25. The method of claim 24,
    상기 내산화 금속 패턴과 상기 절연 패턴 사이에 배치되는 제 1 금속 패턴을 더 구비하되, Further comprising a first metal pattern is disposed between the inner metal oxide pattern and the isolated pattern,
    상기 제 1 금속 패턴은 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN), 크롬(Cr), 니켈(Ni), 텅스텐 티타늄(TiW) 및 그들의 얼로이(Alloy) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지. The first metal pattern is titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), chromium (Cr), nickel (Ni), tungsten titanium (TiW) and their alloy (alloy) a semiconductor package, characterized in that formed in at least one of.
  27. 제 24 항에 있어서, 25. The method of claim 24,
    상기 내산화 금속 패턴과 상기 주 플러그 패턴 사이에 국소적으로 배치되어, 상기 소켓 영역에서 상기 내산화 금속 패턴을 노출시키는 제 2 금속 패턴을 더 구비하되, Are arranged in a localized between the inner metal oxide pattern and the main pattern plug, further comprising a second metal pattern exposing the metal oxide within the pattern area in the socket,
    상기 제 2 금속 패턴은 구리(Cu), 티타늄(Ti), 티타늄 질화막(TiN), 탄탈륨(Ta), 탄탈륨 질화막(TaN), 텅스텐(W), 텅스텐 질화막(WN) 및 텅스텐 티타늄(TiW) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지. Of the second metal pattern is copper (Cu), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), tungsten (W), tungsten nitride (WN), and tungsten titanium (TiW) a semiconductor package, characterized in that formed in at least one.
  28. 제 23 항에 있어서, 24. The method of claim 23,
    상기 보조 플러그 패턴은 납땜용 합금(solder)를 포함하는 저융점 금속들 중의 한가지로 형성되는 것을 특징으로 반도체 패키지. Said auxiliary pattern is a semiconductor package characterized in that the plug is formed in one of the low-melting metal containing alloy (solder) for soldering.
  29. 제 23 항에 있어서, 24. The method of claim 23,
    상기 반도체 칩들 및 상기 배선 기판 사이에 배치되어, 이들을 물리적으로 고정시키는 접착막을 더 포함하되, Is disposed between the semiconductor chips and the wiring board, further comprising bonding a film to secure them physically,
    상기 접착막은 멜라민 페놀(melamine-phenol), 폴리벤즈옥사졸(polybenzoxazole; PBO), 벤조사이클로부텐(benzocyclobutene; BCB), 폴리이미드(Polyimide), 엘라스토머(elastomer), 에폭시 및 감광성 폴리머(photosensitive polymer) 중의 적어도 한가지로 형성되는 것을 특징으로 하는 반도체 패키지. The adhesive film of melamine phenol (melamine-phenol), polybenzoxazole of;; (BCB benzocyclobutene), polyimide (Polyimide), elastomer (elastomer), an epoxy, and a photosensitive polymer (photosensitive polymer) (polybenzoxazole PBO), benzocyclobutene a semiconductor package, characterized in that formed in at least one.
  30. 제 23 항에 있어서, 24. The method of claim 23,
    상기 반도체 칩은 내부 회로 및 상기 내부 회로에 접속하는 복수개의 입출력 패드를 구비하고, The semiconductor chip is provided with a plurality of input and output pads connected to the internal circuit and the internal circuit,
    상기 플러그 구조체는 상기 비아홀로부터 상기 입출력 패드의 상부로 연장되어, 상기 입출력 패드에 연결되는 것을 특징으로 하는 반도체 패키지. The plug structure extending from the via hole to the upper portion of the input-output pad, the semiconductor package characterized in that coupled to the input and output pads.
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