KR100763758B1 - Method of manufacturing the alignment key assembly - Google Patents

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Abstract

A method of manufacturing an alignment key assembly is provided to reduce an interlayer dielectric of an align key from released due to reduced adhesive force of the alignment key to be attached to the interlayer dielectric. A dummy contact hole is formed on a first interlayer dielectric(207) of a periphery region enclosing a device region. An alignment key(210a) for forming a metal line is formed at a predetermined position of the device region in the dummy contact hole. An oxide layer(220) is formed to cover the dummy contact hole comprising the first interlayer dielectric and the alignment key, and then is removed to expose an upper surface of the first interlayer dielectric. A second interlayer dielectric(307) is formed on the first interlayer dielectric and the oxide layer.

Description

정렬 키 어셈블리의 제조 방법{METHOD OF MANUFACTURING THE ALIGNMENT KEY ASSEMBLY}METHODS OF MANUFACTURING THE ALIGNMENT KEY ASSEMBLY}

도 1은 종래 이미지 센서 소자에 사용되는 정렬 키들을 도시한 평면도이다.1 is a plan view showing alignment keys used in a conventional image sensor element.

도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.

도 3은 도 2의 제 1층간 절연막 상에 제 2층간 절연막이 도포된 상태를 나타낸 단면도이다.3 is a cross-sectional view illustrating a state in which a second interlayer insulating film is coated on the first interlayer insulating film of FIG. 2.

도 4는 종래 정렬 키에 의하여 층간 절연막이 박리된 것을 도시한 SEM 사진이다.4 is a SEM photograph showing that the interlayer insulating film is peeled off by a conventional alignment key.

도 5는 본 발명의 일실시예에 의한 정렬 키 어셈블리 및 이미지 센서 소자를 도시한 평면도이다.5 is a plan view illustrating an alignment key assembly and an image sensor device according to an exemplary embodiment of the present invention.

도 6 내지 도 11들은 본 발명의 일실시예에 의한 정렬 키 어셈블리의 제조 방법을 도시한 단면도들이다.6 to 11 are cross-sectional views illustrating a method of manufacturing an alignment key assembly according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100: 이미지 센서 소자 207: 제 1층간 절연막100: image sensor element 207: first interlayer insulating film

210a: 정렬 키 220: 산화막210a: alignment key 220: oxide film

307: 제 2층간 절연막307: second interlayer insulating film

본 발명은 정렬 키 제조 방법에 관한 것으로, 더욱 상세하게는 정렬 키로 인한 층간 절연막의 박리를 방지한 정렬 키 어셈블리의 제조 방법을 제공함에 관한 것이다.The present invention relates to a method of manufacturing an alignment key, and more particularly, to a method of manufacturing an alignment key assembly which prevents peeling of an interlayer insulating film due to the alignment key.

최근 들어, 반도체 소자의 기술 개발에 따라서, 단 시간 내 방대한 데이터를 처리하는 반도체 소자, 방대한 데이터를 저장하는 반도체 소자 및 외부 광량에 대응하는 전하를 발생하여 영상을 발생하는 이미지 센서 소자 등이 개발된 바 있다.Recently, according to the technology development of semiconductor devices, semiconductor devices for processing massive data in a short time, semiconductor devices for storing massive data, and image sensor devices for generating an image by generating charge corresponding to external light amount have been developed. There is a bar.

이들 반도체 소자를 제조하기 위해서는 실리콘 기판 또는 유리 기판 등에 박막을 형성하는 증착 공정, 박막 중 원하는 부분에 포토레지스트 패턴을 형성하는 포토 공정, 포토레지스트 패턴을 식각 마스크로 이용하여 박막을 패터닝하는 공정등을 포함한다.In order to manufacture these semiconductor devices, a deposition process for forming a thin film on a silicon substrate or a glass substrate, a photo process for forming a photoresist pattern on a desired portion of the thin film, a process for patterning a thin film using the photoresist pattern as an etching mask, and the like Include.

이와 같은 일련의 박막 공정들은 전기적 회로를 형성하기 위해 반복적으로 수행되는데, 이때, 선행 박막 패턴 및 후속 박막 패턴은 상호 정밀하게 정렬되어야 양품 반도체 소자를 제조할 수 있다. 만일, 선행 박막 패턴 및 후속 박막 패턴이 정밀하게 정렬되지 못할 경우, 반도체 소자는 정상적으로 작동하지 못하게 된다.Such a series of thin film processes are repeatedly performed to form an electrical circuit, where the preceding thin film pattern and the subsequent thin film pattern must be precisely aligned with each other to manufacture a good semiconductor device. If the preceding thin film pattern and the subsequent thin film pattern are not precisely aligned, the semiconductor device may not operate normally.

선행 박막 패턴 및 후속 박막 패턴을 정밀하게 정렬하기 위해서, 일반적으로 정렬 키(alignment key)들이 사용된다.In order to precisely align the preceding thin film pattern and the subsequent thin film pattern, alignment keys are generally used.

도 1은 종래의 정렬 키 어셈블리 및 이미지 센서 소자를 도시한 평면도이고, 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이고, 도 3은 도 2의 제 1층간 절연막 상에 제 2층간 절연막이 도포된 상태를 나타낸 단면도이다. 도 4는 정렬 키에 의하여 층간 절연막이 박리된 것을 도시한 SEM 사진이다.1 is a plan view illustrating a conventional alignment key assembly and an image sensor device, FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1, and FIG. 3 is a second interlayer insulating film on the first interlayer insulating film of FIG. 2. It is sectional drawing which showed the coated state. 4 is a SEM photograph showing that the interlayer insulating film is peeled off by the alignment key.

도 1을 참조하면, 종래 정렬 키(10)들은 X 축상에 한 쌍이 상호 마주보도록 배치되고, Y 축상에 한 쌍이 상호 마주보도록 배치된다. 이로 인해, 종래 정렬 키(2)들은 4개로 이루어진다.Referring to FIG. 1, the conventional alignment keys 10 are arranged such that a pair face each other on the X axis, and a pair face each other on the Y axis. For this reason, the conventional sort keys 2 consist of four pieces.

도 2를 참조하면, 소자 영역(A) 및 소자 영역(A)의 주변인 주변 영역(B) 중 소자 영역(A)에는 게이트 구조물(G)이 형성된다. 소자 영역(A)에 게이트 구조물(G)이 형성된 후, 소자 영역(A) 및 주변 영역(B)에는 각각 제 1층간 절연막(6)이 형성된다. 제 1층간 절연막(6)은 HDP-USG막일 수 있다.Referring to FIG. 2, a gate structure G is formed in the device region A among the device region A and the peripheral region B that is around the device region A. FIG. After the gate structure G is formed in the device region A, a first interlayer insulating film 6 is formed in the device region A and the peripheral region B, respectively. The first interlayer insulating film 6 may be an HDP-USG film.

소자 영역(A) 및 주변 영역(B)에 제 1층간 절연막(6)이 형성된 후, 제 1층간 절연막(6) 중 소자 영역(A)에는 게이트 구조물(G)의 양측에 배치된 소오스 및 드레인을 노출하는 콘택홀(7)이 형성되고, 제 1층간 절연막(6) 중 주변 영역(B)에는 정렬 키(2)를 형성하기 위한 더미 콘택홀(8)이 형성된다.After the first interlayer insulating film 6 is formed in the device region A and the peripheral region B, the source and drain disposed on both sides of the gate structure G in the device region A of the first interlayer insulating film 6. Is formed, and a dummy contact hole 8 for forming the alignment key 2 is formed in the peripheral region B of the first interlayer insulating film 6.

이어서, 소자 영역(A) 및 주변 영역(B)에 대응하는 제 1층간 절연막(6)상에는 금속막이 증착되는데, 금속막은 텅스텐을 포함할 수 있다. 금속막의 일부는 콘택홀(7) 및 더미 콘택홀(8) 내에 형성된다.Subsequently, a metal film is deposited on the first interlayer insulating film 6 corresponding to the device region A and the peripheral region B. The metal film may include tungsten. A portion of the metal film is formed in the contact hole 7 and the dummy contact hole 8.

소자 영역(A) 및 주변 영역(B)에 대응하는 제 1층간 절연막(6) 상에 형성된 금속막상에는 포토레지스트 필름이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어 소자 영역(A) 및 주변 영역(B)에는 포토레지스트 패턴(미도시)이 형성된다.A photoresist film is formed on the metal film formed on the first interlayer insulating film 6 corresponding to the device region A and the peripheral region B, and the photoresist film is formed by a photo process including an exposure process and a developing process. Patterned to form a photoresist pattern (not shown) in the device region (A) and the peripheral region (B).

이어서, 포토레지스트 패턴을 식각 마스크로 이용하여 금속막이 패터닝되어 소자 영역(A)의 제 1층간 절연막(6)의 콘택홀(7) 내에는 텅스텐 전극(9)이 형성되고, 주변 영역(B)의 제 1층간 절연막(6)의 더미 콘택홀(8) 내에는 정렬 키(2)가 형성된다.Subsequently, a metal film is patterned using the photoresist pattern as an etching mask to form a tungsten electrode 9 in the contact hole 7 of the first interlayer insulating film 6 of the device region A, and the peripheral region B An alignment key 2 is formed in the dummy contact hole 8 of the first interlayer insulating film 6.

이후, 도 3을 참조하면, 소자 영역(A) 및 주변 영역(B)에는 형성된 제 1층간 절연막(6)의 상부면에 제 2층간 절연막(16)이 형성된다. 제 2층간 절연막(16)은 소자 영역(A) 중 제 1층간 절연막에 형성된 전극 및 제 2층간 절연막에 형성될 전극들을 절연한다. 이러한 제 2층간 절연막은 제 1층간 절연막과 동일한 HDP-USG막일 수 있다. 도 3에는 2개의 층간 절연막만을 도시하였지만 층간 절연막은 3층 이상일 수 있고, 주변 영역에 형성된 각 층간 절연막에는 도 2에 도시된 정렬 키(2)들이 형성된다.3, a second interlayer insulating layer 16 is formed on the upper surface of the first interlayer insulating layer 6 formed in the device region A and the peripheral region B. Referring to FIG. The second interlayer insulating film 16 insulates the electrodes formed on the first interlayer insulating film and the electrodes to be formed on the second interlayer insulating film of the element region A. FIG. The second interlayer insulating film may be the same HDP-USG film as the first interlayer insulating film. Although only two interlayer insulating films are shown in FIG. 3, the interlayer insulating film may be three or more layers, and alignment keys 2 shown in FIG. 2 are formed in each interlayer insulating film formed in the peripheral region.

그러나, HDP-USG물질로 이루어진 제 2층간 절연막(16)은 정렬 키(2)를 형성하는 텅스텐과의 부착력이 매우 약하기 때문에 제 2층간 절연막(16) 및 텅스텐을 포함하는 전극이 고온의 열에 노출될 경우 제 2층간 절연막(16) 중 텅스텐을 포함하는 정렬 키(2) 주변이 도 3 및 4에 도시된 바와 같이 박리되는 문제점을 갖는다. 박리된 제 2층간 절연(16)막은 파티클로 작용되고, 특히 반도체 소자가 이미지 센서 소자일 경우, 광에 의하여 전자를 발생하는 포토 다이오드 부분에 박리된 층간 절연막 파티클이 배치되어 포토 다이오드의 성능을 크게 감소 시키는 문제점을 발생시킨다.However, since the adhesion between the second interlayer insulating film 16 made of the HDP-USG material and the tungsten forming the alignment key 2 is very weak, the second interlayer insulating film 16 and the electrode including tungsten are exposed to high temperature heat. In this case, the periphery of the alignment key 2 including tungsten in the second interlayer insulating layer 16 may be peeled off as shown in FIGS. 3 and 4. The exfoliated second interlayer insulating film 16 acts as a particle, and in particular, when the semiconductor device is an image sensor device, the interlayer insulating film particles exfoliated are disposed on a portion of the photodiode that generates electrons by light, thereby greatly improving the performance of the photodiode. It causes the problem of reducing.

본 발명의 하나의 목적은 정렬 키에 대하여 부착력이 낮은 물질로 층간 절연막을 형성하더라도 정렬 키로 인해 층간 절연막이 박리되는 현상을 방지한 정렬 키 어셈블리의 제조 방법을 제공함에 있다.One object of the present invention is to provide a method of manufacturing an alignment key assembly which prevents the interlayer insulating film from peeling off due to the alignment key even when the interlayer insulating film is formed of a material having low adhesion to the alignment key.

이와 같은 본 발명의 하나의 목적을 구현하기 위한 정렬 키 어셈블리의 제조 방법은 반도체 소자가 형성되는 소자 영역을 감싸는 주변 영역의 제 1층간 절연막에 더미 콘택홀을 형성하는 단계; 상기 더미 콘택홀 내에 상기 소자 영역의 지정된 위치에 금속 배선을 형성하기 위한 정렬 키를 형성하는 단계; 상기 제 1층간 절연막 및 상기 정렬 키를 포함하는 더미 콘택홀을 덮는 산화막을 형성하는 단계; 상기 제 1층간 절연막의 상부면이 노출되도록 상기 산화막을 제거하는 단계; 및 상기 제 1층간 절연막 및 상기 산화막의 상부면에 상기 소자 영역에 형성된 전극 및 상기 금속 배선들을 절연하기 위한 제 2층간 절연막을 형성하는 단계를 포함한다.According to one or more exemplary embodiments, a method of manufacturing an alignment key assembly includes: forming a dummy contact hole in a first interlayer insulating film in a peripheral region surrounding a device region in which a semiconductor device is formed; Forming an alignment key in the dummy contact hole to form a metal wiring at a designated position of the device region; Forming an oxide film covering the dummy contact hole including the first interlayer insulating film and the alignment key; Removing the oxide film so that an upper surface of the first interlayer insulating film is exposed; And forming a second interlayer insulating film on the upper surface of the first interlayer insulating film and the oxide film to insulate the electrodes formed in the device region and the metal wires.

이하, 본 발명의 일실시예에 의한 정렬 키 어셀블리의 제조 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing the alignment key assembly according to an embodiment of the present invention will be described with reference to the accompanying drawings.

정렬 키 어셈블리의 제조 방법Method of manufacturing the alignment key assembly

도 5는 본 발명의 일실시예에 의한 정렬 키 어셈블리 및 이미지 센서 소자를 도시한 평면도이다.5 is a plan view illustrating an alignment key assembly and an image sensor device according to an exemplary embodiment of the present invention.

정렬 키 어셈블리의 제조 방법에 대해 설명하기 전에 먼저 정렬 키가 형성되는 위치 및 이미지 센서의 구조에 대해 개략적으로 설명하기로 한다.Before describing the manufacturing method of the alignment key assembly, the position of the alignment key is formed and the structure of the image sensor will be briefly described.

도 5를 참조하면, 실리콘 기판은 반도체 소자, 예를 들어 이미지 센서 소자(100)들이 복수개 형성되는 소자 영역(Device Region;DR) 및 이미지 센서 소자(100)가 형성된 소자 영역(device region, DR)을 감싸는 주변 영역(peripheral region, PR)으로 구분된다. 주변 영역(PR)은, 예를 들어, 소자 영역(DR)에 형성된 반도체 소자를 개별화하기 위한 스크라이브 라인(도시 안됨) 및 정렬 키(210a)를 포함한다.Referring to FIG. 5, a silicon substrate may include a semiconductor device, for example, a device region DR in which a plurality of image sensor devices 100 are formed, and a device region DR in which the image sensor device 100 is formed. It is divided into a peripheral region (PR) surrounding the. The peripheral area PR includes, for example, a scribe line (not shown) and an alignment key 210a for individualizing the semiconductor device formed in the device area DR.

도 5에는 소자 영역(DR)에 형성되는 복수개의 이미지 센서 소자(100)들 중 하나가 예시적으로 도시되어 있다. 소자 영역(DR)에 형성된 이미지 센서 소자(100)는 1개의 포토 다이오드(Photo Diode, PD), 3개의 nMOS 트랜지스터(T1, T2, T3), 예를 들어 리셋 트랜지스터(Rx), 구동 트랜지스터(Dx) 및 선택 트랜지스터(Sx)를 포함한다. 포토 다이오드(Photo Diode, PD), 리셋 트랜지스터(Rx), 구동 트랜지스터(Dx) 및 선택 트랜지스터(Sx)는 배선에 의해 전기적으로 연결된다.5 illustrates one of the plurality of image sensor devices 100 formed in the device region DR. The image sensor device 100 formed in the device region DR includes one photo diode PD and three nMOS transistors T1, T2, and T3, for example, a reset transistor Rx and a driving transistor Dx. ) And a selection transistor Sx. The photo diode PD, the reset transistor Rx, the driving transistor Dx, and the selection transistor Sx are electrically connected by wiring.

정렬 키(210a)는 가로 방향으로 한 쌍이 상호 마주보도록 배치되고, 세로 방향으로 한 쌍이 상호 마주보도록 배치된다. 이로 인해, 정렬 키(210a)들은 4개로 이루어지며 평면상에서 보았을 때, 도 5에 도시된 바와 같이 사각형 형상을 갖는다.The alignment keys 210a are arranged such that the pairs face each other in the horizontal direction, and the pairs face each other in the vertical direction. For this reason, the alignment keys 210a are formed in four and have a rectangular shape as shown in FIG. 5 when viewed in plan view.

이와 같은 구성을 갖는 정렬 키의 제조 방법을 도 6 내지 도 11을 참조하여 설명하면 다음과 같다. A method of manufacturing an alignment key having such a configuration will be described below with reference to FIGS. 6 to 11.

도 6 내지 도 11들은 본 발명의 일실시예에 의한 정렬 키 어셈블리의 제조 방법을 도시한 단면도들이다. 도 6 내지 도 11은 정렬 키가 형성되는 주변 영역만 을 도시한 도면으로, 이하 주변 영역을 중심으로 정렬 키 어셀블리의 제조 방법에 대해 설명하기로 한다.6 to 11 are cross-sectional views illustrating a method of manufacturing an alignment key assembly according to an embodiment of the present invention. 6 to 11 are views illustrating only the peripheral region where the alignment key is formed, and a method of manufacturing the alignment key assembly is described below with reference to the peripheral region.

도 6을 참조하면, 실리콘 기판(205) 중 스크라이브 라인에 대응하는 주변영역(PR)에는 전면적에 걸쳐 제 1층간 절연막(207)이 형성되고, 제 1층간 절연막(207)에는 포토레지스트 패턴(미도시)이 형성된다. 이후, 포토레지스트 패턴을 식각 마스크로 이용하여 제 1층간 절연막(207)에는 더미 콘택홀(209)이 형성된다.Referring to FIG. 6, a first interlayer insulating film 207 is formed over the entire area of the silicon substrate 205 corresponding to the scribe line, and a photoresist pattern (not shown) is formed on the first interlayer insulating film 207. O) is formed. Thereafter, a dummy contact hole 209 is formed in the first interlayer insulating layer 207 using the photoresist pattern as an etching mask.

한편, 주변 영역(PR)에 제 1층간 절연막(207)이 형성될 때 소자 영역(DR)에소 제 1층간 절연막이 함께 형성되어 소자 영역(DR)의 리셋 트랜지스터(Rx), 구동 트랜지스터(Dx) 및 선택 트랜지스터(Sx)이 제 1층간 절연막(207)에 의하여 절연된다.On the other hand, when the first interlayer insulating film 207 is formed in the peripheral region PR, the first interlayer insulating film is formed together in the device region DR, so that the reset transistor Rx and the driving transistor Dx of the device region DR are formed. And the select transistor Sx is insulated by the first interlayer insulating film 207.

그리고, 주변 영역(PR)에 대응하는 제 1층간 절연막(207)에 더미 컨택홀(209)이 형성될 때, 소자 영역(DR)에 대응하는 제 1층간 절연막에는 리셋 트랜지스터(Rx)의 소오스 및 드레인, 구동 트랜지스터(Dx)의 소오스 및 드레인, 선택 트랜지스터(Sx)의 소오스 및 드레인을 노출하는 콘택홀(미도시)이 형성된다. 본 실시예에서, 제 1층간 절연막(207)은, 예를 들어, 텅스텐에 대하여 부착력이 약한 HDP-USG 막을 포함할 수 있다.When the dummy contact hole 209 is formed in the first interlayer insulating layer 207 corresponding to the peripheral region PR, the source of the reset transistor Rx is formed in the first interlayer insulating layer corresponding to the device region DR. Contact holes (not shown) are formed to expose the drain, the source and the drain of the driving transistor Dx, and the source and the drain of the selection transistor Sx. In the present embodiment, the first interlayer insulating film 207 may include, for example, an HDP-USG film having a weak adhesion to tungsten.

도 7을 참조하면, 제 1층간 절연막(207)에 더미 콘택홀(209)이 형성되면, 주변영역(PR) 및 소자 영역(DR)에 대응하는 제 1층간 절연막(207)상에 금속막(210)이 증착되는데, 콘택홀 및 더미 콘택홀(209)이 형성된 부분에서는 금속막(210)이 더미 콘택홀(209) 및 콘택홀의 측벽 및 바닥면을 덮도록 증착된다. 본 실시예에서 금속 막(210)은 텅스텐을 포함할 수 있다.Referring to FIG. 7, when the dummy contact hole 209 is formed in the first interlayer insulating layer 207, a metal film (eg, on the first interlayer insulating layer 207 corresponding to the peripheral region PR and the element region DR) may be formed. 210 is deposited. In the portion where the contact hole and the dummy contact hole 209 are formed, the metal film 210 is deposited to cover the sidewalls and the bottom surface of the dummy contact hole 209 and the contact hole. In this embodiment, the metal film 210 may include tungsten.

텅스텐을 포함하는 금속막(210)상에는 포토레지스트 필름(미도시)이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어 소자 영역(DR) 및 주변 영역(PR)에는 포토레지스트 패턴(미도시)이 형성된다.A photoresist film (not shown) is formed on the metal film 210 including tungsten, and the photoresist film is patterned by a photo process including an exposure process and a developing process to form the device region DR and the peripheral region PR. A photoresist pattern (not shown) is formed thereon.

도 8을 참조하면, 포토레지스트 패턴을 식각 마스크로 이용하여 금속막(210)이 패터닝되어 소자 영역(DR)의 콘택홀 내에는 텅스텐 전극이 형성되고, 주변 영역(PR)의 더미 콘택홀(209)의 측벽에는 라운드 형상의 정렬 키(210a)가 형성된다.Referring to FIG. 8, the metal layer 210 is patterned using the photoresist pattern as an etching mask to form a tungsten electrode in the contact hole of the device region DR, and the dummy contact hole 209 of the peripheral region PR. In the side wall of the) is formed a round alignment key 210a.

도 9를 참조하면, 제 1층간 절연막(207)에 형성된 더미 콘택홀(209)에 정렬 키(210a)가 형성된 후, 유동성 산화물질을 제 1층간 절연막(207) 상에 분사한 후 실리콘 기판(205)을 고속으로 회전시키는 스핀 코팅 공정을 진행한다. 그러면, 유동성 산화물질이 원심력에 균일하게 퍼지면서 측벽에 정렬 키가 형성된 더미 콘택홀(209)을 채우고, 제 1층간 절연막을 덮는 유동성 산화막이 형성된다. 이때, 제 1층간 절연막(207) 상에 도포된 유동성 산화막의 상부면 높이 및 더미 콘택홀(209)을 채운 유동성 산화막의 상부면 높이는 거의 동일하다.Referring to FIG. 9, after the alignment key 210a is formed in the dummy contact hole 209 formed in the first interlayer insulating layer 207, the fluidized oxide material is sprayed onto the first interlayer insulating layer 207 and then the silicon substrate ( A spin coating process is performed to rotate 205 at high speed. Then, the flowable oxide material is uniformly spread by the centrifugal force, filling the dummy contact hole 209 having the alignment key formed on the sidewall, and forming a flowable oxide film covering the first interlayer insulating film. At this time, the height of the upper surface of the flowable oxide film applied on the first interlayer insulating film 207 and the height of the upper surface of the flowable oxide film filled with the dummy contact hole 209 are almost the same.

이후, 제 1층간 절연막(207) 상에 도포되고 더미 콘택홀(209)을 채운 유동성 산화막을 경화시켜 산화막(220)을 형성한다.Subsequently, the oxide film 220 is formed by curing the flowable oxide film coated on the first interlayer insulating film 207 and filling the dummy contact hole 209.

도 10을 참조하면, 제 1층간 절연막(207) 상에 도포되고 더미 콘택홀(209)을 채운 산화막(220)을 형성하고, 기계적 화학적 연마 공정을 진행하여 제 1층간 절연막(207)의 상부면에 노출될 때까지 산화막(220)을 제거한다. 그러면, 더미 콘택 홀(209)의 내부를 채운 산화막(220)에 의해 더미 콘택홀(209) 부분도 제 1층간 절연막(207)의 상부면 높이와 동일한 높이가 되며, 더미 콘택홀(209)의 측벽에 형성된 정렬 키(210a)는 산화막(220)에 의해 덮여진다.Referring to FIG. 10, an oxide film 220 is formed on the first interlayer insulating film 207 and fills the dummy contact hole 209, and a mechanical chemical polishing process is performed to form an upper surface of the first interlayer insulating film 207. The oxide film 220 is removed until it is exposed to. Then, the portion of the dummy contact hole 209 also becomes the same height as the top surface of the first interlayer insulating layer 207 by the oxide film 220 filling the inside of the dummy contact hole 209. The alignment key 210a formed on the sidewall is covered by the oxide film 220.

도 11을 참조하면, 제 1층간 절연막(207)의 상부면에 제 2층간 절연막(307)이 형성된다. 제 1층간 절연막(207)의 상부면에 형성되는 제 2층간 절연막(307)은 소자 영역(DR)에서 제 1층간 절연막(207)에 형성된 전극 및 배선과 제 2층간 절연막(307)에 형성될 전극 및 배선들을 절연한다. 이러한 제 2층간 절연막(307)은 제 1층간 절연막(207)과 동일한 HDP-USG막일 수 있다.Referring to FIG. 11, a second interlayer insulating layer 307 is formed on an upper surface of the first interlayer insulating layer 207. The second interlayer insulating film 307 formed on the upper surface of the first interlayer insulating film 207 is formed on the electrodes and wires formed in the first interlayer insulating film 207 and the second interlayer insulating film 307 in the device region DR. Insulate the electrodes and wires. The second interlayer insulating film 307 may be the same HDP-USG film as the first interlayer insulating film 207.

그러나, 종래와 다르게 본 발명에서는 더미 컨택홀(209)의 내부를 산화막(220)이 채워 제 1층간 절연막(207)의 상부면과 동일한 높이를 이루고, 제 2층간 절연막(307)과 부착력이 약하며 더미 콘택홀(209)의 측벽에 형성된 정렬 키(210a)도 산화막(220)에 의해 덮여 있기 때문에 도 11에 도시된 바와 같이 제 2층간 절연막(307)이 텅스텐으로 형성된 정렬 키(210a)와 직접적으로 접촉되지 않는다. However, unlike the related art, in the present invention, the inside of the dummy contact hole 209 is filled with the oxide film 220 to have the same height as the upper surface of the first interlayer insulating film 207, and the adhesion force between the second interlayer insulating film 307 is weak. Since the alignment key 210a formed on the sidewall of the dummy contact hole 209 is also covered by the oxide film 220, as shown in FIG. 11, the second interlayer insulating film 307 is directly connected to the alignment key 210a formed of tungsten. Is not in contact.

따라서, 제 2층간 절연막(307)이 형성될 때 단차에 의한 스트레스를 극복할 수 있고, 제 2층간 절연막(307)이 텅스텐으로 형성된 정렬 키(210a)와도 직접적으로 접촉되지 않기 때문에 후속공정에서 제 2층간 절연막(307) 및 텅스텐을 포함하는 전극 및 배선이 고온의 열에 노출될 경우에도 정렬 키(210a)와 대응되는 위치에서 제 2층간 절연막(307)이 박리되지 않는다. Therefore, it is possible to overcome the stress caused by the step when the second interlayer insulating film 307 is formed, and since the second interlayer insulating film 307 does not directly contact the alignment key 210a formed of tungsten, Even when the interlayer insulating film 307 and the electrode and the wiring including tungsten are exposed to high temperature heat, the second interlayer insulating film 307 is not peeled off at a position corresponding to the alignment key 210a.

이상에서 상세하게 설명한 바에 의하면 정렬 키 및 정렬 키가 형성되는 더미 콘택홀을 산화막으로 덮어 층간 절연막과 정렬 키의 직접적인 접촉을 방지하여 층간 절연막과 접촉되는 정렬 키의 부착력 저하에 의하여 정렬 키 부분의 층간 절연막이 박리 되어 파티클로 작용하는 것을 감소시킴으로써, 반도체 소자의 수율을 크게 향상시킬 수 있다.As described above in detail, the alignment key and the dummy contact hole in which the alignment key is formed are covered with an oxide film to prevent direct contact between the interlayer insulating film and the alignment key to prevent direct contact between the interlayer insulating film and the interlayer insulating film. By reducing the release of the insulating film to act as particles, the yield of the semiconductor device can be greatly improved.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

Claims (5)

반도체 소자가 형성되는 소자 영역을 감싸는 주변 영역의 제 1층간 절연막에 더미 콘택홀을 형성하는 단계;Forming a dummy contact hole in a first interlayer insulating film in a peripheral region surrounding a device region in which a semiconductor device is formed; 상기 더미 콘택홀 내에 상기 소자 영역의 지정된 위치에 금속 배선을 형성하기 위한 정렬 키를 형성하는 단계; Forming an alignment key in the dummy contact hole to form a metal wiring at a designated position of the device region; 상기 제 1층간 절연막 및 상기 정렬 키를 포함하는 더미 콘택홀을 덮는 산화막을 형성하는 단계;Forming an oxide film covering the dummy contact hole including the first interlayer insulating film and the alignment key; 상기 제 1층간 절연막의 상부면이 노출되도록 상기 산화막을 제거하는 단계; 및Removing the oxide film so that an upper surface of the first interlayer insulating film is exposed; And 상기 제 1층간 절연막 및 상기 산화막의 상부면에 상기 소자 영역에 형성된 전극 및 상기 금속 배선들을 절연하기 위한 제 2층간 절연막을 형성하는 단계를 포함하는 정렬 키 어셈블리의 제조 방법.Forming a second interlayer insulating film for insulating the electrodes formed in the device region and the metal wires on the first interlayer insulating film and the upper surface of the oxide film. 제 1항에 있어서, 상기 제 1 및 제 2층간 절연막은 HDP-USG 물질을 포함하고, 상기 정렬 키는 텅스텐을 포함하는 것을 특징으로 하는 정렬 키 어셈블리의 제조 방법.2. The method of claim 1, wherein said first and second interlayer dielectrics comprise HDP-USG material and said alignment key comprises tungsten. 제 1항에 있어서, 상기 산화막은 유동성 산화물질을 이용하여 상기 제 1층간 절연막 및 상기 더미 콘택홀에 유동성 산화막을 형성하고, 상기 유동성 산화막을 경화시켜 형성하는 것을 특징으로 하는 정렬 키 어셈블리의 제조 방법.The method of claim 1, wherein the oxide layer is formed by forming a fluid oxide layer in the first interlayer insulating layer and the dummy contact hole using a fluid oxide material, and curing the fluid oxide layer. . 제 3항에 있어서, 상기 유동성 산화막은 스핀 코팅에 의해 형성되는 것을 특징으로 하는 정렬 키 어셈블리의 제조 방법.4. The method of claim 3 wherein the flowable oxide film is formed by spin coating. 제 1항에 있어서, 상기 산화막은 화학적 기계적 연마 공정에 의해 제거되는 것을 특징으로 하는 정렬 키 어셈블리의 제조 방법.The method of claim 1, wherein the oxide film is removed by a chemical mechanical polishing process.
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