KR100757201B1 - Forming method of an inter-metal dielectric layer for a semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 보여주는 공정 순서도.1A to 1E are process flowcharts showing a method of forming an interlayer insulating film of a semiconductor device according to the present invention.
<도면의 주요부분에 대한 부호 설명><Description of Signs of Major Parts of Drawings>
100 : 반도체 기판 110 : 금속 배선100
121 : 제 1 층간 절연막 122 : 제 2 층간 절연막121: first interlayer insulating film 122: second interlayer insulating film
130 : 도펀트130: dopant
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선층 위에 평탄화된 층간 절연막을 형성하는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device for forming a planarized interlayer insulating film over a metal wiring layer.
일반적으로, 반도체 소자(semiconductor device)의 제조 공정은 사진 공정, 식각 공정, 박막 형성 공정 및 확산 공정, 평탄화 공정들의 조합으로 이루어지며, 반도체 기판 상에 도전 패턴들 및 이들을 절연시키는 절연막들을 반복적으로 형성 하는 단계를 포함한다. 이와 같이 절연막들 및 도전막들이 조합된 복수의 층들로 구성되는 반도체 소자의 제조 공정에 있어서, 소정의 패턴을 형성한 후 그 상부 면을 평탄화시키는 문제는 후속 공정의 편의를 위해 중요한 기술적 과제가 되고 있다. 따라서, 반도체 기판상에 적층된 막질의 표면을 평탄화하기 위하여 소정의 가공 공정이 필요하다.In general, a semiconductor device manufacturing process is a combination of a photolithography process, an etching process, a thin film formation process, a diffusion process, and a planarization process, and repeatedly forming conductive patterns and insulating layers on the semiconductor substrate. It includes a step. As described above, in the process of manufacturing a semiconductor device including a plurality of layers in which insulating films and conductive films are combined, the problem of planarizing the upper surface after forming a predetermined pattern becomes an important technical problem for the convenience of subsequent processes. have. Therefore, a predetermined processing step is required to planarize the surface of the film quality laminated on the semiconductor substrate.
종래 기술에서는, 표면 평탄화를 위한 방법으로서 유동성이 큰 물질, 예를 들면, BPSG (borophosphosilicate glass) 또는 SOG (spin on glass) 등을 사용하였다. 그러나, 이러한 물질을 사용하여도 최종적으로 얻어지는 막의 상면 프로파일은 완전히 평탄화될 수 없다. 더욱이, 상기와 같이 유동성이 큰 물질을 형성하는 방법은 통상적으로 고온의 열공정을 통해 용융시키거나 그 내부에 포함된 용매를 제거하는 후속 단계를 포함한다. 이와 같이 고온 처리를 요하는 후속 단계에 의하여 반도체 소자에서 단채널 효과 등 열적 부담(thermal budget)으로 인한 문제를 야기하게 되므로 바람직하지 않다. In the prior art, a material having high fluidity, for example, borophosphosilicate glass (BPSG) or spin on glass (SOG), has been used as a method for planarizing the surface. However, even with these materials, the top profile of the resulting film cannot be completely flattened. Moreover, methods for forming highly fluid materials as described above typically include subsequent steps of melting or removing the solvent contained therein through a high temperature thermal process. Such a subsequent step requiring high temperature treatment is not preferable because it causes problems due to thermal budget such as a short channel effect in the semiconductor device.
이에 따라, 최근에는 반도체 소자의 표면 평탄화 방법으로서 CMP (chemical mechanical polishing) 방법을 주로 사용한다.Therefore, in recent years, the chemical mechanical polishing (CMP) method is mainly used as a method of surface planarization of semiconductor devices.
그러나, 층간 절연막을 챔버 내에서 증착 시에 챔버의 특성 등에 따라 증착되는 층간 절연막의 증착두께도 많은 차이가 발생할 수 있는데, 상기 층간 절연막은 시간 제어(time control)를 통하여 CMP를 진행하므로 제거량이 일정하더라도 남아있는 층간 절연막의 두께가 일정하지 않을 수도 있다.However, when the interlayer insulating film is deposited in the chamber, a large difference may occur in the deposition thickness of the interlayer insulating film deposited according to the characteristics of the chamber, and the removal amount is constant because the interlayer insulating film is subjected to CMP through time control. Even if the thickness of the remaining interlayer insulating film may not be constant.
이로 인해, 하부 금속 배선이 형성된 영역과 하부 금속 배선이 형성되지 않 은 영역에서 금속 층간 절연막의 높이가 웨이퍼마다 달라질 수 있으며, 동일한 층간 절연막에서 높이의 차이가 발생하면 후속 공정인 비아 형성 공정에서 비아홀 형성시에 불량이 발생하는 문제점이 있다.As a result, the height of the metal interlayer insulating layer may vary from wafer to wafer in the region where the lower metal wiring is formed and the region where the lower metal wiring is not formed. There is a problem that a defect occurs during formation.
본 발명은 금속 배선층 위에 평탄화된 층간 절연막을 형성하는데 있어서 CMP공정에서 연마 중지 시점을 정확하게 검출해내는 반도체 소자의 층간 절연막 형성 방법을 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming an interlayer insulating film of a semiconductor device which accurately detects a polishing stop point in a CMP process in forming a planarized interlayer insulating film on a metal wiring layer.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 금속 배선이 형성된 반도체 기판 상에 도펀트를 함유한 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 목표하는 절연막의 두께보다 두껍게 형성하는 단계; 상기 반도체 기판을 어닐링처리하여 상기 도펀트가 제 2 층간 절연막으로 확산되는 단계; 및 상기 제 2 층간 절연막을 화학적기계적연마(CMP)하여 상기 제 2 층간 절연막으로 확산된 도펀트를 감지하여 연마를 중지하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In order to achieve the above object, a method of forming an interlayer insulating film of a semiconductor device according to the present invention includes forming a first interlayer insulating film containing a dopant on a semiconductor substrate on which metal wiring is formed; Forming a second interlayer insulating film thicker than a target insulating film on the first interlayer insulating film; Annealing the semiconductor substrate to diffuse the dopant into a second interlayer insulating film; And stopping polishing by chemical mechanical polishing (CMP) of the second interlayer insulating layer to sense a dopant diffused into the second interlayer insulating layer.
상기 제 1 층간 절연막은 200 내지 400 Å 두께로 형성되는 것을 특징으로 한다.The first interlayer insulating film is formed to a thickness of 200 to 400 kHz.
상기 도펀트는 보론(Boron)인 것을 특징으로 한다.The dopant is characterized in that the boron (Boron).
상기 금속 배선이 형성된 반도체 기판 상에 도펀트를 함유한 제 1 층간 절연막을 형성하는 단계에 있어서, 상기 도펀트와 상기 제 1 층간 절연막은 동시에 상기 반도체 기판 상에 증착되는 것을 특징으로 한다.The forming of the first interlayer insulating film containing the dopant on the semiconductor substrate on which the metal wiring is formed is characterized in that the dopant and the first interlayer insulating film are deposited on the semiconductor substrate at the same time.
상기 금속 배선이 형성된 반도체 기판 상에 도펀트를 함유한 제 1 층간 절연막을 형성하는 단계에 있어서, 상기 반도체 기판 상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막에 상기 도펀트를 이온 주입하는 것을 특징으로 한다.Forming a first interlayer insulating film containing a dopant on the semiconductor substrate on which the metal wiring is formed, forming a first interlayer insulating film on the semiconductor substrate, and ion implanting the dopant into the first interlayer insulating film. It features.
상기 제 2 층간 절연막의 연마 중지시에 설정된 도펀트 감지량(detect amount)을 감지하면 연마를 중지하는 것을 특징으로 한다.When the dopant detection amount is detected when the polishing of the second interlayer insulating layer is stopped, the polishing is stopped.
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 보여주는 공정 순서도이다.1A to 1E are flowcharts illustrating a method of forming an interlayer insulating film of a semiconductor device according to the present invention.
도 1a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(100) 상에 소정의 패턴으로 금속 배선(110)을 형성한다. As shown in FIG. 1A, the
이후, 도 1b에 도시된 바와 같이, 후속 공정에서 형성될 상부 요소와의 전기적인 절연 및 평탄화를 위하여 상기 반도체 기판 전면에 제 1 층간 절연막(121)을 형성한다. Thereafter, as shown in FIG. 1B, a first
이때, 상기 제 1 층간 절연막(121)은 TEOS(tetraethylorthosilicate) 등으로 형성될 수 있으며, 200 내지 400 Å의 두께로 형성될 수 있다.In this case, the first
그리고, 상기 제 1 층간 절연막(121) 내에는 도펀트(dophant)(130) 예를 들 어, 보론(Boron) 등이 함유되도록 한다.In addition, a
상기 도펀트(130)를 함유한 TEOS를 반도체 기판(100) 상에 증착할 수도 있고, 상기 반도체 기판(100) 상에 TEOS를 증착한 후, 이온 주입 공정을 통하여 상기 TEOS에 고농도의 도펀트(130)가 함유되도록 할 수 있다. The TEOS containing the
이후, 도 1c에 도시된 바와 같이, 상기 도펀트(130)를 함유한 제 1 층간 절연막(121) 상에 제 2 층간 절연막(122)을 형성한다.Thereafter, as illustrated in FIG. 1C, a second
상기 제 1, 2 층간 절연막(121, 122)은 금속 배선(110) 상에 잔류되어야 할 목표 두께보다 더 두껍게 형성한다.The first and second
이후, 도 1d에 도시된 바와 같이, 상기 제 1, 2 층간 절연막(121, 122)이 형성된 반도체 기판(100)을 어닐링하여 상기 도펀트를 제 2 층간 절연막(122)으로 확산시킨다.Thereafter, as illustrated in FIG. 1D, the
이때, 상기 도펀트(130)의 확산 거리는 도펀트(130)의 확산 계수, 농도, 온도 및 시간 등에 따라 달라지며, 이에 따라 상기 도펀트(130)의 확산 거리를 정확하게 조정할 수 있다.In this case, the diffusion distance of the
상기 어닐링 공정을 통하여 상기 도펀트(130)가 상기 제 2 층간 절연막(122)으로 확산된 후, 도 1e에 도시된 바와 같이, 상기 제 2 층간 절연막(122)은 CMP 공정으로 평탄화된다.After the
이때, 상기 CMP 공정에서 상기 도펀트(130)가 감지되는 순간은 연마 정지 시점으로 하여 상기 층간 절연막을 평탄화한다.In this case, the moment when the
상기 연마 정지 시점의 도펀트의 감지량(detect amount)은 최종적으로 형성 될 층간 절연막의 두께를 테스트를 통하여 얻은 후, 이를 설정하여 사용할 수 있다.The detection amount of the dopant at the time of stopping the polishing may be used after obtaining the thickness of the interlayer insulating film to be finally formed through a test.
따라서, 상기 CMP 공정시 미리 층간 절연막의 두께를 측정하는 스텝 등이 감소하므로 공정 시간이 감소할 수 있으며, 금속 배선으로부터 층간 절연막의 두께가 균일하여 비아홀 형성시 불량을 방지할 수 있어 수율이 향상되는 장점이 있다.Therefore, the step of measuring the thickness of the interlayer insulating film in advance during the CMP process is reduced, so that the process time can be reduced. There is an advantage.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 절연막 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, the present invention has been described in detail with reference to specific embodiments. However, the present invention has been described in detail, and the method of forming an insulating film of the semiconductor device according to the present invention is not limited thereto. It is apparent that modifications and improvements are possible by those skilled in the art.
본 발명은 반도체 소자의 층간 절연막 형성 공정에 있어서, 층간 절연막의 CMP 공정시 미리 층간 절연막의 두께를 측정하는 스텝 등이 감소하므로 공정 시간이 감소될 수 있으며, 금속 배선으로부터 층간 절연막의 두께가 균일하여 비아홀 형성시 불량을 방지할 수 있어 수율이 향상되는 효과가 있다.In the process of forming an interlayer insulating film of a semiconductor device, the step of measuring the thickness of the interlayer insulating film in advance during the CMP process of the interlayer insulating film is reduced, so that the process time can be reduced. When the via hole is formed, defects can be prevented, thereby improving yield.
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