KR100747980B1 - Semiconductor package and method for manufacturing the same - Google Patents

Semiconductor package and method for manufacturing the same Download PDF

Info

Publication number
KR100747980B1
KR100747980B1 KR1020010023164A KR20010023164A KR100747980B1 KR 100747980 B1 KR100747980 B1 KR 100747980B1 KR 1020010023164 A KR1020010023164 A KR 1020010023164A KR 20010023164 A KR20010023164 A KR 20010023164A KR 100747980 B1 KR100747980 B1 KR 100747980B1
Authority
KR
South Korea
Prior art keywords
chip
bumping
semiconductor package
input
conductive pattern
Prior art date
Application number
KR1020010023164A
Other languages
Korean (ko)
Other versions
KR20020083390A (en
Inventor
김태수
양준영
도원철
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020010023164A priority Critical patent/KR100747980B1/en
Publication of KR20020083390A publication Critical patent/KR20020083390A/en
Application granted granted Critical
Publication of KR100747980B1 publication Critical patent/KR100747980B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 적층되는 반도체 칩의 연결수단을 골드와이어가 아닌 작은 직경의 구형 범핑볼를 사용하여, 패키지의 두께를 현격하게 줄일 수 있고, 또한 다수개의 반도체 칩을 적절하게 적층 배열함으로써, 고집적화를 용이하게 실현할 수 있도록 한 구조의 반도체 패키지 및 그 제조방법을 제공하고자 한 것이다.
The present invention relates to a semiconductor package and a method for manufacturing the same. By using a spherical bumping ball of a small diameter instead of gold wire as a connecting means of a semiconductor chip to be stacked, the thickness of the package can be significantly reduced, and a plurality of semiconductor chips are provided. It is an object of the present invention to provide a semiconductor package having a structure and a method of manufacturing the same, which can be easily stacked to achieve high integration.

반도체 패키지, 적층, 범핑볼, 반도체 칩Semiconductor Package, Stacking, Bumping Ball, Semiconductor Chip

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same} Semiconductor package and method for manufacturing the same             

도 1은 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제1실시예를 나타내는 단면도,1 is a cross-sectional view showing a first embodiment of a semiconductor package and a method of manufacturing the same according to the present invention;

도 2는 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제2실시예를 나타내는 단면도,2 is a cross-sectional view showing a second embodiment of a semiconductor package and a method of manufacturing the same according to the present invention;

도 3은 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제3실시예를 나타내는 단면도,3 is a cross-sectional view showing a third embodiment of a semiconductor package and a method of manufacturing the same according to the present invention;

도 4는 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제4실시예를 나타내는 단면도,4 is a cross-sectional view showing a fourth embodiment of a semiconductor package and a method for manufacturing the same according to the present invention;

도 5는 본 발명에 따른 반도체 패키지 및 그 제조 방법의 제5실시예를 나타내는 단면도,5 is a cross-sectional view showing a fifth embodiment of a semiconductor package and a method of manufacturing the same according to the present invention;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 인쇄회로기판 12 : 제1칩10: printed circuit board 12: first chip

14 : 제2칩 16 : 제3칩14: second chip 16: third chip

18 : 제4칩 20 : 제5칩 18: fourth chip 20: fifth chip                 

22 : 범핑볼(Bumping ball) 24 : 인출단자22: Bumping ball 24: Withdrawal terminal

26 : 수지 30 : 홀26: resin 30: hole

32 : 연결용 전도성패턴 34 : 인출단자 부착용 랜드32: Conductive pattern for connection 34: Land for attaching outgoing terminal

36 : 접착수단 38 : 벤트홀36: bonding means 38: vent holes

40 : 액상봉지재
40: liquid encapsulant

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전도성의 범핑볼을 이용하여 다수개의 반도체 칩을 적층함으로써, 전체적인 패키지의 두께를 최소화시키며 고집적화를 용이하게 실현시킬 수 있도록 한 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, by stacking a plurality of semiconductor chips using a conductive bumping ball, the structure of the structure to minimize the thickness of the overall package and to easily realize high integration A semiconductor package and a method of manufacturing the same.

일반적으로 반도체 패키지는 반도체 패키지 제조용 부재의 칩탑재영역에 부착된 반도체 칩과, 이 반도체 칩과 부재의 전도성 본딩영역간에 연결되는 전기적인 신호 교환용 연결수단과, 상기 반도체 칩과 연결수단을 포함하는 부재의 몰딩영역에 걸쳐 몰딩된 수지와, 상기 부재의 전도성 본딩영역과 접속 가능하게 연결되어 반도체 칩의 전기적인 신호를 외부로 입출력하는 입출력단자로 구성되어 제조된다.In general, a semiconductor package includes a semiconductor chip attached to a chip mounting region of a member for manufacturing a semiconductor package, an electrical signal exchange connecting means connected between the semiconductor chip and a conductive bonding region of the member, and the semiconductor chip and the connecting means. And a resin molded over the molding region of the member, and an input / output terminal connected to the conductive bonding region of the member so as to be connected to and outputting electrical signals from the semiconductor chip to the outside.

상기 반도체 칩과 상기 부재의 전도성 본딩영역간을 연결하는 수단은 통상 골드와이어가 많이 쓰이고 있으나, 솔더(Solder)와 같은 전도성 재질로 만들어진 구형(球形)의 범핑볼(Bumping ball)를 사용하여 연결하기도 한다.Gold wire is generally used as a means for connecting the semiconductor chip and the conductive bonding region of the member, but may be connected using a spherical bumping ball made of a conductive material such as solder. .

한편, 최근에는 고집적화를 실현하기 위하여 다수개의 반도체 칩을 상하로 적층하여 구성된 반도체 패키지가 제조되고 있는데, 대개는 적층된 칩의 연결수단을 골드와이어로 사용하고 있다.On the other hand, in recent years, in order to realize high integration, a semiconductor package including a plurality of semiconductor chips stacked up and down has been manufactured. In general, a connection means of the stacked chips is used as a gold wire.

그러나, 다수개의 반도체 칩을 적층함에 따라 패키지의 두께가 증가하게 되는데, 게다가 상기 본딩된 와이어의 최대 루프(Loop) 높이를 고려하면, 패키지의 두께가 상당히 증가하게 되는 단점이 있다.
However, stacking a plurality of semiconductor chips increases the thickness of the package, and furthermore, considering the maximum loop height of the bonded wire, the thickness of the package is considerably increased.

따라서, 본 발명은 상기와 같은 점을 감안하여, 서로 적층되는 다수개의 반도체 칩의 연결수단을 골드와이어가 아닌 작은 직경의 구형 범핑볼를 사용하여, 패키지의 전체적인 두께를 현격하게 줄이는 동시에 고집적화를 용이하게 실현시킨 구조의 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
Accordingly, in view of the above, the present invention uses a spherical bumping ball of a small diameter instead of gold wire as a connecting means of a plurality of semiconductor chips stacked on each other, significantly reducing the overall thickness of the package and facilitating high integration. It is an object of the present invention to provide a semiconductor package having a realized structure and a manufacturing method thereof.

이하, 첨부도면을 참조로 본 발명을 상세하게 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는:The semiconductor package of the present invention for achieving the above object is:

중앙에 개방된 홀(30)이 형성되고, 이 홀(30)에서 인접된 위치의 상면 및 저면에 연결용 전도성패턴(32)이 형성되며, 바깥쪽 저면에는 인출단자 부착용 랜드(34)가 형성된 부재(10)와; 상기 부재(10)의 저면에 형성된 연결용 전도성패 턴(32)에 범핑볼(22)에 의하여 부착된 제1칩(12)과; 상기 제1칩(12)상에 접착수단(36)에 의하여 부착된 제2칩(14)과; 상기 제2칩(14)의 입출력패드와 범핑볼(22)에 의하여 연결되는 동시에 상기 부재(10)의 상면에 형성된 연결용 전도성패턴(32)과 범핑볼(22)에 의하여 연결되며 적층된 제3칩(16)과; 상기 제1칩(12)의 저면과 상기 제3칩(16)의 상면을 외부로 노출시키면서, 상기 부재(10)와, 제2칩(14)과, 각각의 범핑볼(22)들을 몰딩하고 있는 수지(26)와; 상기 부재(10)의 인출단자 부착용 랜드(34)에 융착된 인출단자(24)로 구성된 것을 특징으로 한다.Open holes 30 are formed in the center, and conductive patterns 32 for connecting are formed on the upper and lower surfaces of the adjacent positions in the holes 30, and lands 34 for drawing out terminals are formed on the outer bottom. Member 10; A first chip 12 attached to the connection conductive pattern 32 formed on the bottom surface of the member 10 by a bumping ball 22; A second chip 14 attached to the first chip 12 by an adhesive means 36; The second chip 14 is connected by the input / output pad and the bumping ball 22 and is connected and stacked by the connecting conductive pattern 32 and the bumping ball 22 formed on the upper surface of the member 10. 3 chips 16; Molding the member 10, the second chip 14, and the respective bumping balls 22 while exposing the bottom surface of the first chip 12 and the top surface of the third chip 16 to the outside. Resin 26; It is characterized in that it consists of a drawing terminal 24 fused to the land (34) for attaching the drawing terminal of the member (10).

바람직한 구현예로서, 상기 부재(10)에는 홀(30)에서부터 외부쪽으로 그 길이방향을 따라 벤트홀(38)이 관통되어 형성된 것을 특징으로 한다.In a preferred embodiment, the member 10 is characterized in that the vent hole 38 is formed through the longitudinal direction from the hole 30 to the outside.

다른 구현예로서, 상기 제3칩(16)을 크기가 보다 크고 입출력패드수가 보다 많은 것으로 적층하는 경우, 상기 부재(10)의 상면에 형성된 연결용 전도성패턴(32)을 2열 이상의 배열이 되도록 형성하여, 증가된 상기 제3칩(16)의 입출력패드와 연결용 전도성패턴(32)이 다수개의 범핑볼(22)로 연결되도록 한 것을 특징으로 한다.In another embodiment, when the third chip 16 is stacked with a larger size and a larger number of input / output pads, the connecting conductive patterns 32 formed on the upper surface of the member 10 may be arranged in two or more rows. In this case, the increased input / output pads of the third chip 16 and the conductive patterns 32 for connecting are connected to the plurality of bumping balls 22.

또 다른 구현예로서, 상기 부재(10)의 바깥쪽 저면에 형성된 인출단자 부착용 랜드(34)를 상면에 형성하여, 인출단자(24)가 부재(10)의 상면쪽에 융착되도록 한 것을 특징으로 한다.In another embodiment, the land extraction terminal attaching land 34 formed on the outer bottom surface of the member 10 is formed on the upper surface, so that the extraction terminal 24 is fused to the upper surface side of the member 10. .

특히, 상기 부재(10)의 홀(30)을 중심으로 그 안쪽 영역에 집약되어 있는 제2칩(14)과, 제1칩(12)의 상면과, 제3칩(16)의 저면과, 각각의 범핑볼(22)들이 몰딩수지와 다른 고밀도의 액상봉지재(40)로 인캡슐레이션된 것을 특징으로 한다. In particular, the second chip 14, the upper surface of the first chip 12, the bottom surface of the third chip 16, which are concentrated in the inner region around the hole 30 of the member 10, Each bumping ball 22 is characterized in that the encapsulated with a molding resin and other high-density liquid encapsulant 40.                     

또한, 상기 부재(10)의 상면에 연결용 전도성패턴(32)을 더 노출시켜서, 이 노출된 연결용 전도성패턴(32)에 제4칩(18)과 제5칩(20)을 범핑볼(22)로 연결하며 더 적층시킨 것을 특징으로 한다.In addition, by further exposing the connection conductive pattern 32 on the upper surface of the member 10, the fourth chip 18 and the fifth chip 20 to the exposed connection conductive pattern 32 bumping ball ( 22) and further laminated.

또한, 상기 제1칩(12)과 제2칩(14)의 입출력패드가 서로 범핑볼(22)로 연결되도록 하고, 제2칩(14)의 상면에 제3칩(16)을 접착수단(36)으로 적층되게 부착된 구조를 특징으로 한다.In addition, the input and output pads of the first chip 12 and the second chip 14 are connected to each other by a bumping ball 22, and the third chip 16 is attached to an upper surface of the second chip 14 by means of bonding ( 36) laminated and attached to each other.

상기한 목적을 달성하기 위한 본 발명의 반도체 패키지 제조 방법은:The semiconductor package manufacturing method of the present invention for achieving the above object is:

웨이퍼 상태의 각 반도체 칩의 입출력패드에 범핑볼(22)을 융착한 후, 개개의 칩으로 소잉하여, 범핑볼이 융착된 개개의 칩을 구비하는 단계와; 중앙에 개방된 홀(30)이 형성되고, 이 홀(30)에서 인접된 위치의 상면 및 저면에 연결용 전도성패턴(32)이 형성되며, 바깥쪽 저면에는 인출단자 부착용 랜드(34)가 형성된 구조의 인쇄회로기판(10)을 제공하는 단계와; 상기 인쇄회로기판(10) 저면의 연결용 전도성패턴(32)에 제1칩(12)의 입출력패드에 융착된 범핑볼(22)을 융착시켜 이루어지는 제1칩(12) 부착 단계와; 제2칩(14)을 상기 제1칩(12)의 상면에 접착수단(36)을 사용하여 적층되게 부착하여 이루어지는 제2칩(14) 부착 단계와; 제3칩(16)의 입출력패드에 융착된 범핑볼(22)을 인쇄회로기판(10) 상면의 연결용 전도성패턴(32)에 융착시키는 동시에 상기 제2칩(14)의 입출력패드에 융착시켜 이루어지는 제3칩(16) 부착 단계와; 상기 인쇄회로기판(10)의 홀(30) 안쪽영역을 중심으로 상기 제2칩(14)과, 상기 각각의 범핑볼(22)들이 집중되어 협소하게 된 공간에 액상봉지재(40)로 인캡슐레이션되도록 한 단계와; 상기 제1칩(12)의 저면과 제3칩(16) 의 상면을 외부로 노출시키면서, 상기 제2칩(14)과 상기 인쇄회로기판(10)의 홀(30)과 상기 각각의 범핑볼(22)들을 외부로부터 보호하기 위하여 수지(26)로 몰딩하는 단계와; 상기 인쇄회로기판(10)의 바깥쪽 저면에 형성된 인출단자 부착용 랜드(34)에 인출단자(24)를 융착시키는 단계로 이루어진 것을 특징으로 한다.Fusing the bumping balls 22 to the input / output pads of the semiconductor chips in the wafer state, and then sawing them into individual chips to provide the individual chips with the bumping balls fused; Open holes 30 are formed in the center, and conductive patterns 32 for connecting are formed on the upper and lower surfaces of the adjacent positions in the holes 30, and lands 34 for drawing out terminals are formed on the outer bottom. Providing a printed circuit board 10 having a structure; Attaching a first chip 12 formed by fusing a bumping ball 22 fused to an input / output pad of a first chip 12 to a conductive pattern 32 for connecting a bottom surface of the printed circuit board 10; Attaching a second chip (14) formed by attaching a second chip (14) to the upper surface of the first chip (12) by lamination using an adhesive means (36); The bumping ball 22 fused to the input / output pad of the third chip 16 is fused to the conductive pattern 32 for connection on the upper surface of the printed circuit board 10 and fused to the input / output pad of the second chip 14. Attaching the third chip 16; The second chip 14 and each of the bumping balls 22 are concentrated and concentrated as a liquid encapsulant 40 in a narrow area around the hole 30 of the printed circuit board 10. Encapsulating; While exposing the bottom surface of the first chip 12 and the top surface of the third chip 16 to the outside, the holes 30 and the respective bumping balls of the second chip 14 and the printed circuit board 10. Molding (22) with resin (26) to protect it from the outside; It characterized in that it comprises a step of fusion welding the lead-out terminal 24 to the land for the attachment terminal 34 is formed on the outer bottom surface of the printed circuit board (10).

더욱 바람직한 구현예로서, 상기 인쇄회로기판(10)의 바깥쪽 상면에 연결용 전도성패턴(32)을 더 노출시킨 후, 웨이퍼 상태에서 미리 범핑볼(22)이 융착된 제4칩(18)과 제5칩(20)을 적층하는 단계가 더 진행되는 것을 특징으로 한다.In a more preferred embodiment, after further exposing the connecting conductive pattern 32 on the outer upper surface of the printed circuit board 10 and the fourth chip 18 in which the bumping ball 22 is fused in a wafer state; The stacking of the fifth chip 20 may be further performed.

여기서 본 발명의 바람직한 각 실시예를 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

첨부한 도 1 내지 도 5는 본 발명에 따른 반도체 패키지 및 그 제조 방법을 나타내는 단면도로서, 본 발명에 적용되는 반도체 패키지 제조용 부재는 인쇄회로기판과 회로필름 모두 사용 가능하고, 그 실시예로서 도면에 나타낸 인쇄회로기판을 일례로 설명한다.1 to 5 are cross-sectional views illustrating a semiconductor package and a method of manufacturing the same according to the present invention, and a member for manufacturing a semiconductor package according to the present invention may be used for both a printed circuit board and a circuit film. The printed circuit board shown will be described as an example.

상기 인쇄회로기판(20)은 그 중앙부에 대략 사각 형상의 관통된 홀(30)이 형성되어 있고, 이 홀(30)에서 인접된 위치의 상하면에는 연결용 전도성패턴(32)이 노출되어 배열되어 있다.The printed circuit board 20 has a substantially rectangular through-hole 30 formed in the center thereof, and the conductive conductive patterns 32 for connecting are exposed on the upper and lower surfaces of adjacent positions in the hole 30. have.

또한, 상기 인쇄회로기판(20)의 바깥쪽 저면에는 인출단자 부착용 랜드(34)가 노출되어 배열되어 있는 바, 이 인출단자 부착용 랜드(34)는 상기 연결용 전도성패턴(32)과 전기적으로 접속 가능하게 연결된 상태가 된다.In addition, the land terminal 34 for drawing out terminals is exposed and arranged on the outer bottom surface of the printed circuit board 20, and the land for attaching the drawing terminal 34 is electrically connected to the connection conductive pattern 32. The connection is possible.

특히, 상기 인쇄회로기판(10)에는 중앙의 홀(30)에서부터 외부 끝단면까지 미세하게 관통된 벤트홀(38)이 형성되어 있다.In particular, the printed circuit board 10 is formed with a vent hole 38 that penetrates finely from the center hole 30 to the outer end surface.

본 발명의 반도체 패키지는 반도체 칩의 입출력패드와 인쇄회로기판의 연결용 전도성패턴간의 연결수단으로서, 많이 사용되고 있는 골드와이어를 사용하지 않고, 예를들어 솔더 또는 골드 재질로 만들어진 전도성의 구형 범핑볼(22)을 이용한 점에 특징이 있다.The semiconductor package of the present invention is a connection means between the input and output pads of the semiconductor chip and the conductive pattern for connecting the printed circuit board, and does not use a gold wire which is widely used, for example, a conductive spherical bumping ball made of solder or gold material ( It is characterized by the use of 22).

또한, 본 발명의 반도체 패키지는 고집적화를 실현할 수 있도록 다수개의 칩을 적층하여 구성된 점에 그 특징이 있다.In addition, the semiconductor package of the present invention is characterized in that a plurality of chips are stacked in order to realize high integration.

이러한 본 발명의 특징을 달성하기 위하여, 먼저 범핑볼(22)이 미리 융착된 다수개의 칩을 구비하는 단계가 선행되어야 하고, 그 방법의 일례는 다음과 같다.In order to achieve this feature of the invention, the step of first having a plurality of chips in which the bumping ball 22 is fused in advance must be preceded, and an example of the method is as follows.

즉, 웨이퍼 상태의 각 반도체 칩의 입출력패드에 범핑볼(22)를 융착시킨 후, 개개의 칩 단위로 소잉함으로써, 적층될 제1칩, 제2칩, 제3칩등이 구비된다.In other words, the bumping balls 22 are fused to the input / output pads of the semiconductor chips in the wafer state, and then sawed in individual chip units to provide the first chip, the second chip, the third chip, and the like to be stacked.

이때, 상기 제1칩(12)과 제2칩(14)과 제3칩(16)의 각 크기는 서로 다를 수 있고, 그 입출력패드의 배열수도 다를 수 있다.In this case, the sizes of the first chip 12, the second chip 14, and the third chip 16 may be different from each other, and the number of input / output pads may be different.

물론, 상기 웨이퍼 상태에서 범핑볼(22)를 융착시키지 않고, 개개의 칩 단위로 소잉한 후, 개개의 칩의 입출력패드에 범핑볼(22)를 융착시켜 사용할 수도 있다.Of course, the bumping balls 22 may be melted in the unit of the chip without being fused in the wafer state, and then the bumping balls 22 may be fused to the input / output pads of the individual chips.

상기와 같이, 인쇄회로기판과 각각의 적층될 반도체 칩이 구비된 상태에서 본 발명에 따른 반도체 패키지의 각 실시예를 설명하면 다음과 같다.As described above, each embodiment of the semiconductor package according to the present invention with the printed circuit board and each semiconductor chip to be stacked are described as follows.

먼저, 첨부한 도 1을 참조로 본 발명의 제1실시예를 설명한다.First, with reference to the accompanying Figure 1 will be described a first embodiment of the present invention.

상기 인쇄회로기판(10)의 저면, 즉 중앙의 홀(30)에서 인접된 저면에 노출되 어 있는 연결용 전도성패턴(32)에 상기 제1칩(12)의 입출력패드에 융착되어 있는 범핑볼(22)를 융착시킴으로써, 제1칩(12)의 부착 단계가 이루어진다.A bumping ball fused to the input / output pad of the first chip 12 on a bottom surface of the printed circuit board 10, that is, a conductive pattern 32 for connection exposed to a bottom surface adjacent to the central hole 30. By fusion bonding 22, the attaching step of the first chip 12 is performed.

다음으로, 상기 제1칩(12)의 상면에 보다 작은 크기를 갖는 제2칩(14)을 필름형 양면테이프와 같은 접착수단(36)으로 부착시킴으로써, 제2칩(14)이 제1칩(12)상에 적층되게 부착되는 단계가 이루어진다.Next, by attaching the second chip 14 having a smaller size to the upper surface of the first chip 12 with an adhesive means 36 such as a film-type double-sided tape, the second chip 14 is a first chip. A step of being laminated on (12) is made.

이때, 상기 접착수단(36)은 웨이퍼 상태에서 미리 부착하여, 개개의 칩으로 소잉함으로써, 제2칩(14)의 저면에 미리 부착된 상태가 된다.At this time, the bonding means 36 is attached in advance in the state of the wafer, and sawed into individual chips, so that the bonding means 36 is attached to the bottom of the second chip 14 in advance.

또한, 상기 제2칩(14)은 인쇄회로기판(10)의 홀(30)내에 위치된 상태가 되고, 제2칩(14)의 입출력패드에는 범핑볼이 융착되지 않은 상태이고, 입출력패드는 위쪽을 향한 상태가 된다.In addition, the second chip 14 is in a state located in the hole 30 of the printed circuit board 10, bumping balls are not fused to the input / output pad of the second chip 14, and the input / output pad is It is in a state facing upward.

다음으로, 제3칩을 적층하는 단계를 진행하게 되는 바, 상기 제3칩(16) 저면의 입출력패드에 융착되어 있는 범핑볼(22)을 상기 제2칩(14) 상면의 입출력패드에 융착시키는 동시에 상기 인쇄회로기판(10) 상면으로 노출되어 있는 연결용 전도성패턴(32)에 융착되도록 함으로써, 제3칩(16)의 적층 부착 단계가 이루어진다.Next, the step of stacking the third chip is performed, and the bumping ball 22 fused to the input / output pad of the bottom surface of the third chip 16 is fused to the input / output pad of the upper surface of the second chip 14. At the same time, the step of laminating the third chip 16 is performed by fusion bonding to the connection conductive pattern 32 exposed on the upper surface of the printed circuit board 10.

한편, 상기 제2칩(14)의 입출력패드에 범핑볼(22)을 미리 융착시킨 후, 상기 제3칩(16)의 입출력패드와 융착되도록 하는 것도 가능하다. Meanwhile, the bumping ball 22 may be fused in advance to the input / output pad of the second chip 14 and then fused with the input / output pad of the third chip 16.

즉, 상기 인쇄회로기판(10)의 연결용 전도성패턴(32)과 대응하는 제3칩(16)의 입출력패드에만 범핑볼(22)을 미리 융착시키고, 나머지 제2칩(14)의 입출력패드와 대응하는 제3칩(16)의 입출력패드에는 범핑볼을 미리 융착시키지 않는 것이다.That is, the bumping ball 22 is fused in advance only to the input / output pads of the third chip 16 corresponding to the conductive pattern 32 for connecting the printed circuit board 10, and the input / output pads of the second chip 14 are remaining. The bumping ball is not fused in advance to the input / output pad of the third chip 16 corresponding thereto.

따라서, 상기 제3칩(16)을 제2칩(14)위로 적층 하는 경우, 제3칩(16)에 융착 되어 있는 범핑볼(22)이 상기 인쇄회로기판(10) 상면의 연결용 전도성패턴(32)에 융착되도록 하고 동시에, 범핑볼이 융착되어 있지 않은 상기 제3칩(16)의 나머지 입출력패드에는 상기 제2칩(14)의 입출력패드에 융착되어 있는 범핑볼(22)이 융착되도록 한다.Therefore, when the third chip 16 is stacked on the second chip 14, the bumping ball 22 fused to the third chip 16 may have a conductive pattern for connecting the upper surface of the printed circuit board 10. At the same time, the bumping ball 22 fused to the input / output pad of the second chip 14 is fused to the remaining input / output pads of the third chip 16 where the bumping ball is not fused. do.

이때, 상기 제3칩(16)은 상기 제1칩(12)의 크기와 동일하거나, 보다 크거나, 보다 작은 크기의 것으로 적층 가능하다.In this case, the third chip 16 may be stacked with the same, larger, or smaller size than the size of the first chip 12.

다음으로, 상기 제3칩(16)의 상면과, 상기 제1칩(12)의 저면을 외부로 노출시키면서, 상기 홀(30)을 포함하는 인쇄회로기판(10)의 상하면(바깥쪽 상하면 일부를 제외함)과, 상기 제2칩(14)과, 각 범핑볼(22)들을 외부로부터 보호하기 위하여 수지(26)로 몰딩하는 단계가 진행된다.Next, the upper surface of the third chip 16 and the lower surface of the printed circuit board 10 including the holes 30 (except the upper and lower surfaces of the third chip 16) are exposed to the outside. Molding the resin 26 to protect the second chip 14 and the bumping balls 22 from the outside.

이에, 상기 제3칩(16)의 상면과, 상기 제1칩(12)의 저면이 외부로 노출됨에 따라, 각 반도체 칩에서 발생되는 열을 외부로 용이하게 방출시킬 수 있는 효과를 얻을 수 있게 된다.Accordingly, as the upper surface of the third chip 16 and the bottom surface of the first chip 12 are exposed to the outside, the heat generated from each semiconductor chip can be easily released to the outside. do.

상기 인쇄회로기판(10)의 홀(30)을 중심으로 한 영역에는 상기 제2칩(14)과 각각의 범핑볼(22)들이 집중되어 협소한 공간을 이루고 있기 때문에, 이 협소한 공간에 공극이 형성될 수 있는 바, 몰딩수지등으로부터 유출된 수분이 상기 공극에 잔존할 수 있게 된다.Since the second chip 14 and the respective bumping balls 22 are concentrated in a region centered on the hole 30 of the printed circuit board 10, a gap is formed in the narrow space. This can be formed, the water flowing out from the molding resin and the like can remain in the voids.

이렇게 내부 공극에 잔존하는 수분은 상기 인쇄회로기판(10)의 홀(30)을 중심으로 외부 끝단면까지 관통되게 연장된 형태의 벤트홀(38)을 통하여 용이하게 배출되어, 수분에 의한 각 반도체 칩과 몰딩수지간의 디라미네이션 현상들을 미연에 방지할 수 있게 된다.The water remaining in the internal voids is easily discharged through the vent hole 38 extending through the hole 30 of the printed circuit board 10 to the outer end surface of the printed circuit board 10, and the semiconductors are separated by moisture. Delamination between the chip and the molding resin can be prevented in advance.

마지막으로, 상기 인쇄회로기판(10)의 바깥쪽 저면으로 노출되어 있는 인출단자 부착용 랜드(34)에 솔더볼과 같은 다수의 인출단자(24)를 융착시킴으로써, 도 1에 도시한 본 발명의 칩 적층형 반도체 패키지(100)로 제조된다.Finally, the plurality of lead terminals 24, such as solder balls, are fused to the lead terminal attaching land 34 exposed to the outer bottom surface of the printed circuit board 10 to form the chip stack type of the present invention shown in FIG. It is made of a semiconductor package 100.

여기서, 본 발명의 제2실시예를 첨부한 도 2를 참조로 설명하면 다음과 같다.Here, it will be described with reference to Figure 2 attached to a second embodiment of the present invention.

제2실시예로서의 반도체 패키지(200)는 상술한 제1실시예의 반도체 패키지(100) 구성과 동일하고, 단지 상기 제3칩(16)을 크기가 보다 크고, 입출력패드수가 보다 많이 배열된 것으로 적층하여 구성한 점에 그 특징이 있다.The semiconductor package 200 as the second embodiment has the same configuration as the semiconductor package 100 of the first embodiment described above, and merely stacks the third chip 16 with a larger size and a larger number of input / output pads. There is a characteristic in the structure.

따라서, 상기 제3칩(16)의 보다 많은 수의 입출력패드를 수용하기 위해서는 이에 대응되는 인쇄회로기판(10)의 연결용 전도성패턴(32)을 2열 이상의 배열로 노출되게 형성하여야 한다.Therefore, in order to accommodate a larger number of input / output pads of the third chip 16, the conductive patterns 32 for connecting the printed circuit board 10 corresponding thereto must be formed in an array of two or more columns.

이에따라, 상술한 바와 같이 제2칩(12)의 입출력패드와 상기 제3칩(16)의 중앙부분의 입출력패드를 범핑볼(22)로 융착시켜 연결하는 동시에, 제3칩(16)의 테두리 부분의 입출력패드에 융착된 범핑볼(22)을 상기 2열 이상으로 배열된 인쇄회로기판(10)의 연결용 전도성패턴(32)에 융착시켜 연결하게 된다.Accordingly, as described above, the input / output pad of the second chip 12 and the input / output pad of the center portion of the third chip 16 are fused and connected to the bumping ball 22, and the edge of the third chip 16 is connected. The bumping balls 22 fused to the input / output pads of the portion are fused to the conductive patterns 32 for connecting the printed circuit board 10 arranged in two or more rows.

한편, 제2실시예로서의 반도체 패키지(200)는 제3칩(16)을 보다 큰 크기의 것을 사용함에 따라, 제3칩(16)을 포함하는 수지(26)의 몰딩영역이 보다 커지게 되어, 도 2에 도시한 바와 같이 인쇄회로기판(10)의 상면 전체가 수지로 몰딩된 구조가 된다. On the other hand, as the semiconductor package 200 of the second embodiment uses a larger size of the third chip 16, the molding region of the resin 26 including the third chip 16 becomes larger. As shown in FIG. 2, the entire upper surface of the printed circuit board 10 is molded in resin.                     

또한, 제1실시예와 같이, 제1칩(12)의 저면과 제3칩(16)의 상면이 외부로 노출됨에 따라, 각 반도체 칩에서 발생하는 열을 외부로 용이하게 방출시킬 수 있는 효과를 얻을 수 있게 되고, 마찬가지로 협소한 반도체 패키지(200)의 내부공간에 잔존하는 수분이 벤트홀(38)을 통하여 용이하게 배출될 수 있다.In addition, as in the first embodiment, as the bottom surface of the first chip 12 and the top surface of the third chip 16 are exposed to the outside, the heat generated from each semiconductor chip can be easily released to the outside. In this case, moisture remaining in the inner space of the narrow semiconductor package 200 may be easily discharged through the vent hole 38.

여기서, 첨부한 도 3을 참조로 본 발명의 제3실시예를 설명하면 다음과 같다.Herein, a third embodiment of the present invention will be described with reference to the accompanying FIG. 3.

제3실시예로서의 반도체 패키지(300)는 제1실시예의 반도체 패키지(100) 구성과 동일하고, 단지 솔더볼과 같은 인출단자(24)의 융착된 위치가 상기 인쇄회로기판(10)의 상면에 융착되는 점에서 그 차이가 있다.The semiconductor package 300 as the third embodiment is the same as the configuration of the semiconductor package 100 of the first embodiment, and only a fused position of the lead terminal 24 such as solder balls is fused to the upper surface of the printed circuit board 10. There is a difference in that.

즉, 인쇄회로기판(10)의 바깥쪽 상면에 인출단자 부착용 랜드(34)를 형성하고, 이곳에 솔더볼과 같은 인출단자(24)를 융착하여서 달성된 것이다.That is, it is achieved by forming the land 34 for the outgoing terminal attachment on the outer upper surface of the printed circuit board 10 and fusing the outgoing terminal 24 such as solder balls thereon.

여기서, 첨부한 도 4를 참조로 본 발명의 제4실시예를 설명하면 다음과 같다.Herein, a fourth embodiment of the present invention will be described with reference to the accompanying FIG. 4.

제4실시예로서의 반도체 패키지(400)는 제3실시예로서의 반도체 패키지(300)의 구성과 동일하고, 단지 인쇄회로기판(10)에 벤트홀이 형성되지 않은 점이 다르고, 또한 인쇄회로기판(10)의 중앙에 형성된 홀(30)을 중심으로 제2칩(14)과, 제1칩(12)의 상면과, 제3칩(16)의 저면과, 이것들을 연결하고 있는 각 범핑볼(22)들이 수지(26)로 몰딩되기 전에, 고밀도의 액상봉지재(40)로 인캡슐레이션된 점에 그 특징이 있다.The semiconductor package 400 as the fourth embodiment is the same as the configuration of the semiconductor package 300 as the third embodiment, except that no vent hole is formed in the printed circuit board 10, and the printed circuit board 10 The second chip 14, the top surface of the first chip 12, the bottom surface of the third chip 16, and each bumping ball 22 connecting them are formed around the hole 30 formed at the center thereof. It is characterized in that it is encapsulated with a high density liquid encapsulant 40 before being molded into the resin 26.

즉, 상기 인쇄회로기판(10)의 홀(30)을 중심으로 그 안쪽 영역은 제2칩(14) 과 각각의 범핑볼(22)들이 집중되어 협소한 공간을 만들고 있기 때문에, 인캐슐런트(Encapsulant)와 같은 고밀도의 액상봉지재(40)를 상기 협소한 공간으로 채워지게 함으로써, 그 내부의 공극이 생기지 않게 된다.That is, since the second chip 14 and the respective bumping balls 22 are concentrated to form a narrow space around the hole 30 of the printed circuit board 10, the encapsulant ( By filling the narrow space with a high-density liquid encapsulant 40 such as an encapsulant, voids therein do not occur.

따라서, 상기 인쇄회로기판(10)에 별도의 벤트홀(38)을 형성하지 않아도 되고, 또한 상기 고밀도의 액상봉지재(40)가 각 반도체 칩과 인쇄회로기판과 범핑볼간의 서로 다른 열팽창계수에 의한 응력을 흡수해주는 효과를 얻을 수 있다.Therefore, it is not necessary to form a separate vent hole 38 in the printed circuit board 10, and the high density liquid encapsulant 40 may be formed at different thermal expansion coefficients between the semiconductor chips, the printed circuit board, and the bumping balls. It is possible to obtain the effect of absorbing the stress caused by.

한편, 제4실시예의 반도체 패키지(400)는 제1칩(12)과 제2칩(14)간의 연결을 제1실시예 내지 제3실시예와 달리 접착수단을 사용하지 않고, 서로간의 입출력패드를 범핑볼(22)로 연결시키고, 제2칩(14)의 상면에 제3칩(16)을 접착수단(36)으로 부착시키는 동시에 제3칩(16)의 입출력패드와 상기 인쇄회로기판(10) 상면의 연결용 전도성패턴(32)간을 범핑볼(22)로 연결시키게 된다.On the other hand, the semiconductor package 400 of the fourth embodiment, unlike the first to third embodiments, the connection between the first chip 12 and the second chip 14 does not use adhesive means, and input / output pads are mutually different. To the bumping ball 22 and attaching the third chip 16 to the upper surface of the second chip 14 with the adhesive means 36, and at the same time the input / output pad of the third chip 16 and the printed circuit board ( 10) between the conductive pattern 32 for connecting the upper surface is connected to the bumping ball (22).

여기서, 첨부한 도 5를 참조로 본 발명의 제5실시예를 설명하면 다음과 같다.Here, a fifth embodiment of the present invention will be described with reference to FIG. 5.

제5실시예로서의 반도체 패키지(500)는 제4실시예로서의 반도체 패키지(400)의 구성에서 인쇄회로기판(10)에 대한 제1칩(12)과 제2칩(14)과 제3칩(16)의 적층 구조가 동일하고, 그 밖에 제4칩(18)과 제5칩(20)이 더 적층된 것을 특징으로 한다.The semiconductor package 500 as the fifth embodiment includes the first chip 12, the second chip 14, and the third chip 16 for the printed circuit board 10 in the configuration of the semiconductor package 400 as the fourth embodiment. The stacked structure of is the same, and the fourth chip 18 and the fifth chip 20 is further laminated.

즉, 상기 인쇄회로기판(10)의 상면 바깥쪽에 연결용 전도성패턴(32)을 더 노출시키고, 상기 제4칩(18)과 제5칩(20)의 입출력패드에 융착된 범핑볼(22)을 더 노출된 상기 연결용 전도성패턴(32)에 연결시킴으로써, 총 5개의 반도체 칩이 적층되 어 배열된 구조가 된다.That is, the bumping ball 22 fused to the input and output pads of the fourth chip 18 and the fifth chip 20 by further exposing the connection conductive pattern 32 to the outer side of the upper surface of the printed circuit board 10. By connecting to the exposed conductive pattern 32 for further exposure, a total of five semiconductor chips are stacked and arranged.

또한, 제3칩(16)의 상면과, 제4칩(18)과 제5칩(20)의 상면이 외부로부터 보호되도록 모두 수지(26)로 보이지 않게 몰딩된다.In addition, the upper surface of the third chip 16 and the upper surfaces of the fourth chip 18 and the fifth chip 20 are both molded to be invisible to the resin 26.

이렇게 총 5개의 반도체 칩이 적층됨에 따라, 반도체 패키지의 고집적화를 더욱 크게 실현할 수 있게 된다.
In this way, as a total of five semiconductor chips are stacked, high integration of the semiconductor package can be realized more.

이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 및 그 제조방법에 의하면, 적층되는 각 반도체 칩의 연결수단을 골드와이어가 아닌 작은 직경의 구형 범핑볼를 사용함으로써, 반도체 패키지의 전체적인 두께를 현격하게 줄일 수 있는 장점이 있고, 또한 다수개의 반도체 칩을 적절하게 적층 배열함으로써, 고집적화를 용이하게 실현할 수 있는 장점이 있다.As described above, according to the semiconductor package and the manufacturing method thereof according to the present invention, by using a spherical bumping ball of a small diameter instead of gold wire as the connecting means of each semiconductor chip to be stacked, the overall thickness of the semiconductor package is significantly reduced There is an advantage in that it is possible to achieve a high integration by easily stacking a plurality of semiconductor chips.

Claims (6)

중앙에 개방된 홀이 형성되고, 절연수지층을 중심으로 상면 및 저면에 연결용 전도성패턴이 형성되며, 바깥쪽 저면에는 인출단자 부착용 랜드가 형성된 부재와;A member having an open hole in a center thereof, a conductive pattern for connecting at upper and lower surfaces of the insulating resin layer, and a land having a drawing terminal attachment land formed at an outer bottom thereof; 상기 부재의 저면에 형성된 연결용 전도성패턴에 범핑볼에 의하여 부착된 제1칩과;A first chip attached to the conductive pattern for connection formed on the bottom surface of the member by bumping balls; 상기 제1칩상에 접착수단에 의하여 부착된 제2칩과; A second chip attached to the first chip by adhesion means; 상기 제2칩의 입출력패드와 범핑볼에 의하여 연결되는 동시에 상기 부재의 상면에 형성된 연결용 전도성패턴과 범핑볼에 의하여 연결되며 적층된 제3칩과;A third chip connected to the input / output pad and the bumping ball of the second chip and connected to the conductive pattern and the bumping ball formed on the upper surface of the member and stacked; 상기 제1칩의 저면과 상기 제3칩의 상면을 외부로 노출시키면서, 상기 인쇄회로기판과, 제2칩과, 각각의 범핑볼들을 몰딩하고 있는 수지와; A resin molding the printed circuit board, the second chip, and the respective bumping balls while exposing the bottom surface of the first chip and the top surface of the third chip to the outside; 상기 부재의 인출단자 부착용 랜드에 융착된 인출단자로 구성된 것을 특징으로 하는 반도체 패키지.And a lead terminal fused to the land for attaching the lead terminal of the member. 제 1 항에 있어서, 상기 부재에는 홀에서부터 외부쪽으로 그 길이방향을 따라 벤트홀이 관통되어 형성된 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein a vent hole penetrates through the member from the hole toward the outside of the member. 제 1 항에 있어서, 상기 제1칩과 제2칩의 입출력패드가 서로 범핑볼로 연결되도록 하고, 제2칩의 상면에 제3칩을 접착수단으로 적층되게 부착시킨 구조를 특징으로 하는 반도체 패키지.The semiconductor package according to claim 1, wherein the input / output pads of the first chip and the second chip are connected to each other by bumping balls, and the third chip is stacked on the upper surface of the second chip by laminating means by an adhesive means. . 제 1 항에 있어서, 상기 부재의 상면 바깥쪽에 형성된 연결용 전도성패턴에 제4칩과 제5칩을 범핑볼로 연결하며 더 적층시킨 것을 특징으로 하는 반도체 패키지.The semiconductor package of claim 1, wherein the fourth chip and the fifth chip are connected to each other by a bumping ball and further stacked on a connection conductive pattern formed on an outer surface of the upper surface of the member. 제 1, 3, 4항중 어느 한 항에 있어서, 상기 제2칩과 각각의 범핑볼들이 집약되어 있는 상기 부재의 홀 안쪽 영역과 그 주변에 걸쳐서 고밀도의 액상봉지재가 인캡슐레이션된 것을 특징으로 하는 반도체 패키지.The liquid sealing material according to any one of claims 1, 3, and 4, wherein a high density liquid encapsulation material is encapsulated over the inner region and the periphery of the hole where the second chip and the respective bumping balls are concentrated. Semiconductor package. 웨이퍼 상태의 각 반도체 칩의 입출력패드에 범핑볼을 융착한 후, 개개의 칩으로 소잉하여, 범핑볼이 융착된 개개의 칩을 구비하는 단계와; Fusing the bumping balls to the input / output pads of the semiconductor chips in the wafer state, and then sawing them into individual chips to provide the individual chips with the bumping balls fused; 중앙에 개방된 홀이 형성되고, 절연수지층을 중심으로 상면 및 저면에 연결용 전도성패턴이 형성되며, 바깥쪽 저면에는 인출단자 부착용 랜드가 형성된 구조 의 부재를 제공하는 단계와; Providing a member having a structure in which an open hole is formed in a center thereof, a conductive pattern for connection is formed on the top and bottom surfaces of the insulating resin layer, and a land for attaching the terminal is formed on the outer bottom surface; 상기 부재 저면의 연결용 전도성패턴에 제1칩의 입출력패드에 미리 융착된 범핑볼을 융착시켜 이루어지는 제1칩 부착 단계와; A first chip attaching step of fusion bonding a bumping ball previously fused to an input / output pad of a first chip to a conductive pattern for connecting the bottom surface of the member; 제2칩을 상기 제1칩의 상면에 접착수단을 사용하여 적층되게 부착하여 이루어지는 제2칩 부착 단계와; A second chip attaching step of attaching a second chip laminated on the upper surface of the first chip by using an adhesive means; 제3칩의 입출력패드에 미리 융착된 범핑볼을 부재 상면의 연결용 전도성패턴에 융착시키는 동시에 상기 제2칩의 입출력패드에 융착시켜 이루어지는 제3칩 부착 단계와;A third chip attaching step of fusion bonding the bumping ball previously fused to the input / output pad of the third chip to the conductive pattern for connecting the upper surface of the member and to the input / output pad of the second chip; 상기 부재의 홀 안쪽영역을 중심으로 상기 제2칩과, 상기 각각의 범핑볼들이 집중되어 협소하게 된 공간을 액상봉지재로 인캡슐레이션 하는 단계와;Encapsulating the second chip and the space where each of the bumping balls are concentrated by using a liquid encapsulant around an inner region of the hole of the member; 상기 제1칩의 저면과 제3칩의 상면을 외부로 노출시키면서, 상기 액상 봉지재와 인출단자 부착용 랜드가 형성된 영역을 제외한 상기 부재의 상하면을 수지로 몰딩하는 단계와; Molding the upper and lower surfaces of the member, except for a region in which the liquid encapsulant and the land for attaching the extraction terminal are formed, while exposing the bottom surface of the first chip and the upper surface of the third chip to the outside; 상기 부재의 바깥쪽 저면에 형성된 인출단자 부착용 랜드에 인출단자를 융착시키는 단계로 이루어진 것을 특징으로 하는 반도체 패키지 제조 방법.A method of manufacturing a semiconductor package, comprising the step of fusing the lead-out terminal to the land for attaching the terminal is formed on the outer bottom surface of the member.
KR1020010023164A 2001-04-28 2001-04-28 Semiconductor package and method for manufacturing the same KR100747980B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010023164A KR100747980B1 (en) 2001-04-28 2001-04-28 Semiconductor package and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010023164A KR100747980B1 (en) 2001-04-28 2001-04-28 Semiconductor package and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20020083390A KR20020083390A (en) 2002-11-02
KR100747980B1 true KR100747980B1 (en) 2007-08-08

Family

ID=27702993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010023164A KR100747980B1 (en) 2001-04-28 2001-04-28 Semiconductor package and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR100747980B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003046034A (en) * 2001-07-31 2003-02-14 Nec Kagobutsu Device Kk Resin-sealed semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
KR19990033215A (en) * 1997-10-23 1999-05-15 김규현 Flip chip semiconductor package and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
KR19990033215A (en) * 1997-10-23 1999-05-15 김규현 Flip chip semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
KR20020083390A (en) 2002-11-02

Similar Documents

Publication Publication Date Title
KR100546374B1 (en) Multi chip package having center pads and method for manufacturing the same
US6803254B2 (en) Wire bonding method for a semiconductor package
KR100604821B1 (en) Stack type Ball grid array package and method for manufacturing the same
US7211900B2 (en) Thin semiconductor package including stacked dies
US7618849B2 (en) Integrated circuit package with etched leadframe for package-on-package interconnects
KR100260997B1 (en) Semiconductor package
US7763964B2 (en) Semiconductor device and semiconductor module using the same
KR100186331B1 (en) Stacked package
KR100415279B1 (en) Chip stack package and manufacturing method thereof
US6285086B1 (en) Semiconductor device and substrate for semiconductor device
US6469376B2 (en) Die support structure
US8008765B2 (en) Semiconductor package having adhesive layer and method of manufacturing the same
US6812567B2 (en) Semiconductor package and package stack made thereof
KR100747980B1 (en) Semiconductor package and method for manufacturing the same
KR100498470B1 (en) Multi chip package and method for manufacturing the same
KR100953351B1 (en) Semiconductor package and method for manufacturing the same
JP2005150771A (en) Wiring board, semiconductor device, and package stacks semiconductor device
KR100650049B1 (en) Assembly-stacked package using multichip module
KR100610916B1 (en) Semiconductor package
JP3418759B2 (en) Semiconductor package
KR100357877B1 (en) semiconductor package
KR100218633B1 (en) Ball grid array package having a carrier frame
KR100331067B1 (en) Ball grid array semiconductor package
KR100199287B1 (en) Chip scaled package using clip lead
KR100256306B1 (en) Stack multi chip module

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130805

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140805

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150804

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160802

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170728

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190725

Year of fee payment: 13