KR100746632B1 - Flip chip package structure and packaging method thereof - Google Patents

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KR100746632B1 KR1020060014558A KR20060014558A KR100746632B1 KR 100746632 B1 KR100746632 B1 KR 100746632B1 KR 1020060014558 A KR1020060014558 A KR 1020060014558A KR 20060014558 A KR20060014558 A KR 20060014558A KR 100746632 B1 KR100746632 B1 KR 100746632B1
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이태곤
허혁
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Abstract

A flip chip package structure and a packaging method are provided to economize fabrication costs and to reduce a processing time by mounting a semiconductor element on a PCB without the formation of an Au stud on an element pad. A substrate pad(21) and a solder resist(23) are selectively formed on a PCB(20). A solder layer(25) is formed on the substrate pad. A semiconductor element(30) is mounted on the PCB to arrange an element pad(31) corresponding to the solder layer. The element pad and the substrate pad are electrically connected with each other by performing a reflow process on the solder layer.

Description

플립칩 패키지 구조 및 패키징 방법{ Flip chip package structure and packaging method thereof}Flip chip package structure and packaging method

도 1은 본 발명의 바람직한 제1 실시예에 따른 플립칩 패키징 방법에 관한 순서도.1 is a flow chart related to a flip chip packaging method according to a first embodiment of the present invention.

도 2는 본 발명의 바람직한 제1 실시예에 따른 플립칩 패키징 방법에 관한 공정도.  2 is a process chart related to the flip chip packaging method according to the first embodiment of the present invention.

도 3은 본 발명의 바람직한 제2 실시예에 따른 플립칩 패키징 방법을 나타내는 공정도.3 is a process chart showing a flip chip packaging method according to a second preferred embodiment of the present invention.

도 4는 본 발명의 바람직한 제3 실시예에 따른 플립칩 패키지 구조의 단면도.4 is a cross-sectional view of a flip chip package structure according to a third preferred embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

20: 인쇄회로기판 21: 기판 패드20: printed circuit board 21: substrate pad

22: 절연층 23: 솔더 레지스트22: insulating layer 23: solder resist

24: 금속층 25: 솔더층24: metal layer 25: solder layer

27: 개구부 29: 충진재27: opening 29: filling material

30: 반도체 소자 31: 소자 패드30: semiconductor device 31: device pad

본 발명은 플립칩 패키지 구조 및 패키징 방법에 관한 것이다.The present invention relates to a flip chip package structure and a packaging method.

최근 전자제품이 소형화, 경량화되는 추세에 맞추어, 이에 탑재되는 반도체 소자 부품 또한 소형화, 박형화되는 추세에 있다. 이와 같은 기술 추세에 대응하기 위해서는 반도체 소자를 패키지용 인쇄회로기판에 실장하여 셋(Set)에 탑재하기 이전 상태까지를 일컫는 반도체 소자 패키징 기술의 발전을 요구하게 된다.Recently, in accordance with the trend of miniaturization and lightening of electronic products, semiconductor device components mounted thereon also tend to be miniaturized and thinned. In order to cope with such a technology trend, the development of semiconductor device packaging technology, which refers to a state before mounting a semiconductor device on a printed circuit board for packaging and mounting on a set, is required.

일반적으로 반도체 소자와 패키지용 인쇄회로기판을 연결하는 방법에는 고전적인 와이어 본딩 방식과 반도체 소자와 패키지용 인쇄회로기판을 동일한 풋프린트(footprint)로 접속시키는 플립칩 방식, LCD 구동 반도체 소자에 주로 사용되는 TAB방식(Tape Automated Bonding)이 있다. 이 중에서도 특히, 플립칩 방식은 반도체 소자와 패키지용 인쇄회로기판 간의 접속거리를 줄일 수 있어 반도체 소자의 속도를 향상시킬 수 있으며, 에폭시 몰딩 공정이 삭제되어 박형의 패키징에 유리하기 때문에 최근 사용빈도가 커지고 있는 패키징 기술이다. 이와 같은 플립칩 기술이 적용되는 FC-CSP(Flip Chip- Chip Size Package) 시장규모 또한 현재 대비 08년도에는 10배 이상의 고성장이 예상되는 시장이다.In general, a method of connecting a semiconductor device and a printed circuit board for a package is mainly used for a classic wire bonding method and a flip chip method for connecting a semiconductor device and a printed circuit board for a package with the same footprint. There is a TAB method (Tape Automated Bonding). In particular, the flip chip method can reduce the connection distance between the semiconductor device and the printed circuit board for the package, thereby improving the speed of the semiconductor device, and since the epoxy molding process is eliminated, it is advantageous for thin packaging, so the frequency of recent use It is a growing packaging technology. FC-CSP (Flip Chip Chip Size Package) market size is also expected to grow more than 10 times in 2008 compared to the current.

FC-CSP 기술은 크게 반도체 소자 전공정에 솔더 범프를 형성시켜 주는 솔더 범핑 방식과 기존의 와이어본딩용 반도체 소자에 형성된 패드에 반도체 소자 후공정에서 와이어본딩 설비를 사용하여 범핑을 형성하는 금 스터드(Stud) 본딩 방식으 로 크게 나누어질 수 있다. 금 스터드 본딩 방식은 반도체 소자 전공정의 공정추가로 인한 원가상승의 부담없이 플립칩 기술의 장점을 적용할 수 있어 최근 각광을 받고 있는 기술 중의 하나이다. 그러나 후공정에서 모든 반도체 소자의 패드에 금 스터드를 형성하여야 하므로 결과적으로 원가가 절감되는 것은 아니다.       FC-CSP technology is largely based on the solder bumping method for forming solder bumps in the semiconductor device pre-process and the gold studs for bumping using wire-bonding facilities in the semiconductor device post-process on pads formed in the existing wire bonding semiconductor device ( Stud can be largely divided into bonding methods. The gold stud bonding method is one of the technologies that has been in the spotlight recently because it can apply the advantages of the flip chip technology without burden of cost increase due to the additional process of the entire semiconductor device process. However, since the gold studs must be formed on the pads of all semiconductor devices in the subsequent process, the cost is not reduced.

본 발명은 새로운 플립칩 패키지 구조 및 패키징 방법을 통해 반도체 소자 전공정의 원가절감과 후공정의 원가절감을 동시에 달성하고자 한다. The present invention is to achieve the cost reduction of the front-end process and the post-process of the semiconductor device through a novel flip chip package structure and packaging method.

본 발명의 일측면은 (a) 인쇄회로기판 상면에 기판 패드를 형성하고, 솔더 레지스트를 도포하는 단계, (b) 기판 패드 상부에 솔더층을 적층하는 단계, (c) 솔더층과 소자 패드가 대응하여 접하도록 반도체 소자를 상기 인쇄회로기판 상면에 정렬하는 단계, 및 (d) 솔더층을 리플로우 하여 소자 패드와 기판 패드를 접합하는 단계를 포함하는 플립칩 패키징 방법이 제공된다. 이러한 플립칩 패키징 방법은 소자 패드에 금 스터드를 형성하지 않고 패키지 할 수 있는 방법이다.  In one aspect of the present invention, (a) forming a substrate pad on the upper surface of a printed circuit board, applying a solder resist, (b) laminating a solder layer on the substrate pad, (c) the solder layer and the device pad There is provided a flip chip packaging method comprising aligning a semiconductor device to an upper surface of the printed circuit board so as to correspond to each other, and (d) reflowing a solder layer to bond the device pad and the substrate pad. This flip chip packaging method is a method that can be packaged without forming a gold stud on the device pad.

단계 (a)는 (a1) 인쇄회로기판 상면에 기판 패드를 형성하는 단계, (a2) 인쇄회로기판 상면에 반도체 소자가 실장될 면적보다 큰 개구부를 제외하고 솔더 레지시트를 도포하는 단계를 포함할 수 있다. 개구부를 형성함으로써 반도체 소자를 쉽게 실장할 수 있고, 언더필(under fill) 공정을 쉽게 진행할 수 있게 된다.Step (a) may include (a1) forming a substrate pad on the upper surface of the printed circuit board, and (a2) applying a solder resist sheet to the upper surface of the printed circuit board except for an opening larger than an area in which the semiconductor device will be mounted. Can be. By forming the openings, the semiconductor device can be easily mounted, and the under fill process can be easily performed.

(a)단계와 상기 (b)단계 사이에, 기판 패드 상면에 금속층을 개재하는 단계 를 더 포함할 수 있다. 금속층은 반도체 소자를 지지하는 역할을 한다. 한편, 단계(d) 이후에 인쇄회로기판과 반도체 소자 사이에 충진재를 채우는 단계를 더 포함할 수 있다. 충진재는 반도체 소자를 인쇄회로기판에 고정하는 역할을 한다.Between (a) and (b), the method may further include interposing a metal layer on an upper surface of the substrate pad. The metal layer serves to support the semiconductor device. Meanwhile, after step (d), the method may further include filling the filler between the printed circuit board and the semiconductor device. The filler serves to fix the semiconductor device to the printed circuit board.

본 발명의 다른 측면은, 절연층과, 절연층 상면에 소정의 개구부를 제외하고 적층되는 솔더 레지스트와, 절연층 상면에 형성되되 개구부 내부에 위치하는 기판 패드와, 기판 패드 상부에 적층된 솔더층과, 소자 패드를 포함하며 솔더층에 상기 소자 패드가 접합되는 반도체 소자와, 개구부에 충진되어 반도체 소자를 절연층에 고정하는 충진재를 포함하는 플립칩 패키지 구조가 제공된다. 이러한 구조는 금 스터드를 형성하지 않고 반도체 소자를 패키지하는 구조 이다.According to another aspect of the present invention, there is provided an insulating layer, a solder resist laminated on the insulating layer except for a predetermined opening, a substrate pad formed on the upper surface of the insulating layer and positioned inside the opening, and a solder layer stacked on the substrate pad. And a semiconductor device including device pads and a semiconductor device to which the device pads are bonded to a solder layer, and a filler filling an opening to fix the semiconductor device to an insulating layer. This structure is a structure for packaging a semiconductor device without forming a gold stud.

기판 패드와 솔더층 사이에 금속층이 개재될 수 있다. 금속층은 반도체 소자를 지지하는 역할을 한다. 금속층은 니켈을 포함할 수 있다. 솔더층은 기판 패드 보다 용융점이 낮은 것이 바람직하다. 이는 리플로우 공정을 진행하기 위함이다.A metal layer may be interposed between the substrate pad and the solder layer. The metal layer serves to support the semiconductor device. The metal layer may comprise nickel. It is preferable that a solder layer has a melting point lower than a board | substrate pad. This is to proceed with the reflow process.

한편, 개구부의 면적은 상기 반도체 소자의 면적보다 큰 것이 바람직하다. 이는 충진재를 외부에서 쉽게 주입하기 위함이다.On the other hand, the area of the opening is preferably larger than the area of the semiconductor element. This is to easily inject the filler from the outside.

이하, 본 발명에 따른 플립칩 패키지 구조 및 패키징 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the flip chip package structure and packaging method according to the present invention will be described in detail with reference to the accompanying drawings, and in the following description with reference to the accompanying drawings, the same or corresponding components are the same regardless of the reference numerals. Reference numerals will be given and duplicate description thereof will be omitted.

도 1은 본 발명의 바람직한 제1 실시예에 따른 플립칩 패키징 방법에 관한 순서도, 도 2는 본 발명의 바람직한 제1 실시예에 따른 플립칩 패키징 방법에 관한 공정도이다. 도 2를 참조하면, 인쇄회로기판(20), 기판 패드(21), 절연층(22), 솔더 레지스트(23), 금속층(24), 솔더층(25), 개구부(27), 충진재(29), 반도체 소자(30), 소자 패드(31)가 도시되어 있다. 1 is a flowchart illustrating a flip chip packaging method according to a first preferred embodiment of the present invention, and FIG. 2 is a flowchart illustrating a flip chip packaging method according to a first preferred embodiment of the present invention. 2, the printed circuit board 20, the substrate pad 21, the insulating layer 22, the solder resist 23, the metal layer 24, the solder layer 25, the opening 27, and the filler 29 ), A semiconductor device 30, and a device pad 31 are shown.

도 1의 S11단계는 인쇄회로기판(20) 상면에 기판 패드를 형성하고, 솔더 레지시트(23)를 도포하는 단계이다. 도 2의 (a)와 같이 기판 패드(21a)는 소자 패드(31)와 접속될 부분으로 외부로 노출되어야 한다. 이러한 기판 패드(21)는 도전성 재료로 형성된다. 기판 패드(21)는 동박적층판을 서브트렉티브(subtractive) 공법으로 형성하거나, 절연판 상면에 세미-에디티브(semi-additive) 공법으로 형성할 수 있다. 이러한 공법은 당업계에 널리 알려진 것이므로 상세한 설명은 생략한다. 일반적으로 솔더 레지스트(23)는 기판 패드(21) 상면을 제외하고 절연층(22) 상면에 도포된다. 그러나 본 실시예에서는 기판 패드(21)는 물론 반도체 소자(30)가 실장될 면적보다 좀 더 큰 형태의 개구부(27)에도 솔더 레지스트(23)를 도포하지 않는다. 개구부(27)의 크기를 반도체 소자(30)의 면적보다 크게 한 것은 충진재(27)를 개구부(27) 내부로 채울 수 있는 공간을 외부에서 확보하기 위함이다.In step S11 of FIG. 1, a substrate pad is formed on an upper surface of the printed circuit board 20, and a solder resist sheet 23 is applied. As shown in FIG. 2A, the substrate pad 21a should be exposed to the outside as a portion to be connected to the device pad 31. The substrate pad 21 is formed of a conductive material. The substrate pad 21 may be formed of a copper clad laminate by a subtractive method, or may be formed by a semi-additive method on an upper surface of an insulating plate. Since this method is well known in the art, a detailed description thereof will be omitted. In general, the solder resist 23 is applied to the upper surface of the insulating layer 22 except for the upper surface of the substrate pad 21. However, in the present exemplary embodiment, the solder resist 23 is not applied to the substrate pad 21 but also to the opening 27 having a shape larger than the area where the semiconductor device 30 is to be mounted. The size of the opening 27 is larger than the area of the semiconductor device 30 in order to secure a space for filling the filler 27 into the opening 27 from the outside.

기판 패드(21) 상면에는 금속층(24)을 개재할 수 있다. 금속층(24)을 개재하는 것은 선택적 사항이다. 금속층(24)은 일정한 두께를 확보할 뿐만 아니라, 반도체 소자(30)가 실장될 때 반도체 소자(30)를 지지하는 역할을 한다. 이러한 금속 층(24)은 용융점이 후에 적층될 솔더층(25)보다 높은 재료를 사용하는 것이 바람직하며, 경도가 높은 것이 좋다. 이러한 금속층(24)의 재료로 니켈을 사용할 수 있다. A metal layer 24 may be interposed on the upper surface of the substrate pad 21. Interposing the metal layer 24 is optional. The metal layer 24 not only secures a constant thickness, but also supports the semiconductor device 30 when the semiconductor device 30 is mounted. The metal layer 24 is preferably made of a material that is higher than the solder layer 25 to be laminated after the melting point, and preferably high in hardness. Nickel may be used as the material of the metal layer 24.

도 2의 (c)에서는 금속층(24)에 솔더층(25)를 적층하는 과정이다. 금속층(24)을 형성하지 않은 경우에는 기판 패드(21) 상면에 솔더층(25)이 적층된다. 적층 방법은 도금으로 하는 것이 일반적이나, 스퍼터나 스크린 프린터 등을 이용할 수도 있을 것이다. 이러한 솔더층(25)은 후에 소자 패드(31)와 기판 패드(21)를 리플로우(reflow)공정으로 접합하는 역할을 한다. 따라서 솔더층(25)은 용융점이 기판 패드(21)나 금속층(24)보다 낮은 금속이어야 한다. 이러한 금속의 예로는 주석(Sn), 주석과 은의 합금(Sn-Ag), 주석과 은 및 구리의 합금(Sn-Ag-Cu) 등이 있다. In FIG. 2C, the solder layer 25 is laminated on the metal layer 24. When the metal layer 24 is not formed, the solder layer 25 is stacked on the upper surface of the substrate pad 21. The lamination method is generally made of plating, but a sputter or a screen printer may be used. The solder layer 25 later serves to bond the device pad 31 and the substrate pad 21 in a reflow process. Therefore, the solder layer 25 should be a metal having a melting point lower than that of the substrate pad 21 or the metal layer 24. Examples of such metals include tin (Sn), alloys of tin and silver (Sn-Ag), alloys of tin, silver and copper (Sn-Ag-Cu), and the like.

도 2의 (d)에서는 반도체 소자(30)를 실장하는 예를 보여준다. 반도체 소자(30)를 소자 패드(31)와 솔더층(25)이 대응되도록 정렬한다. 개구부(27)가 반도체 소자(30)의 면적보다 넓게 형성되어 있기 때문에 반도체 소자(30)는 솔더 레지스트(23)와 접촉하지 않고 인쇄회로기판(20) 상면에 정렬할 수 있다. 도 2의 (d)와 같이 금속층(24)이 기판 패드(21) 상면에 적층되어 있는 경우에는 일정한 두께를 확보할 수 있게 되고 반도체 소자(30)를 지지하는 금 스터드 역할을 한다. 따라서, 본 실시예의 방법은 소자 패드(31)에 금 스터드를 형성하지 않고 인쇄회로기판(20)에 반도체 소자(30)를 실장할 수 있게 된다. 2D illustrates an example in which the semiconductor device 30 is mounted. The semiconductor device 30 is aligned such that the device pad 31 and the solder layer 25 correspond to each other. Since the opening 27 is wider than the area of the semiconductor device 30, the semiconductor device 30 may be aligned on the upper surface of the printed circuit board 20 without contacting the solder resist 23. As shown in FIG. 2D, when the metal layer 24 is stacked on the upper surface of the substrate pad 21, it is possible to secure a certain thickness and serve as a gold stud for supporting the semiconductor device 30. Therefore, the method of the present embodiment enables the semiconductor device 30 to be mounted on the printed circuit board 20 without forming the gold studs on the device pad 31.

도 2의 (e)는 리플로우를 실시하는 과정이다. 솔더층(25)과 소자 패드(31)를 접촉한 상태에서 일정한 고온에서 리플로우를 실시한다. 이때 용융점이 낮은 솔더 층(25)은 액화되고 표면 장력에 의하여 최소 부피를 유지하면서 금속층(24)과 소자 패드(31)에 달라 붙게 된다. 이후 냉각하면 소자 패드(31)는 금속층(24)에 접합된다. 금속층(24)을 형성하지 않은 경우에는 기판 패드(21) 상면의 솔더층(25)을 리플로우 하여 소자 패드(31)와 접합한다. 2E illustrates a process of performing reflow. The reflow is performed at a constant high temperature while the solder layer 25 is in contact with the device pad 31. At this time, the solder layer 25 having a low melting point is liquefied and adheres to the metal layer 24 and the device pad 31 while maintaining a minimum volume by surface tension. After cooling, the device pad 31 is bonded to the metal layer 24. When the metal layer 24 is not formed, the solder layer 25 on the upper surface of the substrate pad 21 is reflowed and joined to the element pad 31.

도 2의 (f)는 언더필(under fill)공정을 실시하는 예로서 개구부(27) 내부에 충진재(29)를 채워 넣는다. 개구부(27)의 넓이가 반도체 소자(30)의 면적보다 크기 때문에 충진재(29)를 쉽게 주입할 수 있다. 또한, 솔더 레지스트(23)가 댐 역할을 하므로 충진재(29)가 흘러 넘칠 가능성이 낮아진다. 충진재(29)로는 일반적으로 에폭시를 사용한다. 충진재(20)는 반도체 소자(30)와 인쇄회로기판(20) 사이에 채워져 반도체 소자(30)를 고정하는 역할을 한다. FIG. 2 (f) fills the filler 29 in the opening 27 as an example of performing an under fill process. Since the width of the opening 27 is larger than the area of the semiconductor device 30, the filler 29 may be easily injected. In addition, since the solder resist 23 acts as a dam, the possibility of the filler 29 overflowing is reduced. As the filler 29, epoxy is generally used. The filler 20 is filled between the semiconductor device 30 and the printed circuit board 20 to fix the semiconductor device 30.

도 3은 본 발명의 바람직한 제2 실시예에 따른 플립칩 패키징 방법을 나타내는 공정도이다. 도 3을 참조하면, 인쇄회로기판(20), 기판 패드(21), 절연층(22), 솔더 레지스트(23), 금속층(24), 솔더층(25), 충진재(29), 반도체 소자(30), 소자 패드(31)가 도시되어 있다. 3 is a flowchart illustrating a flip chip packaging method according to a second exemplary embodiment of the present invention. Referring to FIG. 3, a printed circuit board 20, a substrate pad 21, an insulating layer 22, a solder resist 23, a metal layer 24, a solder layer 25, a filler 29, and a semiconductor device ( 30, the device pad 31 is shown.

도 3의 공정도는 도 2에서와 같은 개구부(27)를 형성하지 않고, 반도체 소자(30)를 실장하는 방법을 나타낸다. 개구부(27)를 형성하지 않을 경우에는 솔더 레지스트(23)에 의해 반도체 소자(30) 실장이 원활하지 않을 수 있다. 따라서 금속층(24)을 기판 패드(21) 상면에 적층하는 것이 바람직하다. 나머지 공정은 도 2에서 설명한 바와 같으므로 상세한 설명을 생략한다.3 shows a method of mounting the semiconductor device 30 without forming the openings 27 as shown in FIG. When the opening 27 is not formed, the semiconductor device 30 may not be smoothly mounted by the solder resist 23. Therefore, it is preferable to laminate the metal layer 24 on the upper surface of the substrate pad 21. Since the remaining steps are the same as those described with reference to FIG. 2, detailed descriptions are omitted.

도 4는 본 발명의 바람직한 제3 실시예에 따른 플립칩 패키지 구조의 단면도이다. 도 4를 참조하면, 인쇄회로기판(20), 기판 패드(21), 절연층(22), 솔더 레지스트(23), 금속층(24), 솔더층(25), 개구부(27), 충진재(29), 반도체 소자(30), 소자 패드(31)가 도시되어 있다.4 is a cross-sectional view of a flip chip package structure according to a third embodiment of the present invention. Referring to FIG. 4, the printed circuit board 20, the substrate pad 21, the insulating layer 22, the solder resist 23, the metal layer 24, the solder layer 25, the opening 27, and the filler 29 ), A semiconductor device 30, and a device pad 31 are shown.

절연층(22) 상면에는 기판 패드(21)와 솔더 레지스트(23)가 적층되어 있다. 기판 패드(21)는 반도체 소자(30)와 전기적으로 연결될 단자부 역할을 한다. 기판 패드(21) 상면에는 금속층(24)과 솔더층(25)이 적층될 수 있다. 금속층(24)을 적층하는 것은 선택적 사항이다. 금속층(24)은 반도체 소자(30)를 지지하는 역할을 하며, 경도가 높아야 한다. 여러 가지 금속이 사용될 수 있으나 니켈을 일반적으로 사용한다. 솔더층(25)은 기판 패드(21) 상면에 바로 적층할 수도 있고, 금속층(24)이 적층된 경우에는 금속층(24) 상면에 적층할 수도 있다. 솔더층(25)은 기판 패드(21)나 금속층(24) 보다 용융점이 낮은 재료가 사용된다. 솔더층(25)는 반도체 소자 단자부(31)와 접착되어 전기적으로 연결되어 있다. The substrate pad 21 and the soldering resist 23 are laminated | stacked on the insulating layer 22 upper surface. The substrate pad 21 serves as a terminal to be electrically connected to the semiconductor device 30. The metal layer 24 and the solder layer 25 may be stacked on the upper surface of the substrate pad 21. Laminating the metal layer 24 is optional. The metal layer 24 serves to support the semiconductor device 30 and should have a high hardness. Various metals can be used but nickel is generally used. The solder layer 25 may be directly laminated on the upper surface of the substrate pad 21, or may be laminated on the upper surface of the metal layer 24 when the metal layers 24 are stacked. The solder layer 25 is made of a material having a lower melting point than the substrate pad 21 or the metal layer 24. The solder layer 25 is bonded and electrically connected to the semiconductor element terminal portion 31.

위에서 설명한 바와 같이 기판 패드(21) 상면에는 솔더 레지스트(23)가 적층되지 않는다. 기판 패드(21)는 반도체 소자(30)와 전기적으로 연결될 부분이기 때문이다. 또한 본 실시예에서는 절연층(22)과 반도체 소자(30) 사이의 공간에도 솔더 레지스트(23)가 도포되지 않은 개구부(27)를 형성하였다. 개구부(27)는 면적이 반도체 소자(30)보다 큰 것이 바람직하다. 이는 반도체 소자(30)를 실장할 경우 솔더 레지스트(23)가 결합 공간에 위치하여 장애가 되지 않도록 하기 위함이다. 또한 개구부(27)의 면적이 반도체 소자(30) 보다 큰 경우 개구부(27)가 외부에 쉽게 노출되므로 충진재(29)를 쉽게 채울 수 있게 된다.As described above, the solder resist 23 is not stacked on the upper surface of the substrate pad 21. This is because the substrate pad 21 is a portion to be electrically connected to the semiconductor element 30. In this embodiment, the openings 27 in which the solder resist 23 is not applied are formed in the space between the insulating layer 22 and the semiconductor element 30. The opening 27 preferably has a larger area than the semiconductor element 30. This is to prevent the solder resist 23 from being located in the bonding space when the semiconductor device 30 is mounted. In addition, when the area of the opening 27 is larger than the semiconductor device 30, the opening 27 is easily exposed to the outside, thereby easily filling the filler 29.

충진재(29)는 반도체 소자(30)와 절연층(22) 사이에 위치한다. 충진재(29)는 반도체 소자(30)를 절연층(22)에 고정하는 역할을 한다. 충진재(29)는 에폭시를 일반적으로 사용하며, 개구부(27) 내부에 위치한다. The filler 29 is positioned between the semiconductor device 30 and the insulating layer 22. The filler 29 serves to fix the semiconductor device 30 to the insulating layer 22. Filler 29 generally uses epoxy and is located within opening 27.

본 발명의 기술 사상이 상술한 실시예에 따라 구체적으로 기술되었으나, 상술한 실시예는 그 설명을 위한 것이지 그 제한을 위한 것이 아니며, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described embodiments, the above-described embodiments are for the purpose of description and not of limitation, and a person of ordinary skill in the art will appreciate It will be understood that various embodiments are possible within the scope.

이와 같은 구성을 갖는 본 발명에 의하면, 소자 패드에 금 스터드를 형성하지 않고 반도체 소자를 패키지용 인쇄회로기판에 실장할 수 있게 된다. 따라서, 공정 비용 및 시간을 단축할 수 있게 된다. 또한 개구부를 형성한 뒤 언더필 공정을 진행함으로써 충진재가 흘러 넘치는 가능성을 줄일 수 있다. According to the present invention having such a configuration, a semiconductor device can be mounted on a printed circuit board without forming a gold stud on the device pad. Therefore, process cost and time can be shortened. In addition, after the opening is formed, the underfill process may be performed to reduce the possibility of overflow of the filler.

Claims (9)

삭제delete (a) 인쇄회로기판 상면에 기판 패드를 형성하고, 상기 인쇄회로기판 표면에 솔더 레지시트를 도포하는 단계;(a) forming a substrate pad on an upper surface of the printed circuit board and applying a solder resist sheet to the surface of the printed circuit board; (b) 상기 기판 패드 상부에 솔더층을 형성하는 단계; (b) forming a solder layer on the substrate pad; (c) 상기 솔더층과 소자 패드가 대응하여 접하도록 반도체 소자를 상기 인쇄회로기판 상면에 정렬하는 단계; 및 (c) arranging a semiconductor device on an upper surface of the printed circuit board such that the solder layer and the device pad correspond to each other; And (d) 상기 솔더층을 리플로우 하여 상기 소자 패드와 상기 기판 패드를 전기적으로 연결하는 단계를 포함하는 플립칩 패키징 방법에 있어서,(d) reflowing the solder layer to electrically connect the device pad and the substrate pad, wherein the flip chip packaging method comprises: 상기 단계 (a)는,Step (a) is, (a1) 인쇄회로기판 상면에 상기 기판 패드를 형성하는 단계; 및(a1) forming the substrate pad on an upper surface of the printed circuit board; And (a2) 상기 인쇄회로기판 상면에 상기 반도체 소자가 실장될 면적보다 큰 개구부를 제외하고 솔더 레지시트를 도포하는 단계를 포함하는 플립칩 패키징 방법. and (a2) applying a solder resist sheet to an upper surface of the printed circuit board except for an opening larger than an area in which the semiconductor device is to be mounted. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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