KR100741581B1 - Shallow trench isolation method for manufacturing CMOS image sensor device - Google Patents
Shallow trench isolation method for manufacturing CMOS image sensor device Download PDFInfo
- Publication number
- KR100741581B1 KR100741581B1 KR1020050124907A KR20050124907A KR100741581B1 KR 100741581 B1 KR100741581 B1 KR 100741581B1 KR 1020050124907 A KR1020050124907 A KR 1020050124907A KR 20050124907 A KR20050124907 A KR 20050124907A KR 100741581 B1 KR100741581 B1 KR 100741581B1
- Authority
- KR
- South Korea
- Prior art keywords
- image sensor
- cmos image
- oxide film
- forming
- trench isolation
- Prior art date
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims abstract description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
Abstract
본 발명은 CMOS 이미지 센서의 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 이미지 센서의 제조를 위한 셀로우 트랜치 소자분리막 공정을 적용시 픽셀 부분의 절연막을 기존의 마스크 패턴을 이용하여 제거함으로써 CMP후 연마정지막 위에 절연막이 잔류하는 것을 방지할 수 있는 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a CMOS image sensor, and more particularly, after the CMP polishing by removing the insulating film of the pixel portion using a conventional mask pattern when applying the cell trench trench isolation process for manufacturing a CMOS image sensor A method of forming a cell trench trench isolation film of a CMOS image sensor capable of preventing the insulating film from remaining on the stop film.
본 발명의 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법은, CMOS 이미지 센서제조를 위한 패드 산화막, 실리콘질화막을 순차로 적층한 웨이퍼 상에 사진/식각 공정을 진행하는 트랜치 형성 단계; 상기 웨이퍼 상에 필드 절연막을 증착하는 필드 산화막 형성단계; 상기 적층된 필드 산화막을 역 식각 공정과 CMP 공정을 진행하여 제거하는 필드 산화막 제거단계; 상기 웨이퍼에 노출된 실리콘질화막을 제거하는 질화막 제거단계;로 이루어진 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에 있어서, 상기 필드산화막 제거단계는 기존의 마스크를 사용하여 역 식각을 진행하는 것을 특징으로 한다.A method of forming a shallow trench isolation layer of a CMOS image sensor according to the present invention includes a trench forming step of performing a photo / etch process on a wafer in which a pad oxide film and a silicon nitride film are sequentially stacked for manufacturing a CMOS image sensor; Forming a field oxide film on the wafer; A field oxide film removing step of removing the stacked field oxide film through a reverse etching process and a CMP process; A method of forming a shallow trench isolation layer in a CMOS image sensor, the method comprising: removing a silicon nitride film exposed to the wafer; wherein the field oxide film removing step is performed by reverse etching using a conventional mask. It is done.
본 발명에 따른 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에 의하면 역 식각 공정의 진행을 위해 기존의 마스크를 사용함으로써 추가적인 마스크 제작이 필요 없게 되어 생산원가를 절감할 수 있는 효과가 있다.According to the method of forming the cell trench trench isolation layer of the CMOS image sensor according to the present invention, by using an existing mask for the progress of the reverse etching process, there is no need to manufacture additional masks, thereby reducing the production cost.
CMOS 이미지 센서, 셀로우 트랜치 분리막형성(STI), 역 식각, 픽셀 CMOS image sensor, shallow trench isolation (STI), reverse etching, pixel
Description
도 1은 종래의 STI 공정을 적용하여 CMOS 이미지 센서를 제조하는 방법을 나타내는 공정순서도,1 is a process flowchart showing a method of manufacturing a CMOS image sensor by applying a conventional STI process;
도 2는 하나의 칩에서 CMOS 이미지 센서의 활성영역 래이어의 패턴의 밀도를 보여주는 다이맵(die map), Figure 2 is a die map showing the density of the pattern of the active area layer of the CMOS image sensor on one chip,
도 3은 CMOS 이미지 센서의 활성영역의 래이아웃 사진,3 is a layout image of an active region of a CMOS image sensor;
도 4는 본 발명의 일실시예에 따른 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법을 나타내는 흐름도.4 is a flowchart illustrating a method of forming a shallow trench isolation layer in a CMOS image sensor according to an exemplary embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Explanation of symbols for main parts of drawings *
10 : 웨이퍼 20 : 패드 산화막10
30 : 실리콘질화막 40 : 트랜치30
50 : 필드 절연막50: field insulating film
본 발명은 CMOS 이미지 센서의 제조방법에 관한 것으로, 더욱 상세하게는 CMOS 이미지 센서의 제조를 위한 셀로우 트랜치 소자분리막 공정을 적용시 픽셀 부분의 절연막을 기존의 마스크 패턴을 이용하여 제거함으로써 CMP후 연마정지막 위에 절연막이 잔류하는 것을 방지할 수 있는 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a CMOS image sensor, and more particularly, after the CMP polishing by removing the insulating film of the pixel portion using a conventional mask pattern when applying the cell trench trench isolation process for manufacturing a CMOS image sensor A method of forming a cell trench trench isolation film of a CMOS image sensor capable of preventing the insulating film from remaining on the stop film.
일반적으로 이미지 센서(image sensor)는 화상 정보를 포함한 광학 정보를 전기적 신호로 변환하는 장치를 말한다. 이러한 이미지 센서 중에 CMOS (complementary metal oxide semiconductor, 이하 'CMOS'라 한다.) 이미지 센서는 CMOS 공정기술을 이용하여 광학적인 이미지를 전기적인 신호로 변환시키는 반도체 소자로서, 각 화소(pixel)마다 필요한 갯수의 트랜지스터를 만들고 이것을 이용하여 차례로 신호를 검출하는 스위칭 방식을 채용하고 있다.In general, an image sensor refers to a device that converts optical information including image information into an electrical signal. Among these image sensors, a complementary metal oxide semiconductor (CMOS) image sensor is a semiconductor device that converts an optical image into an electrical signal using a CMOS process technology and is required for each pixel. The switching method of making transistors and detecting signals in sequence using them is adopted.
또한 셀로우 트랜치 소자분리(shallow trench isolation, 이하 'STI'라한다.) 방식은 종래의 두꺼운 산화막을 선택적으로 성장시켜서 소자분리막을 형성하는 LOCOS(local oxidation of silicon)의 기술이 최근 소자 설계룰(design rule)이 서브미크론(submicron)이하로 내려감에 따라 새로이 소자분리 기술로 채용되는 기술이다.In addition, shallow trench isolation (STI) is a technique of local oxidation of silicon (LOCOS) that selectively grows a thick oxide film to form a device isolation film. As the design rule is lowered below the submicron, it is newly adopted as a device isolation technology.
도 1은 종래의 STI 공정을 적용하여 CMOS 이미지 센서를 제조하는 방법을 나타내는 공정순서도이다.1 is a process flowchart showing a method of manufacturing a CMOS image sensor by applying a conventional STI process.
첨부한 도 1에 도시한 바와 같이, 먼저 웨이퍼(10) 상에 패드 산화막(20), 실리콘질화막(30)을 순차로 적층하고, 상기 웨이퍼에 사진/식각 공정을 진행하여 필드영역(field region)의 실리콘질화막(30), 패드 산화막(20), 및 소정두께의 실리콘층을 제거하여 트랜치(40)를 형성한다.(도 1a) As shown in FIG. 1, first, the
이후 상기 웨이퍼 상에 필드 절연막(50)을 증착한다.(도 1b)After that, a field
이후 역 식각(reverse etching)을 통해서 넓은 활성영역(active region)에 존재하는 필드 절연막(50a)을 제거한 후(도 1c), 상기 웨이퍼의 넓은 활성 영역 및 좁은 활성 영역 위에 잔류하는 필드 산화막(50a, b)을 CMP(chemical mechanical polish, 이하 'CMP'라 한다.) 공정으로 평탄화하면서 제거한다.(도 1d)After removing the
이후 상기 웨이퍼의 활성영역 위에 남아있는 실리콘질화막(30)을 제거함으로써 소자간 분리막이 형성되는 것이다.(도 1e)Thereafter, the isolation layer between the devices is formed by removing the
상기 도 1c에서 역 식각이 필요한 이유는 픽셀(pixel)영역과 같이 패턴이 넓은 곳은 필드 산화막(50)이 두껍게 증착되고, 또한 패턴 밀도가 높은 지역은 후속되는 CMP 공정 진행시에 필드 산화막(50)이 완전히 제거되지 않고 잔류할 수 있게 되어 후속공정인 실리콘질화막 제거단계에서 상기 잔류된 필드산화막으로 인하여 불완전한 실리콘질화막 제거현상이 초래되어 소자불량의 원인이 되기 때문이다.The reason why the reverse etching is required in FIG. 1C is that the
따라서 이러한 문제를 방지하기 위하여 따로 넓은 활성영역 부분의 필드산화막을 식각하여 공정마진(process margin)을 확보할 필요가 있기 때문이다.Therefore, in order to prevent such a problem, it is necessary to secure a process margin by separately etching the field oxide film in the wide active region.
도 2는 하나의 칩에서 CMOS 이미지 센서의 활성영역 래이어(active layer)의 패턴의 밀도를 보여주는 다이맵(die map)이며, 도 3은 CMOS 이미지 센서의 활성영역의 래이아웃(layout) 사진이다. FIG. 2 is a die map showing the density of a pattern of an active layer active layer of a CMOS image sensor in one chip, and FIG. 3 is a layout image of an active area of a CMOS image sensor. .
일반적으로 첨부한 도 2에 도시한 바와 같이 픽셀지역은 상기 다이맵의 중앙에 위치하며 주변회로부는 상기 픽셀지역의 주변부에 위치한다. 상기 다이맵에서 중앙에 위치한 픽셀지역은 포토 다이오드(photo diode)가 형성될 부분으로서 패턴밀도가 90 내지 100 정도의 높은 패턴 밀도를 보여주고 있다. 또한 첨부한 도 3에 도시한 바와 같이 상기 픽셀은 넓은 활성영역을 갖는 패턴이다.In general, as shown in FIG. 2, the pixel region is located at the center of the die map, and the peripheral circuitry is located at the periphery of the pixel region. The pixel region located in the center of the die map is a portion where a photo diode is to be formed, and shows a high pattern density of about 90 to 100. In addition, as shown in FIG. 3, the pixel is a pattern having a wide active area.
그러나 종래의 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에서는 전술한 CMP 공정 진행완료 후에 활성영역 위에 필드 산화막이 잔류하는 문제를 해결하기 위하여 역 식각 공정의 진행을 위한 추가적인 마스크 제작에 따른 생산 비용이 증가하는 문제점이 있다.However, in the conventional method of forming a shallow trench isolation layer of a CMOS image sensor, in order to solve the problem that the field oxide film remains on the active region after the completion of the CMP process described above, the production cost according to the additional mask fabrication for the reverse etching process There is an increasing problem.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 역 식각 공정의 진행을 위한 추가적인 마스크 제작이 필요없는 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a shallow trench isolation layer of a CMOS image sensor that does not require additional mask fabrication for the reverse etching process.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법은, CMOS 이미지 센서제조를 위한 패드 산화막, 실리콘질화막을 순차로 적층한 웨이퍼 상에 사진/식각 공정을 진행하는 트랜치 형성 단계; 상기 웨이퍼 상에 필드 절연막을 증착하는 필드 산화막 형성단계; 상기 적층된 필드 산화막을 역 식각 공정과 CMP 공정을 진행하여 제거하는 필드 산화막 제거단계; 상기 웨이퍼에 노출된 실리콘질화막을 제거하는 질화막 제거단계;로 이 루어진 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에 있어서, 상기 필드산화막 제거단계는 기존의 마스크를 사용하여 역 식각을 진행하는 것을 특징으로 한다.The method for forming the cell trench trench isolation film of the CMOS image sensor of the present invention for realizing the above object is to perform a photo / etch process on a wafer in which a pad oxide film and a silicon nitride film are sequentially stacked for manufacturing a CMOS image sensor. An ongoing trench forming step; Forming a field oxide film on the wafer; A field oxide film removing step of removing the stacked field oxide film through a reverse etching process and a CMP process; A method of forming a shallow trench isolation layer of a CMOS image sensor comprising: removing a silicon nitride film exposed to the wafer; wherein the field oxide film removing step is performed by performing reverse etching using a conventional mask. It is characterized by.
또한, 상기 필드산화막 제거단계에서 사용하는 기존의 마스크는 이온 주입 마스크, 메탈 1 마스크, 메탈 2 마스크, 메탈 3 마스크 중 어느 하나를 사용하여 역 식각을 진행하는 것을 특징으로 한다.In addition, the conventional mask used in the field oxide film removing step is characterized in that the reverse etching by using any one of the ion implantation mask, metal 1 mask,
또한, 상기 필드산화막 제거단계에서 진행되는 역 식각은 건식식각 또는 습식식각으로 진행하는 것을 특징으로 한다.In addition, the reverse etching performed in the field oxide film removing step may be performed by dry etching or wet etching.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 일실시예에 따른 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법을 나타내는 흐름도이다.4 is a flowchart illustrating a method of forming a shallow trench isolation layer in a CMOS image sensor according to an exemplary embodiment of the present invention.
본 발명의 일실시예에 따른 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법은 트랜치 형성 단계, 필드 산화막 형성단계, 필드 산화막 제거단계, 질화막 제거단계를 포함하여 이루어져 있으며, 상기 트랜치 형성 단계, 필드 산화막 형성단계, 질화막 제거단계의 작용은 종래의 기술과 동일하므로 설명의 중복을 피하기 위하여 상세한 설명은 생략하고, 새로이 부가되는 단계들의 작용을 중심으로 하여 상세히 설명한다.The method for forming a shallow trench isolation layer of a CMOS image sensor according to an exemplary embodiment of the present invention includes a trench forming step, a field oxide film forming step, a field oxide film removing step, and a nitride film removing step. Since the operation of the oxide film forming step and the nitride film removing step is the same as in the prior art, the detailed description will be omitted in order to avoid duplication of description, and will be described in detail based on the operation of the newly added steps.
본 발명의 일실시예에 따른 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법은 상기 필드산화막 제거단계에서 기존의 마스크를 사용하여 역 식각을 진행하는 것을 특징으로 한다.A method of forming a shallow trench isolation layer of a CMOS image sensor according to an embodiment of the present invention is characterized in that the reverse etching is performed using a conventional mask in the field oxide removal step.
이를 위하여 주로 넓은 패턴이 형성되는 픽셀지역에 패턴 형성이 이루어지는 이온주입 마스크, 메탈 1 마스크, 메탈 2 마스크, 메탈 3 마스크 중 어느 하나를 사용하여 역 식각을 진행하는 것이 바람직하다.For this purpose, it is preferable to perform reverse etching by using any one of an ion implantation mask, a metal 1 mask, a
따라서, 기존의 역 식각 공정을 위한 별도의 마스크 제작에 따른 비용을 절감하게 된다. 또한 필요에 따라서는 상기 마스크의 패턴이 반대인 경우 네가티브 광감제(negative photoresist)를 사용하여 사진/식각 공정을 진행할 수도 있다.Therefore, the cost of manufacturing a separate mask for the conventional reverse etching process is reduced. If necessary, when the mask pattern is reversed, a photo / etching process may be performed using a negative photoresist.
또한, 상기 필드산화막 제거단계에서 진행되는 역 식각은 건식식각 또는 습식식각으로 진행하는 것이 바람직하다.In addition, the reverse etching performed in the field oxide film removing step may be performed by dry etching or wet etching.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정/변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways within the scope not departing from the technical gist of the present invention. will be.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 CMOS 이미지 센서의 셀로우 트랜치 소자분리막의 형성방법에 의하면 역 식각 공정의 진행을 위해 기존의 마스크를 사용함으로써 추가적인 마스크 제작이 필요 없게 되어 생산원가를 절감할 수 있는 효과가 있다.As described in detail above, according to the method of forming the cell trench trench isolation layer of the CMOS image sensor according to the present invention, by using an existing mask for the progress of the reverse etching process, additional mask fabrication is unnecessary, thereby reducing the production cost. It can be effective.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050124907A KR100741581B1 (en) | 2005-12-17 | 2005-12-17 | Shallow trench isolation method for manufacturing CMOS image sensor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050124907A KR100741581B1 (en) | 2005-12-17 | 2005-12-17 | Shallow trench isolation method for manufacturing CMOS image sensor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070064449A KR20070064449A (en) | 2007-06-21 |
| KR100741581B1 true KR100741581B1 (en) | 2007-07-20 |
Family
ID=38364093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050124907A KR100741581B1 (en) | 2005-12-17 | 2005-12-17 | Shallow trench isolation method for manufacturing CMOS image sensor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100741581B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000044882A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method for forming shallow trench isolation film of semiconductor device |
| KR20040038138A (en) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | Reverse etchback method to improve STI process |
| KR20040059943A (en) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | Fabricating method of CMOS image sensor having reduced dark current with nitride layer and hydrogen annealing |
-
2005
- 2005-12-17 KR KR1020050124907A patent/KR100741581B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000044882A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Method for forming shallow trench isolation film of semiconductor device |
| KR20040038138A (en) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | Reverse etchback method to improve STI process |
| KR100548513B1 (en) | 2002-10-31 | 2006-02-02 | 매그나칩 반도체 유한회사 | Reverse etchback method to improve STI process |
| KR20040059943A (en) * | 2002-12-30 | 2004-07-06 | 주식회사 하이닉스반도체 | Fabricating method of CMOS image sensor having reduced dark current with nitride layer and hydrogen annealing |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070064449A (en) | 2007-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6130168A (en) | Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process | |
| JP4598047B2 (en) | Manufacturing method of semiconductor device | |
| JP3645142B2 (en) | Semiconductor wafer processing method and semiconductor device manufacturing method | |
| KR100741581B1 (en) | Shallow trench isolation method for manufacturing CMOS image sensor device | |
| KR20010046153A (en) | Method of manufacturing trench type isolation layer in semiconductor device | |
| KR100670911B1 (en) | Method of manufacturing a semiconductor device | |
| US6924220B1 (en) | Self-aligned gate formation using polysilicon polish with peripheral protective layer | |
| US6020251A (en) | Method of forming buried diffusion junctions in conjunction with shallow-trench isolation structures in a semiconductor device | |
| KR100937661B1 (en) | Semiconductor devcie and method for fabricating the same | |
| US6794263B1 (en) | Method of manufacturing a semiconductor device including alignment mark | |
| JP6362373B2 (en) | Method for manufacturing photoelectric conversion device | |
| KR100412138B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100551336B1 (en) | Method for forming salicide of semiconductor device | |
| KR100520177B1 (en) | A method for forming a field oxide of semiconductor device | |
| JP2006024605A (en) | Method of manufacturing semiconductor integrated circuit device | |
| KR101006510B1 (en) | Method for forming isolation layer of semiconductor device | |
| KR100634430B1 (en) | Method for forming field oxide of semiconductor devices | |
| KR100575361B1 (en) | Method for fabricating flash gate and high voltage gate | |
| KR100663012B1 (en) | Method for manufacturing embedded dram device | |
| KR101059810B1 (en) | Method of manufacturing semiconductor device | |
| KR100831676B1 (en) | Method of manufacturing isolation layers in semiconductor device | |
| KR100842490B1 (en) | Method for manufacturing semiconductor device | |
| KR100521449B1 (en) | Isolation Layer of Semiconductor Device and manufacturing process thereof | |
| KR20030001965A (en) | Method for fabricating semiconductor device | |
| JP2012064814A (en) | Method for manufacturing semiconductor device and electrical appliance using the device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20120619 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |