KR100740092B1 - Plasma display and driving device and method thereof - Google Patents

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Abstract

플라즈마 표시 장치에서, 제1 트랜지스터의 소스가 제1 전극에 연결되고, 제2 트랜지스터의 소스가 제2 전극에 연결되어 있다. 제3 트랜지스터는 제1 전원과 제1 전원 사이에 연결되고, 제4 트랜지스터는 제1 전원과 제2 전극에 사이에 연결되어 있다. 인덕터의 제1단은 제1 및 제2 트랜지스터의 드레인에 연결되어 있으며, 제5 트랜지스터는 인덕터의 제2단에 연결된 소스와 제2 전원에 연결된 드레인을 가진다. 제6 트랜지스터는 제1 및 제2 트랜지스터의 드레인에 연결된 소스와 제2 전원에 연결된 드레인을 가지며, 제7 트랜지스터는 제1 전원에 연결된 소스와 인덕터의 제2단에 연결된 드레인을 가진다.In the plasma display device, a source of the first transistor is connected to the first electrode and a source of the second transistor is connected to the second electrode. The third transistor is connected between the first power supply and the first power supply, and the fourth transistor is connected between the first power supply and the second electrode. The first end of the inductor is connected to the drains of the first and second transistors, and the fifth transistor has a source connected to the second end of the inductor and a drain connected to the second power source. The sixth transistor has a source connected to the drains of the first and second transistors and a drain connected to the second power source, and the seventh transistor has a source connected to the first power source and a drain connected to the second end of the inductor.

PDP, 에너지 회수, 인덕터, 공진 PDP, Energy Recovery, Inductor, Resonance

Description

플라즈마 표시 장치 및 그 구동 장치와 구동 방법 {PLASMA DISPLAY AND DRIVING DEVICE AND METHOD THEREOF}Plasma Display, Driving Device and Driving Method {PLASMA DISPLAY AND DRIVING DEVICE AND METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며, 1 is a schematic conceptual diagram of a plasma display device according to an embodiment of the present invention,

도 2는 본 발명의 실시예에 따른 유지 방전 펄스를 나타내는 도면이며, 2 is a view showing a sustain discharge pulse according to an embodiment of the present invention,

도 3은 본 발명의 실시예에 따른 유지 방전 회로의 개략적인 회로도이며, 3 is a schematic circuit diagram of a sustain discharge circuit according to an embodiment of the present invention,

도 4는 도 3의 유지 방전 회로의 신호 타이밍도이며, FIG. 4 is a signal timing diagram of the sustain discharge circuit of FIG. 3.

도 5a 내지 도 5h는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로의 동작을 나타내는 도면이다.5A to 5H are diagrams illustrating the operation of the sustain discharge circuit of FIG. 3 according to the signal timing of FIG. 4, respectively.

본 발명은 플라즈마 표시 장치 및 그 구동 장치와 구동 방법에 관한 것으로, 특히 플라즈마 표시 장치의 에너지 회수 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display device, a drive device and a driving method thereof, and more particularly, to an energy recovery circuit of a plasma display device.

플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 일반적으로 플라즈마 표시 장치는 한 프레임이 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안 켜질 셀과 켜지지 않을 셀이 선택되고, 유지 기간 동안 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전이 수행된다.The plasma display device is a device that displays characters or images using plasma generated by gas discharge. In general, a plasma display device is driven by dividing one frame into a plurality of subfields. Cells to be turned on and cells not to be turned on during the address period of each subfield are selected, and sustain discharge is performed on the cells to be turned on to actually display an image during the sustain period.

특히, 유지 기간 동안 유지 방전을 수행하는 전극에 하이 레벨 전압과 로우 레벨 전압이 교대로 인가된다. 이때, 유지 방전이 일어나는 두 전극은 용량성 성분으로 작용하므로, 전극에 하이 레벨 전압 또는 로우 레벨 전압을 인가하기 위해서는 무효 전력이 필요하다. 따라서 플라즈마 표시 장치의 유지 방전 회로에는 무효 전력을 회수하여 재사용하는 에너지 회수 회로가 사용된다.In particular, the high level voltage and the low level voltage are alternately applied to the electrode which performs the sustain discharge during the sustain period. At this time, since the two electrodes in which sustain discharge is generated serve as capacitive components, reactive power is required to apply a high level voltage or a low level voltage to the electrodes. Therefore, an energy recovery circuit for recovering and reusing reactive power is used for the sustain discharge circuit of the plasma display device.

이러한 에너지 회수 회로는 두 전극에 대해서 별도로 존재하며, 각 에너지 회수 회로에는 전극의 전압을 증가시키기 위한 트랜지스터 및 다이오드와 전극의 전압을 감소시키기 위한 트랜지스터 및 다이오드가 각각 형성되어 있다. 그리고 에너지 회수 회로에는 인덕터의 전압이 허용 전압을 넘지 않도록 인덕터 전압을 클램핑하기 위한 클램핑 다이오드가 형성된다. 따라서 에너지 회수 회로의 사용으로 인해 플라즈마 표시 장치의 구동 회로의 단가가 증가한다.These energy recovery circuits exist separately for the two electrodes, and each energy recovery circuit is provided with a transistor and a diode for increasing the voltage of the electrode and a transistor and a diode for decreasing the voltage of the electrode, respectively. In the energy recovery circuit, a clamping diode is formed to clamp the inductor voltage so that the voltage of the inductor does not exceed the allowable voltage. Therefore, the cost of the driving circuit of the plasma display device increases due to the use of the energy recovery circuit.

본 발명이 이루고자 하는 기술적 과제는 유지 방전 회로의 소자 개수를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 장치와 구동 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a plasma display device capable of reducing the number of elements of a sustain discharge circuit, a driving device thereof, and a driving method thereof.

이러한 과제를 해결하기 위해, 본 발명의 한 실시예에 따르면, 복수의 제1 전극, 복수의 제2 전극, 인덕터, 제1 내지 제7 트랜지스터를 포함하는 플라즈마 표시 장치가 제공된다. 제1 트랜지스터의 제1단은 복수의 제1 전극에 연결되어 있으 며, 제2 트랜지스터의 제1단은 복수의 제2 전극에 연결되어 있다. 제3 트랜지스터는 제1 전압을 공급하는 제1 전원에 연결된 제1단과 복수의 제1 전극에 연결된 제2단을 가지며, 제4 트랜지스터는 제1 전원에 연결된 제1단과 복수의 제2 전극에 연결된 제2단을 가진다. 인덕터의 제1단은 제1 및 제2 트랜지스터의 제2단에 연결되어 있으며, 제5 트랜지스터는 인덕터의 제2단에 연결된 제1단과 제1 전압보다 높은 제2 전압을 공급하는 제2 전원에 연결된 제2단을 가진다. 제6 트랜지스터는 제1 및 제2 트랜지스터의 제2단에 연결된 제1단과 제2 전원에 연결된 제2단을 가지며, 제7 트랜지스터는 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 연결된 제1단과 인덕터의 제2단에 연결된 제2단을 가진다.According to one embodiment of the present invention, a plasma display device including a plurality of first electrodes, a plurality of second electrodes, an inductor, and first to seventh transistors is provided. The first terminal of the first transistor is connected to the plurality of first electrodes, and the first terminal of the second transistor is connected to the plurality of second electrodes. The third transistor has a first end connected to a first power supply for supplying a first voltage and a second end connected to a plurality of first electrodes, and the fourth transistor is connected to a first end connected to the first power supply and a plurality of second electrodes. It has a second stage. The first end of the inductor is connected to the second end of the first and second transistors, and the fifth transistor is connected to the first end connected to the second end of the inductor and to a second power supply for supplying a second voltage higher than the first voltage. It has a second stage connected. The sixth transistor has a first end connected to a second end of the first and second transistors and a second end connected to a second power source, and the seventh transistor is connected to a third power supply that supplies a third voltage lower than the second voltage. It has a first stage and a second stage connected to the second stage of the inductor.

이때, 제1 내지 제7 트랜지스터는 각각 제1단에서 제2단 방향으로 형성되어 있는 바디 다이오드를 포함할 수 있다.In this case, each of the first to seventh transistors may include a body diode formed in a direction from the first end to the second end.

본 발명의 다른 실시예에 따르면, 제1 전극을 포함하는 플라즈마 표시 장치의 구동 방법이 제공된다. 이 구동 방법에 따르면, 제1 전압을 공급하는 제1 전원과 인덕터의 제1단 사이에 연결되어 있는 제1 트랜지스터가 턴온되어 제1 전원에 저장된 에너지가 인덕터를 통하여 제1 전극에 주입되고, 인덕터의 제2단과 제1 전원 사이에 연결되어 있는 제2 트랜지스터가 턴온되어 제1 전극에 제1 전압이 인가된다. 다음, 인덕터의 제1단과 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제3 트랜지스터가 턴온되어 제1 전극의 에너지가 인덕터를 통하여 제2 전원으로 회수되고, 제1 전극에 제1 전압보다 낮은 제3 전압이 인가된다.According to another embodiment of the present invention, a driving method of a plasma display device including a first electrode is provided. According to this driving method, a first transistor connected between a first power supply for supplying a first voltage and a first end of an inductor is turned on, and energy stored in the first power supply is injected into the first electrode through the inductor, and the inductor The second transistor connected between the second end of the first power supply and the first power supply is turned on to apply a first voltage to the first electrode. Next, a third transistor connected between the first end of the inductor and a second power supply for supplying a second voltage lower than the first voltage is turned on to recover energy of the first electrode through the inductor to the second power supply. A third voltage lower than the first voltage is applied to the electrode.

본 발명의 또 다른 실시예에 따르면, 제1 전극 및 제2 전극을 포함하는 플라즈마 표시 장치의 구동 장치가 제공되며, 이 구동 장치는 풀 브리지 회로, 인덕터, 제1 내지 제3 트랜지스터를 포함한다. 풀 브리지 회로는 제1 전극과 제2 전극에 연결되어 있으며, 풀 브리지 회로의 로우 레벨 입력단이 제1 전압을 공급하는 제1 전원에 연결되어 있다. 인버터의 제1단은 풀 브리지 회로의 하이 레벨 입력단에 연결되어 있으며, 제1 트랜지스터는 제1 전압보다 높은 제2 전압을 공급하는 제2 전원과 인덕터의 제2단 사이에 연결되어 있다. 제2 트랜지스터는 하이 레벨 입력단과 제1 전원 사이에 연결되어 있으며, 제3 트랜지스터는 인덕터의 제2단과 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원 사이에 연결되어 있다.According to still another embodiment of the present invention, a driving device of a plasma display device including a first electrode and a second electrode is provided, and the driving device includes a full bridge circuit, an inductor, and first to third transistors. The full bridge circuit is connected to the first electrode and the second electrode, and the low level input terminal of the full bridge circuit is connected to the first power supply for supplying the first voltage. The first stage of the inverter is connected to the high level input of the full bridge circuit, and the first transistor is coupled between the second power supply that supplies a second voltage higher than the first voltage and the second stage of the inductor. The second transistor is connected between the high level input terminal and the first power supply, and the third transistor is connected between the second end of the inductor and a third power supply that supplies a third voltage lower than the second voltage.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is "connected" to another part, this includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, which means that it may further include other components, except to exclude other components unless otherwise stated.

그리고 명세서 전체에서 전압을 고정한다는 표현은 특정 2점간의 전위차가 시간 경과에 따라 변화하여도 그 변화가 설계상 허용될 수 있는 범위 내이거나 변화의 원인이 당업자의 설계 관행에서는 무시되고 있는 기생 성분에 의한 경우를 포함한다. 또한, 방전 전압에 비해 반도체 소자(트랜지스터, 다이오드 등)의 문턱 전압이 매우 낮으므로 문턱 전압을 0V로 간주하고 근사 처리한다.In the specification, the term “fixing voltage” indicates that even if the potential difference between two specific points changes over time, the change is within an acceptable range of the design, or the cause of the change is due to parasitic components that are ignored in the design practice of those skilled in the art. Include cases by. In addition, since the threshold voltage of a semiconductor device (transistor, diode, etc.) is very low compared to the discharge voltage, the threshold voltage is regarded as 0V and approximated.

이제 본 발명의 실시예에 따른 플라즈마 표시 장치 및 그 구동 장치와 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A plasma display device, a driving device, and a driving method thereof according to an embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 개념도이며, 도 2는 본 발명의 실시예에 따른 유지 방전 펄스를 나타내는 도면이다.1 is a schematic conceptual view of a plasma display device according to an exemplary embodiment of the present invention, and FIG. 2 is a diagram illustrating a sustain discharge pulse according to an exemplary embodiment of the present invention.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 전극 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.As shown in FIG. 1, a plasma display device according to an exemplary embodiment of the present invention includes a plasma display panel 100, a controller 200, an address electrode driver 300, a sustain electrode driver 400, and a scan electrode driver 500. ).

플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(이하 "A 전극"이라 함)(A1-Am), 그리고 행 방향으로 서로 쌍을 이루면서 뻗어 있는 복수의 유지 전극(이하, "X 전극"이라 함)(X1-Xn) 및 주사 전극(이하, "Y 전극"이라 함)(Y1-Yn)을 포함한다. 일반적으로 X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되어 있으며, Y 전극(Y1-Yn)과 X 전극(X1-Xn)은 A 전극(A1-Am)과 직교하도록 배치된다. 이때, A 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀(110)을 형성한다.The plasma display panel 100 includes a plurality of address electrodes (hereinafter referred to as "A electrodes") A 1 -A m extending in a column direction, and a plurality of sustain electrodes extending in pairs with each other in a row direction (hereinafter, "X electrode" (X 1 -X n ) and scan electrode (hereinafter referred to as "Y electrode") (Y 1 -Y n ). In general, the X electrodes (X 1 -X n ) are formed corresponding to the respective Y electrodes (Y 1 -Y n ), and the Y electrodes (Y 1 -Y n ) and the X electrodes (X 1 -X n ) are A. It is arranged to be orthogonal to the electrodes A 1 -A m . At this time, the discharge space at the intersection of the A electrodes (A 1 -A m ) and the X and Y electrodes (X 1 -X n , Y 1 -Y n ) forms the discharge cells 110.

제어부(200)는 외부로부터 영상 신호를 수신하여 구동 제어 신호를 출력하며, 한 프레임을 각각의 휘도 가중치를 가지는 복수의 서브필드로 분할하여 구동한다. 그리고 각 서브필드는 어드레스 기간 및 유지 기간을 포함한다. A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 제어부(200)로부터의 구동 제어 신호에 따라 각각 A 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)에 구동 전압을 인가한다.The controller 200 receives a video signal from the outside and outputs a driving control signal, and divides and drives one frame into a plurality of subfields having respective luminance weights. Each subfield includes an address period and a sustain period. The A electrode, the X electrode, and the Y electrode driver 300, 400, and 500 are each of the A electrode (A 1 -A m ), the X electrode (X 1 -X n ), and Y according to the driving control signal from the controller 200. A driving voltage is applied to the electrodes Y 1 -Y n .

구체적으로, 각 서브필드의 어드레스 기간 동안 A 전극, X 전극 및 Y 전극 구동부(300, 400, 500)는 복수의 방전 셀(110) 중에서 해당 서브필드에서 켜질 방전 셀과 켜지지 않을 방전 셀을 선택한다. 각 서브필드의 유지 기간 동안, 도 2에 도시한 바와 같이 X 전극 구동부(400)는 복수의 X 전극(X1-Xn)에 하이 레벨 전압(Vs) 및 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스를 해당 서브필드의 가중치에 해당하는 횟수만큼 인가한다. 그리고 Y 전극 구동부(500)는 복수의 Y 전극(Y1-Yn)에 유지 방전 펄스를 X 전극(X1-Xn)에 인가되는 유지 방전 펄스와 반대 위상으로 인가한다. 이와 같이 하면, 각 Y 전극과 각 X 전극의 전압차가 Vs 전압과 -Vs 전압을 교대로 가지며, 이에 따라 켜질 방전 셀에서 유지 방전이 소정 횟수만큼 반복하여 일어난다.Specifically, during the address period of each subfield, the A electrode, the X electrode, and the Y electrode driver 300, 400, or 500 select a discharge cell to be turned on and a discharge cell not to be turned on from the plurality of discharge cells 110. . During the sustain period of each subfield, as shown in FIG. 2, the X electrode driver 400 alternately applies a high level voltage Vs and a low level voltage 0V to the plurality of X electrodes X 1 -X n . The branch is applied a sustain discharge pulse the number of times corresponding to the weight of the subfield. The Y electrode driver 500 applies a sustain discharge pulse to the plurality of Y electrodes Y 1 -Y n in a phase opposite to that of the sustain discharge pulse applied to the X electrodes X 1 -X n . In this way, the voltage difference between each Y electrode and each X electrode alternates between the Vs voltage and the -Vs voltage, whereby the sustain discharge is repeated a predetermined number of times in the discharge cell to be turned on.

다음, 도 2의 유지 방전 펄스를 공급하는 유지 방전 회로에 대해서 도 3, 도 4, 도 5a 내지 도 5h를 참조하여 상세하게 설명한다.Next, the sustain discharge circuit for supplying the sustain discharge pulse of FIG. 2 will be described in detail with reference to FIGS. 3, 4, and 5A to 5H.

도 3은 본 발명의 실시예에 따른 X 전극 및 Y 전극 구동부(400, 500)에 형성 된 유지 방전 회로(600)의 개략적인 회로도이다. 이러한 유지 방전 회로(600)는 복수의 X 전극(X1-Xn)과 복수의 Y 전극(Y1-Yn)에 공통으로 연결될 수도 있으며, 또는 복수의 X 전극(X1-Xn)과 복수의 Y 전극(Y1-Yn) 중 일부 전극에만 연결될 수도 있다. 그리고 유지 방전 회로(600)에서는 설명의 편의상 하나의 X 전극과 하나의 Y 전극만을 도시하였으며, 또한 X 전극과 Y 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp)로 도시하였다.3 is a schematic circuit diagram of a sustain discharge circuit 600 formed in the X electrode and the Y electrode driver 400 and 500 according to an exemplary embodiment of the present invention. The sustain discharge circuit 600 may be commonly connected to the plurality of X electrodes X 1 -X n and the plurality of Y electrodes Y 1 -Y n , or the plurality of X electrodes X 1 -X n . And only some of the plurality of Y electrodes Y 1 -Y n . In the sustain discharge circuit 600, only one X electrode and one Y electrode are illustrated for convenience of description, and a capacitive component formed by the X electrode and the Y electrode is illustrated as a panel capacitor Cp.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 유지 방전 회로(600)는 X 전극에 연결되어 있는 X 전극 구동 회로(610), Y 전극에 연결되어 있는 Y 전극 구동 회로(620) 및 에너지 회수 회로(630)를 포함한다. 이때, X 전극 구동 회로(610)는 X 전극 구동부(400)에 형성되고, Y 전극 구동 회로(620)는 Y 전극 구동부(500)에 형성될 수 있다. 에너지 회수 회로(630)는 X 전극 구동부(400) 및 Y 전극 구동부(500) 중 어느 하나의 구동부에 형성될 수 있으며, 또는 X 전극 구동부(400) 및 Y 전극 구동부(500) 이외에 다른 위치에 형성될 수도 있다.As shown in FIG. 3, the sustain discharge circuit 600 according to the embodiment of the present invention includes an X electrode driving circuit 610 connected to the X electrode, a Y electrode driving circuit 620 connected to the Y electrode, and An energy recovery circuit 630. In this case, the X electrode driver circuit 610 may be formed in the X electrode driver 400, and the Y electrode driver circuit 620 may be formed in the Y electrode driver 500. The energy recovery circuit 630 may be formed at any one of the X electrode driver 400 and the Y electrode driver 500, or may be formed at a position other than the X electrode driver 400 and the Y electrode driver 500. May be

X 전극 구동 회로(610)는 두 트랜지스터(S1, S4)를 포함하며, Y 전극 구동 회로(620)도 두 트랜지스터(S2, S3)를 포함하고, 에너지 회수 회로(630)는 인덕터(L) 및 세 트랜지스터(E1, E2, E3)를 포함한다. 도 3에서는 트랜지스터(S1-S4, E1-E3)를 n채널 전계 효과 트랜지스터, 특히 NMOS(n-channel metal oxide semiconductor) 트랜지스터로 도시하였으며, 이들 트랜지스터(S1-S4, E1-E3)에는 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있다. 그리고 NMOS 트랜지스 터 대신에 유사한 기능을 하는 다른 트랜지스터가 이들 트랜지스터(S1-S4, E1-E3)로 사용될 수도 있다. 또한, 도 3에서는 트랜지스터(S1-S4, E1-E3)를 각각 하나의 트랜지스터로 도시하였지만, 트랜지스터(S1-S4, E1-E3)는 각각 병렬로 연결된 복수의 트랜지스터로 형성될 수도 있다.The X electrode driving circuit 610 includes two transistors S1 and S4, the Y electrode driving circuit 620 also includes two transistors S2 and S3, and the energy recovery circuit 630 includes an inductor L and Three transistors E1, E2, E3 are included. In FIG. 3, transistors S1-S4 and E1-E3 are shown as n-channel field effect transistors, in particular n-channel metal oxide semiconductor (NMOS) transistors, which are drained from the source to the transistors S1-S4 and E1-E3. The body diode is formed in the direction. Instead of the NMOS transistors, other transistors having similar functions may be used as these transistors (S1-S4, E1-E3). In addition, although the transistors S1-S4 and E1-E3 are illustrated as one transistor in FIG. 3, the transistors S1-S4 and E1-E3 may be formed of a plurality of transistors connected in parallel, respectively.

X 전극 및 Y 전극 구동 회로(610, 620)에서, 네 개의 트랜지스터(S1-S4)는 풀 브리지 인버터(full bridge inverter) 형태로 X 전극과 Y 전극에 연결되어 있다. 구체적으로, 트랜지스터(S1)의 소스와 트랜지스터(S3)의 드레인이 X 전극에 연결되고, 트랜지스터(S2)의 소스와 트랜지스터(S4)의 드레인이 Y 전극에 연결되어 있다. 트랜지스터(S3, S4)의 소스(풀 브리지 인버터의 로우 레벨 입력단)는 유지 방전 펄스의 로우 레벨 전압(0V)을 공급하는 전원, 즉 접지단에 연결되어 있다. 그리고 트랜지스터(S1, S2)의 드레인(풀 브리지 인버터의 하이 레벨 입력단)은 에너지 회수 회로(630)를 통하여 하이 레벨 전압(Vs)을 공급하는 전원(Vs)에 연결되어 있다.In the X electrode and Y electrode driving circuits 610 and 620, four transistors S1-S4 are connected to the X electrode and the Y electrode in the form of a full bridge inverter. Specifically, the source of transistor S1 and the drain of transistor S3 are connected to the X electrode, and the source of transistor S2 and the drain of transistor S4 are connected to the Y electrode. The source of the transistors S3 and S4 (low level input of a full bridge inverter) is connected to a power supply, i.e., a ground, which supplies the low level voltage (0V) of the sustain discharge pulse. The drains (high level input terminals of the full bridge inverter) of the transistors S1 and S2 are connected to a power supply Vs for supplying the high level voltage Vs through the energy recovery circuit 630.

에너지 회수 회로(630)에서, 트랜지스터(E2)의 소스는 X 전극 및 Y 전극 구동 회로(610, 620)의 트랜지스터(S1, S2)의 드레인에 연결되고, 트랜지스터(E2)의 드레인은 전원(Vs)에 연결되어 있다. 이때, 전원(Vs)은 예를 들어 스위칭 모드 전원 공급 장치(switching mode power supply, SMPS)의 출력단에 연결된 커패시터에 의해 제공될 수 있다. 인덕터(L)의 제1단이 트랜지스터(S1, S2)의 드레인에 연결되고, 인덕터(L2)의 제2단에 트랜지스터(E1)의 소스와 트랜지스터(E3)의 드레인이 연결되어 있다. 그리고 트랜지스터(E1)의 드레인은 전원(Vs)에 연결되고, 트랜지스터 (E3)의 소스는 접지단에 연결되어 있다.In the energy recovery circuit 630, the source of the transistor E2 is connected to the drains of the transistors S1 and S2 of the X electrode and the Y electrode driving circuits 610 and 620, and the drain of the transistor E2 is the power source Vs. ) In this case, the power supply Vs may be provided by, for example, a capacitor connected to an output terminal of a switching mode power supply (SMPS). A first end of the inductor L is connected to the drains of the transistors S1 and S2, and a source of the transistor E1 and a drain of the transistor E3 are connected to the second end of the inductor L2. The drain of the transistor E1 is connected to the power supply Vs, and the source of the transistor E3 is connected to the ground terminal.

다음, 도 3의 유지 방전 회로(600)의 동작에 대해서 도 4 및 도 5a 내지 도 5h를 참조하여 상세하게 설명한다.Next, the operation of the sustain discharge circuit 600 of FIG. 3 will be described in detail with reference to FIGS. 4 and 5A to 5H.

도 4는 도 3의 유지 방전 회로(600)의 신호 타이밍도이며, 도 5a 내지 도 5h는 각각 도 4의 신호 타이밍에 따른 도 3의 유지 방전 회로(600)의 동작을 나타내는 도면이다.4 is a signal timing diagram of the sustain discharge circuit 600 of FIG. 3, and FIGS. 5A to 5H are diagrams illustrating operations of the sustain discharge circuit 600 of FIG. 3 according to the signal timing of FIG. 4, respectively.

도 4의 모드 1(M1) 직전(M8)에 트랜지스터(S3, S4)가 턴온되어 X 전극과 Y 전극에 각각 0V 전압이 인가되어 있는 것으로 가정한다.It is assumed that transistors S3 and S4 are turned on in M8 immediately before mode 1 M1 of FIG. 4 so that a 0V voltage is applied to the X and Y electrodes, respectively.

먼저 도 4 및 도 5a를 보면, 모드 1(M1)에서는 트랜지스터(S4)가 턴온된 상태에서 트랜지스터(S3)가 턴오프되고 트랜지스터(S1)가 턴온되어, 전원(Vs), 트랜지스터(E1), 인덕터(L), 트랜지스터(S1) 및 패널 커패시터(Cp)의 경로로 공진이 발생한다. 그러면, 공진에 의해 전원(Vs)의 에너지(IL)가 인덕터(L1)를 통하여 패널 커패시터(Cp)에 주입이 되어 X 전극의 전압(Vx)이 증가한다. 이때, Vs 전압을 공급하는 전원(Vs)에 의해 공진이 발생하므로, 유지 방전 회로(600)에 기생 성분이 없으면 공진 주기의 1/4에 해당하는 기간에 X 전극 전압(Vx)이 Vs 전압까지 증가할 수 있다. 즉, Vs/2 전압으로 공진을 형성하는 경우에 비해 X 전극의 전압(Vx)을 Vs 전압까지 빠르게 증가시킬 수 있다. 또한, 유지 방전 회로(600)에 기생 성분이 없으면 X 전극 전압(Vx)을 2Vs 전압까지 증가시킬 수 있으므로, 기생 성분이 존재하는 경우에도 X 전극 전압(Vx)을 Vs 전압까지 충분히 증가시킬 수 있다. 그리고 X 전극 전압(Vx)이 Vs 전압 이상으로 증가하여도 트랜지스터(S1, E2)의 바디 다이오드에 의해 X 전극 전압(Vx)은 Vs 전압으로 클램핑될 수 있다.First, referring to FIGS. 4 and 5A, in mode 1 M1, transistor S3 is turned off and transistor S1 is turned on while transistor S4 is turned on, so that power source Vs, transistor E1, Resonance occurs in the path of the inductor L, the transistor S1, and the panel capacitor Cp. Then, the energy I L of the power source Vs is injected into the panel capacitor Cp through the inductor L1 due to the resonance, thereby increasing the voltage Vx of the X electrode. At this time, since the resonance occurs by the power supply Vs supplying the Vs voltage, when there is no parasitic component in the sustain discharge circuit 600, the X electrode voltage Vx is increased to the Vs voltage in a period corresponding to 1/4 of the resonance period. Can increase. That is, the voltage Vx of the X electrode can be increased rapidly to the voltage Vs as compared with the case of forming a resonance with the voltage Vs / 2. In addition, since there is no parasitic component in the sustain discharge circuit 600, the X electrode voltage Vx may be increased to 2Vs, and thus, even when a parasitic component is present, the X electrode voltage Vx may be sufficiently increased to the Vs voltage. . In addition, even when the X electrode voltage Vx increases above the Vs voltage, the X electrode voltage Vx may be clamped to the Vs voltage by the body diodes of the transistors S1 and E2.

모드 2(M2)에서는 트랜지스터(S1, S4)가 턴온된 상태에서 트랜지스터(E2)가 턴온되고 트랜지스터(E1)가 턴오프되어 X 전극에 Vs 전압이 인가된다. 이때, X 전극 전압(Vx)이 Vs 전압일 때 트랜지스터(E2)가 턴온되므로, 트랜지스터(E2)는 소프트 스위칭될 수 있다. 그리고 모드 1(M1)에서 X 전극 전압(Vx)을 Vs 전압까지 증가시킨 후에 인덕터(L)에 남아 있는 에너지(즉, 전류)(IL)는 도 5b에 도시한 바와 같이 트랜지스터(E3)의 바디 다이오드, 인덕터(L) 및 트랜지스터(E2)의 바디 다이오드를 통하여 전원(Vs)으로 빠르게 회수될 수 있다. 즉, 두 트랜지스터(E2, E3)의 바디 다이오드가 인덕터(L)의 전압이 허용 전압을 넘지 않도록 클램핑 기능을 할 수 있다.In mode 2 M2, transistor E2 is turned on while transistors S1 and S4 are turned on, and transistor E1 is turned off to apply a Vs voltage to the X electrode. In this case, since the transistor E2 is turned on when the X electrode voltage Vx is at the voltage Vs, the transistor E2 may be soft switched. In the mode 1 M1, the energy (ie, current) I L remaining in the inductor L after increasing the X electrode voltage Vx to the voltage Vs is shown in FIG. 5B. Through the body diode of the body diode, the inductor L and the transistor E2 can be quickly recovered to the power supply (Vs). That is, the body diodes of the two transistors E2 and E3 may perform a clamping function so that the voltage of the inductor L does not exceed the allowable voltage.

모드 3(M3)에서는 트랜지스터(S1, S4)가 턴온된 상태에서 트랜지스터(E2)가 턴오프되고 트랜지스터(E3)가 턴온된다. 그러면 도 5c에 도시한 바와 같이 패널 커패시터(Cp), 트랜지스터(S1)의 바디 다이오드, 인덕터(L) 및 트랜지스터(E3)의 경로로 공진이 발생하여, X 전극 전압(Vx)이 감소한다. 즉, 패널 커패시터(Cp)에 저장된 에너지(IL)가 인덕터(L)를 통하여 접지단으로 회수된다. 이때, 0V 전압에 의해 공진이 발생하므로 Vs/2 전압으로 공진을 형성하는 경우에 비해 X 전극 전압(Vx)이 0V 전압까지 빠르게 감소할 수 있다. 또한, 유지 방전 회로(600)에 기생 성분이 존재하는 경우에도 X 전극 전압(Vx)을 0V 전압까지 충분히 감소시킬 수 있다. 그리고 X 전극 전압(Vx)이 0V 전압 이하로 감소하여도 트랜지스터(S4)의 바디 다이오드에 의해 X 전극 전압(Vx)은 0V 전압으로 클램핑될 수 있다.In the mode 3 M3, the transistor E2 is turned off and the transistor E3 is turned on while the transistors S1 and S4 are turned on. Then, as shown in FIG. 5C, resonance occurs in the paths of the panel capacitor Cp, the body diode of the transistor S1, the inductor L, and the transistor E3, and the X electrode voltage Vx decreases. That is, the energy I L stored in the panel capacitor Cp is recovered to the ground terminal through the inductor L. At this time, since the resonance is generated by the 0V voltage, the X electrode voltage Vx may be rapidly reduced to the 0V voltage as compared with the case where the resonance is formed by the Vs / 2 voltage. In addition, even when a parasitic component is present in the sustain discharge circuit 600, the X electrode voltage Vx can be sufficiently reduced to the 0V voltage. The X electrode voltage Vx may be clamped to the 0V voltage by the body diode of the transistor S4 even when the X electrode voltage Vx is reduced to 0V or less.

이어서, 모드 4(M4)에서는 트랜지스터(S4)가 턴온된 상태에서 트랜지스터(S1, E3)가 턴오프되고 트랜지스터(S3)가 턴온되어 X 전극에 0V 전압이 인가된다. 그리고 모드 3(M3)에서 X 전극 전압(Vx)을 0V 전압까지 감소시킨 후에 인덕터(L)에 남아 있는 에너지(즉, 전류)(IL)는 트랜지스터(S3, S1)의 바디 다이오드, 인덕터(L) 및 트랜지스터(E1)의 바디 다이오드를 통하여 전원(Vs)으로 빠르게 회수될 수 있다.Subsequently, in the mode 4 M4, the transistors S1 and E3 are turned off while the transistor S4 is turned on, and the transistor S3 is turned on to apply a 0V voltage to the X electrode. In addition, in mode 3 (M3), the energy (ie, current) I L remaining in the inductor L after reducing the X electrode voltage Vx to the voltage of 0 V is calculated as the body diode and inductor of the transistors S3 and S1 ( L and the body diode of the transistor E1 can be quickly recovered to the power supply (Vs).

그리고 모드 1 내지 4(M1-M4)에서는 턴온된 트랜지스터(S2)에 의해 Y 전극 전압(Vy)은 0V 전압으로 고정되어 있다.In the modes 1 to 4 (M1-M4), the Y electrode voltage Vy is fixed to 0V by the turned-on transistor S2.

모드 5(M5)에서는 트랜지스터(S3)가 턴온된 상태에서 트랜지스터(S4)가 턴오프되고 트랜지스터(S2, E1)가 턴온되어, 도 5e에 도시한 바와 같이 전원(Vs), 트랜지스터(E1), 인덕터(L), 트랜지스터(S3) 및 패널 커패시터(Cp)의 경로로 공진이 발생한다. 그러면 모드 1(M1)에서 설명한 것처럼 공진에 의해 Y 전극 전압(Vy)이 Vs 전압까지 빠르게 증가할 수 있으며, 트랜지스터(S3, E2)의 바디 다이오드에 의해 Y 전극 전압(Vy)은 Vs 전압으로 클램핑된다.In the mode 5 M5, the transistor S4 is turned off while the transistor S3 is turned on, and the transistors S2 and E1 are turned on. As shown in FIG. 5E, the power source Vs, the transistor E1, Resonance occurs in the paths of the inductor L, the transistor S3, and the panel capacitor Cp. Then, as described in the mode 1 (M1), the Y electrode voltage Vy can be rapidly increased to the Vs voltage by resonance, and the Y electrode voltage Vy is clamped to the Vs voltage by the body diode of the transistors S3 and E2. do.

모드 6(M6)에서는 트랜지스터(S2, S3)가 턴온된 상태에서 트랜지스터(E1)가 턴오프되고 트랜지스터(E2)가 턴온되어 Y 전극에 Vs 전압이 인가된다. 이때, Y 전극 전압(Vy)이 Vs 전압일 때 트랜지스터(E2)가 턴온되므로, 트랜지스터(E2)는 소프 트 스위칭될 수 있다. 그리고 모드 5(M5)에서 Y 전극 전압(Vy)을 Vs 전압까지 증가시킨 후에 인덕터(L)에 남아 있는 에너지(즉, 전류)(IL)는 도 5f에 도시한 바와 같이 트랜지스터(E3)의 바디 다이오드, 인덕터(L) 및 트랜지스터(E2)의 바디 다이오드를 통하여 전원(Vs)으로 회수된다. 즉, 모드 6(M6)에서도 두 트랜지스터(E2, E3)의 바디 다이오드가 클램핑 기능을 할 수 있다.In the mode 6 M6, the transistor E1 is turned off while the transistors S2 and S3 are turned on, and the transistor E2 is turned on to apply the Vs voltage to the Y electrode. In this case, since the transistor E2 is turned on when the Y electrode voltage Vy is at the voltage Vs, the transistor E2 may be soft switched. In addition, the energy (ie, current) I L remaining in the inductor L after increasing the Y electrode voltage Vy to the voltage Vs in the mode 5 (M5) is shown in FIG. 5F. The power source Vs is recovered through the body diodes of the body diode, the inductor L, and the transistor E2. That is, even in mode 6 (M6), the body diodes of the two transistors E2 and E3 may perform the clamping function.

모드 7(M7)에서는 트랜지스터(S2, S3)가 턴온된 상태에서 트랜지스터(E2)가 턴오프되고 트랜지스터(E3)가 턴온된다. 그러면 도 5g에 도시한 바와 같이 패널 커패시터(Cp), 트랜지스터(S3)의 바디 다이오드, 인덕터(L) 및 트랜지스터(E3)의 경로로 공진이 발생하여, Y 전극 전압(Vy)이 0V 전압까지 빠르게 감소한다. 이때, Y 전극 전압(Vy)은 트랜지스터(S2)의 바디 다이오드에 의해 0V 전압으로 클램핑된다.In mode 7 M7, the transistor E2 is turned off and the transistor E3 is turned on while the transistors S2 and S3 are turned on. Then, as shown in FIG. 5G, resonance occurs through the paths of the panel capacitor Cp, the body diode of the transistor S3, the inductor L, and the transistor E3, so that the Y electrode voltage Vy is rapidly increased to 0V. Decreases. At this time, the Y electrode voltage Vy is clamped to the 0V voltage by the body diode of the transistor S2.

모드 8(M8)에서는 트랜지스터(S3)가 턴온된 상태에서 트랜지스터(E3)가 턴오프되고 트랜지스터(S4)가 턴온되어 Y 전극에 0V 전압이 인가된다. 그리고 모드 7(M7)에서 Y 전극 전압(Vy)을 0V 전압까지 감소시킨 후에 인덕터(L)에 남아 있는 에너지(즉, 전류)(IL)는 트랜지스터(S4, S2)의 바디 다이오드, 인덕터(L) 및 트랜지스터(E1)의 바디 다이오드를 통하여 전원(Vs)으로 빠르게 회수될 수 있다.In the mode 8 M8, the transistor E3 is turned off while the transistor S3 is turned on, and the transistor S4 is turned on to apply a 0V voltage to the Y electrode. In the mode 7 (M7), the energy (ie, current) I L remaining in the inductor L after the Y electrode voltage Vy is reduced to 0 V is equal to the body diode and inductor of the transistors S4 and S2. L and the body diode of the transistor E1 can be quickly recovered to the power supply (Vs).

그리고 모드 5 내지 8(M5-M8)에서는 턴온된 트랜지스터(S3)에 의해 X 전극 전압(Vx)은 0V 전압으로 고정되어 있다.In the modes 5 to 8 (M5-M8), the X electrode voltage Vx is fixed to 0V by the turned-on transistor S3.

이상에서 설명한 바와 같이, 본 발명의 실시예에서는 유지 기간 동안 모드 1 내지 8(M1-M8)이 해당 서브필드의 가중치에 해당하는 횟수만큼 반복되어 X 전극과 Y 전극에 하이 레벨 전압(Vs)과 로우 레벨 전압(0V)을 교대로 가지는 유지 방전 펄스가 반대 위상으로 인가될 수 있다.As described above, in the embodiment of the present invention, the modes 1 to 8 (M1-M8) are repeated the number of times corresponding to the weight of the subfield during the sustaining period, so that the high level voltage Vs is applied to the X electrode and the Y electrode. The sustain discharge pulses alternately having the low level voltage (0V) can be applied in the opposite phase.

그리고 본 발명의 실시예에서는 X 전극과 Y 전극에 인가되는 유지 방전 펄스의 하이 레벨 전압과 로우 레벨 전압을 각각 Vs 전압과 0V 전압으로 설정하였지만, 이와 달리 다른 전압을 하이 레벨 전압과 로우 레벨 전압으로 사용할 수 있다. 즉, X 전극에 인가되는 하이 레벨 전압과 Y 전극에 인가되는 로우 레벨 전압의 차이가 Vs 전압이고, X 전극에 인가되는 로우 레벨 전압과 Y 전극에 인가되는 하이 레벨 전압의 -Vs 전압이 되도록 할 수 있는 전압이 사용될 수 있다. 예를 들어, X 전극과 Y 전극에 인가되는 하이 레벨 전압을 Vs/2 전압으로 하고, X 전극과 Y 전극에 인가되는 로우 레벨 전압을 -Vs/2 전압으로 설정할 수 있다.In the embodiment of the present invention, the high level voltage and the low level voltage of the sustain discharge pulses applied to the X electrode and the Y electrode are set to the Vs voltage and the 0V voltage, respectively, but different voltages are set to the high level voltage and the low level voltage. Can be used. That is, the difference between the high level voltage applied to the X electrode and the low level voltage applied to the Y electrode is the Vs voltage and the -Vs voltage of the low level voltage applied to the X electrode and the high level voltage applied to the Y electrode. Any voltage can be used. For example, the high level voltages applied to the X and Y electrodes may be set to the voltage Vs / 2, and the low level voltages applied to the X and Y electrodes may be set to the voltage -Vs / 2.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이 본 발명의 실시예에 따르면, 전극에 하이 레벨 전압을 빠르게 인가할 수 있으며, 전극에 하이 레벨 전압을 인가할 때 트랜지스터를 소프트 스위칭할 수 있다. 또한, 에너지 회수 회로에 형성된 트랜지스터의 바디 다이오드를 클램핑 다이오드로 사용함으로써, 클램핑 다이오드를 제거하여 유지 방전 회로의 단가를 줄일 수 있다.As described above, according to the exemplary embodiment of the present invention, the high level voltage may be rapidly applied to the electrode and the transistor may be soft switched when the high level voltage is applied to the electrode. Further, by using the body diode of the transistor formed in the energy recovery circuit as the clamping diode, the cost of the sustain discharge circuit can be reduced by removing the clamping diode.

Claims (16)

복수의 제1 전극,A plurality of first electrodes, 복수의 제2 전극,A plurality of second electrodes, 상기 복수의 제1 전극에 제1단이 연결되어 있는 제1 트랜지스터,A first transistor having a first end connected to the plurality of first electrodes, 상기 복수의 제2 전극에 제1단이 연결되어 있는 제2 트랜지스터,A second transistor having a first end connected to the plurality of second electrodes, 제1 전압을 공급하는 제1 전원에 제1단이 연결되고 상기 복수의 제1 전극에 제2단이 연결되어 있는 제3 트랜지스터,A third transistor having a first end connected to a first power supply for supplying a first voltage and a second end connected to the plurality of first electrodes; 상기 제1 전원에 제1단이 연결되고 상기 복수의 제2 전극에 제2단이 연결되어 있는 제4 트랜지스터,A fourth transistor having a first end connected to the first power source and a second end connected to the plurality of second electrodes; 상기 제1 및 제2 트랜지스터의 제2단에 제1단이 연결되어 있는 인덕터,An inductor having a first end coupled to a second end of the first and second transistors, 상기 인덕터의 제2단에 제1단이 연결되고 상기 제1 전압보다 높은 제2 전압을 공급하는 제2 전원에 제2단이 연결되어 있는 제5 트랜지스터,A fifth transistor having a first end connected to a second end of the inductor and having a second end connected to a second power supply for supplying a second voltage higher than the first voltage; 상기 제1 및 제2 트랜지스터의 제2단에 제1단이 연결되고 상기 제2 전원에 제2단이 연결되어 있는 제6 트랜지스터, 그리고A sixth transistor having a first end connected to a second end of the first and second transistors and a second end connected to the second power source, and 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원에 제1단이 연결되고 상기 인덕터의 제2단에 제2단이 연결되어 있는 제7 트랜지스터A seventh transistor having a first end connected to a third power supply for supplying a third voltage lower than the second voltage and having a second end connected to a second end of the inductor 를 포함하는 플라즈마 표시 장치.Plasma display device comprising a. 제1항에 있어서, The method of claim 1, 상기 제1 내지 제7 트랜지스터는 각각 상기 제1단에서 상기 제2단 방향으로 형성되어 있는 바디 다이오드를 포함하는 플라즈마 표시 장치.And the first to seventh transistors each include a body diode formed from the first end in the second end direction. 제2항에 있어서, The method of claim 2, 상기 제1 내지 제7 트랜지스터는 각각 n채널 트랜지스터이며, 상기 제1 내지 제7 트랜지스터의 제1단은 소스이고, 상기 제1 내지 제7 트랜지스터의 제2단은 드레인인 플라즈마 표시 장치.Wherein the first to seventh transistors are n-channel transistors, a first end of the first to seventh transistors is a source, and a second end of the first to seventh transistors is a drain. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 상기 제3 전원은 상기 제1 전원과 동일한 플라즈마 표시 장치.And the third power source is the same as the first power source. 제4항에 있어서, The method of claim 4, wherein 상기 제1 전원과 상기 제3 전원은 접지단인 플라즈마 표시 장치.And the first power source and the third power source are ground terminals. 제1항 내지 제3항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 3, 제1 기간 동안 상기 제1, 제4 및 제5 트랜지스터를 턴온 상태로 설정하고, 상기 제1 기간 이후의 제2 기간 동안 상기 제1, 제4 및 제6 트랜지스터를 턴온 상태로 설정하고, 상기 제2 기간 이후의 제3 기간 동안 상기 제1, 제4 및 제7 트랜지스터를 턴온 상태로 설정하고, 상기 제3 기간 이후의 제4 기간 동안 상기 제3 및 제4 트랜지스터를 턴온 상태로 설정하고, 상기 제4 기간 이후의 제5 기간 동안 상 기 제2, 제3 및 제5 트랜지스터를 턴온 상태로 설정하고, 상기 제5 기간 이후의 제6 기간 동안 상기 제2, 제3 및 제6 트랜지스터를 턴온 상태로 설정하고, 상기 제6 기간 이후의 제7 기간 동안 상기 제2, 제3 및 제7 트랜지스터를 턴온 상태로 설정하고, 상기 제7 기간 이후의 제8 기간 동안 상기 제3 및 제4 트랜지스터를 턴온 상태로 설정하는 제어부를 더 포함하는 플라즈마 표시 장치.The first, fourth and fifth transistors are turned on for a first period, the first, fourth and sixth transistors are turned on for a second period after the first period, and the first The first, fourth and seventh transistors are turned on for a third period after two periods, the third and fourth transistors are turned on for a fourth period after the third period, and the The second, third, and fifth transistors are turned on for a fifth period after the fourth period, and the second, third, and sixth transistors are turned on for a sixth period after the fifth period. Set to, turn on the second, third and seventh transistors for the seventh period after the sixth period, and turn on the third and fourth transistors for the eighth period after the seventh period Plaze further comprising a control unit for setting to the state Display device. 제1 전극을 포함하는 플라즈마 표시 장치의 구동 방법에 있어서, In the driving method of a plasma display device including a first electrode, 제1 전압을 공급하는 제1 전원과 인덕터의 제1단 사이에 연결되어 있는 제1 트랜지스터를 턴온하여, 상기 제1 전원에 저장된 에너지를 상기 인덕터를 통하여 상기 제1 전극에 주입하는 단계, Turning on a first transistor connected between a first power supply for supplying a first voltage and a first end of the inductor, and injecting energy stored in the first power supply to the first electrode through the inductor; 상기 인덕터의 제2단과 상기 제1 전원 사이에 연결되어 있는 제2 트랜지스터를 턴온하여 상기 제1 전극에 상기 제1 전압을 인가하는 단계, Turning on a second transistor connected between the second end of the inductor and the first power source to apply the first voltage to the first electrode; 상기 인덕터의 제1단과 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제3 트랜지스터를 턴온하여 상기 제1 전극의 에너지를 상기 인덕터를 통하여 상기 제2 전원으로 회수하는 단계, 그리고 Turning on a third transistor connected between a first end of the inductor and a second power supply for supplying a second voltage lower than the first voltage to recover energy of the first electrode to the second power supply through the inductor; Step, and 상기 제1 전극에 상기 제1 전압보다 낮은 제3 전압을 인가하는 단계Applying a third voltage lower than the first voltage to the first electrode; 를 포함하는 구동 방법.Driving method comprising a. 제7항에 있어서, The method of claim 7, wherein 상기 제1 전극에 상기 제1 전압을 인가하는 단계는, 상기 제3 트랜지스터의 바디 다이오드, 상기 인덕터 및 상기 제2 트랜지스터의 바디 다이오드를 통하여 상기 인덕터에 남아 있는 에너지를 상기 제1 전원으로 회수하는 단계를 더 포함하는 구동 방법.The applying of the first voltage to the first electrode may include recovering energy remaining in the inductor to the first power source through the body diode of the third transistor, the inductor, and the body diode of the second transistor. Driving method further comprising. 제8항에 있어서, The method of claim 8, 상기 제2 전압은 상기 제3 전압과 동일한 구동 방법.And the second voltage is equal to the third voltage. 제7항 내지 제9항 중 어느 한 항에 있어서, The method according to any one of claims 7 to 9, 상기 플라즈마 표시 장치는 상기 제1 전극과 함께 유지 방전을 수행하는 제2 전극을 더 포함하며, The plasma display apparatus further includes a second electrode which performs sustain discharge together with the first electrode. 상기 제1 전극에 상기 제1 전압을 인가하는 단계는, 상기 제2 전극에 상기 제3 전압을 인가하는 단계를 더 포함하며, The applying of the first voltage to the first electrode may further include applying the third voltage to the second electrode. 상기 제1 전극에 상기 제3 전압을 인가하는 단계는, 상기 제2 전극에 상기 제1 전압을 인가하는 단계를 더 포함하는 구동 방법.The applying of the third voltage to the first electrode further includes applying the first voltage to the second electrode. 제10항에 있어서, The method of claim 10, 상기 제1 트랜지스터를 턴온하여, 상기 제1 전원에 저장된 에너지를 상기 인덕터를 통하여 상기 제2 전극에 주입하는 단계, Turning on the first transistor to inject energy stored in the first power supply into the second electrode through the inductor; 상기 제2 트랜지스터를 턴온하여 상기 제2 전극에 상기 제1 전압을 인가하는 단계, Turning on the second transistor to apply the first voltage to the second electrode; 상기 제3 트랜지스터를 턴온하여 상기 제2 전극의 에너지를 상기 인덕터를 통하여 상기 제2 전원으로 회수하는 단계, 그리고 Turning on the third transistor to recover energy of the second electrode to the second power source through the inductor; and 상기 제2 전극에 상기 제3 전압을 인가하는 단계Applying the third voltage to the second electrode 를 더 포함하는 구동 방법.Driving method further comprising. 제11항에 있어서, The method of claim 11, 상기 제2 전극에 상기 제1 전압을 인가하는 단계는, 상기 제3 트랜지스터의 바디 다이오드, 상기 인덕터 및 상기 제2 트랜지스터의 바디 다이오드를 통하여 상기 인덕터에 남아 있는 에너지를 상기 제1 전원으로 회수하는 단계를 더 포함하는 구동 방법.The applying of the first voltage to the second electrode may include recovering energy remaining in the inductor through the body diode of the third transistor, the inductor, and the body diode of the second transistor to the first power source. Driving method further comprising. 제1 전극 및 제2 전극을 포함하는 플라즈마 표시 장치의 구동 장치에 있어서, In the driving device of the plasma display device including a first electrode and a second electrode, 상기 제1 전극과 상기 제2 전극에 연결되어 있으며, 로우 레벨 입력단이 제1 전압을 공급하는 제1 전원에 연결되어 있는 풀 브리지 회로,A full bridge circuit connected to the first electrode and the second electrode and having a low level input terminal connected to a first power supply for supplying a first voltage; 상기 풀 브리지 회로의 하이 레벨 입력단에 제1단이 연결되어 있는 인덕터, An inductor having a first end coupled to a high level input end of the full bridge circuit; 상기 제1 전압보다 높은 제2 전압을 공급하는 제2 전원과 상기 인덕터의 제2단 사이에 연결되어 있는 제1 트랜지스터, A first transistor connected between a second power supply for supplying a second voltage higher than the first voltage and a second end of the inductor; 상기 하이 레벨 입력단과 상기 제1 전원 사이에 연결되어 있는 제2 트랜지스터, 그리고 A second transistor connected between the high level input terminal and the first power source, and 상기 인덕터의 제2단과 상기 제2 전압보다 낮은 제3 전압을 공급하는 제3 전원 사이에 연결되어 있는 제3 트랜지스터A third transistor coupled between a second end of the inductor and a third power supply for supplying a third voltage lower than the second voltage 를 포함하는 구동 장치.Driving device comprising a. 제13항에 있어서,The method of claim 13, 상기 제2 트랜지스터는 캐소드가 상기 제1 전원에 연결되는 바디 다이오드를 포함하며, The second transistor includes a body diode having a cathode connected to the first power source, 상기 제3 트랜지스터는 애노드가 상기 제3 전원에 연결되는 바디 다이오드를 포함하는 구동 장치.And the third transistor includes a body diode having an anode connected to the third power source. 제14항에 있어서,The method of claim 14, 상기 제2 전압은 상기 제3 전압과 동일한 구동 장치.And the second voltage is equal to the third voltage. 제13항 내지 제15항 중 어느 한 항에 있어서,The method according to any one of claims 13 to 15, 상기 풀 브리지 회로는, The full bridge circuit, 상기 하이 레벨 입력단과 상기 제1 전극 사이에 연결되어 있는 제4 트랜지스터,A fourth transistor connected between the high level input terminal and the first electrode, 상기 하이 레벨 입력단과 상기 제2 전극 사이에 연결되어 있는 제5 트랜지스터,A fifth transistor connected between the high level input terminal and the second electrode, 상기 로우 레벨 입력단과 상기 제1 전극 사이에 연결되어 있는 제6 트랜지스 터, 그리고A sixth transistor connected between the low level input terminal and the first electrode, and 상기 로우 레벨 입력단과 상기 제2 전극 사이에 연결되어 있는 제7 트랜지스터를 포함하는 구동 장치.And a seventh transistor connected between the low level input terminal and the second electrode.
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100365693B1 (en) * 2000-09-26 2002-12-26 삼성에스디아이 주식회사 AC plasma display panel of sustain circuit
KR100515341B1 (en) * 2003-09-02 2005-09-15 삼성에스디아이 주식회사 Driving apparatus of plasma display panel

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