KR100738579B1 - Semiconductor memory deivce - Google Patents
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Abstract
본 발명은 파워다운 모드를 진입할 때나 빠져 나올때에 내부 동작에 에러가 발생하지 않는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭신호를 입력받아 버퍼링하여 제1 내부클럭으로 출력하는 클럭버퍼; 클럭인에이블 신호를 이용하여 파워다운 감지신호를 출력하기 위한 파워다운 모드감지부; 상기 파워다운 감지신호의 활성화에 응답하여 활성화되고, 비활성화시에는 상기 파워다운 감지신호의 비활성화 이후에 상기 제1 내부클럭의 천이에 동기되어 비활성화되는 파워다운 제어신호를 출력하기 위한 에러방지부; 상기 파워다운 제어신호의 활성화구간에 상기 제1 내부클럭을 버퍼링한 제2 내부클럭을 제공하기 위한 내부클럭생성부; 상기 파워다운 제어신호에 응답하여 외부에서 입력되는 명령어 신호를 입력받아 전달하는 입력버퍼부; 상기 입력버퍼부에 의해 전달된 명령어 신호를 상기 제2 내부클럭에 응답하여 래치하기 위한 명령어 래치부; 및 상기 명령어 래치부에 의해 래치된 명령어신호를 해석하여 내부동작을 수행하기 위한 제어신호를 출력하는 디코더부를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device which does not generate an error in an internal operation when entering or exiting a power-down mode. To this end, the present invention receives a clock signal, buffers a clock, and outputs the clock signal to a first internal clock. buffer; A power down mode detection unit for outputting a power down detection signal using a clock enable signal; An error prevention unit which is activated in response to the activation of the power down detection signal and outputs a power down control signal which is deactivated in synchronization with the transition of the first internal clock after the power down detection signal is deactivated; An internal clock generator configured to provide a second internal clock buffering the first internal clock in an activation period of the power down control signal; An input buffer unit configured to receive and transmit a command signal input from the outside in response to the power down control signal; An instruction latch unit for latching an instruction signal transmitted by the input buffer unit in response to the second internal clock; And a decoder unit for interpreting an instruction signal latched by the instruction latch unit and outputting a control signal for performing an internal operation.
반도체, 메모리, 동기식, 클럭인에이블 버퍼, 디코더. Semiconductor, Memory, Synchronous, Clock Enable Buffer, Decoder.
Description
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도.1 is a block diagram of a semiconductor memory device according to the prior art;
도2는 도1에 도시된 입력버퍼를 나타내는 회로도.FIG. 2 is a circuit diagram showing an input buffer shown in FIG.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.FIG. 3 is a waveform diagram showing the operation of the semiconductor memory device shown in FIG.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도.4 is a block diagram of a semiconductor memory device according to a preferred embodiment of the present invention.
도5는 도4에 도시된 입력버퍼를 나타내는 회로도.5 is a circuit diagram showing an input buffer shown in FIG.
도6은 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.FIG. 6 is a waveform diagram showing the operation of the semiconductor memory device shown in FIG.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
110 ~ 150 : 입력버퍼110 ~ 150: Input buffer
210 ~ 240 : 딜레이210 to 240: delay
310 ~ 340 : 래치310 ~ 340: Latch
400 : 파워다운모드 감지부400: power down mode detection unit
500 : 내부클럭생성기500: internal clock generator
600 : 디코더600: decoder
700 : 에러방지부700: error protection unit
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 메모리 장치의 신호 입력부에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a signal input unit of a semiconductor memory device.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.The semiconductor memory device has been continuously improved for the purpose of increasing the integration speed and increasing the operation speed thereof. In order to improve the operating speed, a so-called synchronous memory device capable of operating in synchronization with a clock given from a memory chip has been introduced.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다. The first proposal is a so-called single data rate (SDR) synchronous memory device that inputs and outputs one data over one period of the clock at one data pin in synchronization with a rising edge of the clock from the outside of the memory device.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다. However, an SDR synchronous memory device is also insufficient to satisfy the speed of a system requiring high-speed operation. Accordingly, a double data rate (DDR) synchronous memory device, which processes two data in one clock cycle, has been proposed.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현 할 수 있어 그 만큼 고속동작이 구현 가능하다. Each data entry / exit pin of the digital synchronous memory device continuously inputs and outputs two data in synchronization with a rising edge and a falling edge of an externally input clock. Compared to the SDR synchronous memory device, at least twice as much bandwidth can be realized, so that high-speed operation can be realized.
클럭에 동기시켜 동작하는 반도체 장치는 내부 모든 동작도 입력된 클럭신호를 버퍼링한 내부클럭에 따라 동작하게 된다.A semiconductor device operating in synchronization with a clock may operate according to an internal clock buffering an input clock signal.
도1은 종래기술에 의한 반도체 메모리 장치의 블럭구성도이다.1 is a block diagram of a conventional semiconductor memory device.
도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 클럭인에이블 신호(CKE)를 입력받아 전달하는 입력버퍼(10)와, 전달된 클럭인에이블 신호(iCKE)를 소정시간 지연시켜 출력하는 딜레이(20)와, 딜레이(20)에서 출력되는 신호를 내부클럭신호(iCLK_CKE)에 응답하여 래치하여 출력하기 위한 래치부(30)와, 래치부(30)에 의해 래치된 신호(iCKE2)를 감지하여 파워다운 감지신호(PDB)를 출력하는 파워다운 모드감지부(40)와, 파워다운 감지신호(PDB)에 응답하여 각 명령어(RASB,CASB,WEB,CSB)신호를 입력받는 입력버퍼(11 ~ 14)와, 각 입력버퍼(11 ~ 14)에 의해 입력된 신호를 지연시키기 위한 딜레이(21 ~ 24)와, 딜레이(21 ~ 24)에 의해 지연된 신호를 제2 내부클럭신호(iCLK_CMD)에 응답하여 래치하여 출력하기 위한 래치부(31 ~ 34)와, 클럭신호를 입력받기 위한 입력버퍼(15)와, 입력버퍼(15)에 의해 버퍼링된 내부클럭신호(iCLK_CKE)를 이용하여 내부클럭신호(iCLK_CMD)를 출력하기 위한 내부클럭생성기(50)와, 각 래치부에서 출력되는 각 내부명령어 신호를 입력받아 디코딩하여 메모리 장치의 각 동작을 제어하는 제어신호(iAcitve, iPrecharge, iRead, iWrite, iMRS)를 출력하는 디코더(60)를 구비한다.Referring to FIG. 1, a semiconductor memory device according to the related art is configured to output an
도2는 도1에 도시된 입력버퍼를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating an input buffer shown in FIG. 1.
도2를 참조하여 살펴보면, 입력버퍼(11)는 파워다운 감지신호(PDB)에 턴온되 어 기준신호(VREF)에 응답하여 각 명령어신호(RASB,CASB,WEB,CSB)중 하나를 입력받아 내부명령어 신호(iCMD)로 출력하도록 구성되어 있다.Referring to FIG. 2, the input buffer 11 is turned on to the power-down detection signal PDB and receives one of the command signals RASB, CASB, WEB, and CSB in response to the reference signal VREF. It is configured to output the command signal iCMD.
도3은 도1에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서 도1 내지 도3을 참조하여 반도체 메모리 장치의 동작을 설명한다.FIG. 3 is a waveform diagram illustrating an operation of the semiconductor memory device shown in FIG. 1. Hereinafter, an operation of the semiconductor memory device will be described with reference to FIGS. 1 to 3.
클럭인에이블 신호 입력버퍼(10)은 절연모드인 파워다운 모드 상태나 비절전 모드 상태나 항상 활성화되어 동작하는데, 반하여 명령어 신호를 입력받는 입력버퍼(11 ~ 15)는 파워다운 모드에서는 디스에이블 상태가 된다. 이를 제어하기 위한 신호가 파워다운 모드 감지부(40)에서 출력되는 파워다운 감지신호(PDB)이다.The clock enable
파워다운 모드에서 파워다운 감지신호(PDB)는 로우레벨이 되며, 그렇지 않을 때에는 하이레벨이 된다.In the power down mode, the power down detection signal PDB goes low level, otherwise goes high.
도1에 도시된 각각의 입력버퍼는 외부 명령을 디지털 신호 레벨의 내부명령어로 바꾸는 역할을 하며 내부 명령은 일정한 시간지연회로를 거친 후 래치부(31 ~ 34)에서 내부클럭(ICLK_CMD)에 의해서 동기된다.Each input buffer shown in FIG. 1 serves to convert an external command into an internal command of a digital signal level, and the internal command is synchronized by the internal clock ICLK_CMD in the latch units 31 to 34 after a predetermined time delay circuit. do.
이 때 딜레이부(21 ~ 24)는 래치부(31 ~ 34)에서 외부명령과 클럭간의 셋업 타임과 홀드타임을 만족시키기 위해 사용되는 회로이다.At this time, the
디코더(60)는 최종적으로 각 래치부(31 ~ 34)에서 내부클럭(ICLK_CMD)에 동기된 내부명령어 신호(iRASB2,iCAB2,iWEB2,iCSB2)를 디코딩하여 메모리 장치의 내부에서 필요한 동작을 수행하기 위한 각종 제어신호(iAcitve, iPrecharge, iRead, iWrite, iMRS)를 출력하게 된다.The
클럭인에이블 래치부(30)과 내부명령을 래치하기 위한 래치부(31 ~ 34)는 서 로 다른 내부 클럭(iCLK_CKE, iCLK_CMD)에 의해 동작하게 된다. 내부클럭(iCLK_CKE)은 파워모드의 여부에 관계없이 항상 활성화되는데 반하여, 내부클럭(iCLK_CMD)은 파워다운 감지신호(PDB)를 입력받는 내부클럭생성기(50)에서 출력되는데, 파워다운모드 여부에 따라 비활성화와 활성화여부가 결정된다.The clock enable
도3에는 일반적인 파워다운 모드 진입동작과 타출동작에 관련된 타이밍도가 있다. 첫번째 클럭에서 MRS(Mode Register Set) 명령이 들어오면 내부명령어 신호(iRASB2,iCASB2,iWEB2,iCSB2)은 모두 로우레벨이 되고 명령 디코더에서 이에 해당하는 내부 MRS 명령(iMRS)을 출력한다.3 is a timing diagram related to a general power-down mode entry and launch operation. When the MRS (Mode Register Set) command is input from the first clock, the internal command signals iRASB2, iCASB2, iWEB2, and iCSB2 are all low level and the corresponding decoder outputs the corresponding internal MRS command (iMRS).
그러면, 모드 레지스터는 CL(Clock latency)와 BL(Burst Length)의 값을 저장하게 된다. 세번째 클럭에서 프리차지 올(Precharge All) 명령이 들어온 후 8번째에서 파워다운 감지신호가 들어오면 반도체장치는 프라차지 파워다운 상태 즉, IDD2P가 된다.Then, the mode register stores values of clock latency (CL) and burst length (BL). When the power down detection signal is input at the eighth time after the precharge all command is input at the third clock, the semiconductor device enters the precharge power down state, that is, the IDD2P.
이 때 파워다운 감지신호(PDB)는 하이레벨에서 로우레벨로 천이되므로 내부클럭(iCLK_CMD)는 발생하지 않게 되므로 명령 디코더에서는 이전의 상태를 유지하므로 최소한의 전류만 소비하게 된다. 그리고 만약 n번째 클럭에서 파워다운 모드 탈출명령이 들어오면 파워다운 감지신호(PDB)는 로우레벨에서 하이레벨로 천이하며 내부클럭(iCLK_CMD)가 활성화되어 새롭게 입력되는 명령어 신호의 디코딩이 가능하게 된다.At this time, since the power-down detection signal PDB transitions from the high level to the low level, the internal clock iCLK_CMD does not occur, so the command decoder maintains the previous state and consumes a minimum of current. If the power down mode escape command is received at the n th clock, the power down detection signal PDB transitions from the low level to the high level, and the internal clock iCLK_CMD is activated to decode the newly input command signal.
그런데 이 때 파워다운 감지신호(PDB)와 내부클럭(iCLK_CKE)이 타이밍적으로 중첩이 되는 구간이 발생하게 되면 n번째 클럭에서 내부클럭(iCLK_CMD)에 원치않는 글리치(gltich)가 발생하게 되고, 이것이 내부명령(iRASB1,iCASB1,iWEB1,iCSB1)이 로우레벨인 상태가 각 래치부에서 래치하게 되고, 따라서 내부명령(iRASB2,iCASB2,iWEB2,iCSB2)은 로우레벨로 되어 명령디코더(60)에서 비정상적으로 내부 MRS 명령(iMRS)을 출력하게 됨으로써(도3의 abnormal iMRS 참조) 초기에 모드레지스터에 저장된 CL와 BL의 값을 바꾸어 반도체 메모리 장치의 라이트/리드 동작시 오동작을 유발시키게 된다.At this time, when a section in which the power down detection signal PDB and the internal clock iCLK_CKE overlap in timing occurs, an unwanted glitch occurs in the internal clock iCLK_CMD at the nth clock. When the internal commands (iRASB1, iCASB1, iWEB1, iCSB1) are at a low level, latches are latched at each latch unit. Therefore, the internal commands (iRASB2, iCASB2, iWEB2, iCSB2) are at a low level, and the
예를 들면 초기에 CL=3,BL=4로 반도체 메모리 장치가 동작을 하다가 파워다운 모드를 빠져나오자 마자 CL=2,BL=4 혹은 CL=3,BL=8등등 모드레지스터의 값이 바뀌어져 이후부터는 정상적인 동작이 되지 않는다.For example, as soon as the semiconductor memory device operates with CL = 3, BL = 4 and exits the power-down mode, the mode register values such as CL = 2, BL = 4 or CL = 3, BL = 8 are changed. After that, it will not work properly.
이와 같은 불량은 특히 실장레벨에서 빈번히 발생하여 메모리 장치의 신뢰성을 크게 저하 시키게 된다.Such defects frequently occur particularly at the mounting level, which greatly reduces the reliability of the memory device.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 파워다운 모드를 진입할 때나 빠져 나올때에 내부 동작에 에러가 발생하지 않는 반도체 메모리 장치를 제공함을 목적으로 한다.The present invention has been proposed to solve the above-described problem, and an object of the present invention is to provide a semiconductor memory device in which an error does not occur in an internal operation when entering or exiting a power-down mode.
본 발명은 클럭신호를 입력받아 버퍼링하여 제1 내부클럭으로 출력하는 클럭버퍼; 클럭인에이블 신호를 이용하여 파워다운 감지신호를 출력하기 위한 파워다운 모드감지부; 상기 파워다운 감지신호의 활성화에 응답하여 활성화되고, 비활성화시에는 상기 파워다운 감지신호의 비활성화 이후에 상기 제1 내부클럭의 천이에 동기되어 비활성화되는 파워다운 제어신호를 출력하기 위한 에러방지부; 상기 파워다운 제어신호의 활성화구간에 상기 제1 내부클럭을 버퍼링한 제2 내부클럭을 제공하기 위한 내부클럭생성부; 상기 파워다운 제어신호에 응답하여 외부에서 입력되는 명령어 신호를 입력받아 전달하는 입력버퍼부; 상기 입력버퍼부에 의해 전달된 명령어 신호를 상기 제2 내부클럭에 응답하여 래치하기 위한 명령어 래치부; 및 상기 명령어 래치부에 의해 래치된 명령어신호를 해석하여 내부동작을 수행하기 위한 제어신호를 출력하는 디코더부를 구비하는 반도체 메모리 장치를 제공한다.The present invention provides a clock buffer for receiving a clock signal and outputting the buffered signal to a first internal clock; A power down mode detection unit for outputting a power down detection signal using a clock enable signal; An error prevention unit which is activated in response to the activation of the power down detection signal and outputs a power down control signal which is deactivated in synchronization with the transition of the first internal clock after the power down detection signal is deactivated; An internal clock generator configured to provide a second internal clock buffering the first internal clock in an activation period of the power down control signal; An input buffer unit configured to receive and transmit a command signal input from the outside in response to the power down control signal; An instruction latch unit for latching an instruction signal transmitted by the input buffer unit in response to the second internal clock; And a decoder unit for interpreting an instruction signal latched by the instruction latch unit and outputting a control signal for performing an internal operation.
본 발명은 파워다운 모드에서 내부 명령이 MRS 명령조합에 해당되는 로우레벨을 가지지 않게 하기 위해서 명령 입력버퍼의 출력을 하아레벨 상태로 하고 파워다운 감지신호(PDB)가 외부 클럭의 폴링에지에 동기되어 천이하도록 함으로써 근원적으로 내부명령을 래치하는 래치부의 래치를 위한 내부클럭신호에 생기는 글리치를 제거하였다.In the present invention, in order to prevent the internal command from having a low level corresponding to the MRS command combination in the power down mode, the output of the command input buffer is lowered and the power down detection signal PDB is synchronized with the polling edge of the external clock. By making the transition, the glitch generated in the internal clock signal for latching the latch portion which essentially latches the internal command is eliminated.
따라서 임의의 시점에서 메모리 장치가 파워다운 모드에서 빠져 나오더라도 명령어를 디코딩하는 디코더에서 비정상적인 내부명령이 발생하지 않도록 하게 하여 안정적인 동작이 되도록 하였다.Therefore, even if the memory device exits the power-down mode at any point in time, the decoder that decodes the instructions does not cause abnormal internal commands to occur so that the operation is stable.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭구성도이다.4 is a block diagram illustrating a semiconductor memory device in accordance with a preferred embodiment of the present invention.
도4를 참조하여 살펴보면, 본 발명에 의한 반도체 메모리 장치는 클럭인에이블 신호(CKE)를 입력받아 전달하는 입력버퍼(100)와, 전달된 클럭인에이블 신호(iCKE)를 소정시간 지연시켜 출력하는 딜레이(200)와, 딜레이(200)에서 출력되는 신호를 내부클럭신호(iCLK_CKE)에 응답하여 래치하여 출력하기 위한 래치부(300)와, 래치부(300)에 의해 래치된 신호(iCKE2)를 감지하여 파워다운 감지신호(PDB)를 출력하는 파워다운 모드감지부(400)와, 파워다운 모드감지신호(PDB)가 활성화되는 타이밍에서는 즉시 로우레벨로 활성화되고, 파워다운 모드감지신호(PDB)가 비활성화되는 타이밍에서는 내부클럭신호(iCLK_CKE)의 폴링에지이후에 하이레벨로 비활성화 활성화되는 파워다운 제어신호(PDB_NEW)를 출력하는 에러방지부(700)와, 파워다운 제어신호(PDB_NEW)에 응답하여 각 명령어(RASB,CASB,WEB,CSB)신호를 입력받는 입력버퍼(110 ~ 150)와, 각 입력버퍼(110 ~ 140)에 의해 입력된 신호를 지연시키기 위한 딜레이(210 ~ 240)와, 딜레이(210 ~ 240)에 의해 지연된 신호를 제2 내부클럭신호(iCLK_CMD)에 응답하여 래치하여 출력하기 위한 래치부(310 ~ 340)와, 클럭신호를 입력받기 위한 입력버퍼(150)와, 입력버퍼(150)에 의해 버퍼링된 내부클럭신호(iCLK_CKE)를 이용하여 제2 내부클럭신호(iCLK_CMD)를 출력하기 위한 내부클럭생성기(500)와, 각 래치부에서 출력되는 각 내부명령어신호를 입력받아 디코딩하여 메모리 장치의 각 동작을 제어하는 제어신호(iAcitve, iPrecharge, iRead, iWrite, iMRS)를 출력하는 디코더(600)를 구비한다.Referring to FIG. 4, the semiconductor memory device according to the present invention outputs an
에러방지부(700)는 내부클럭신호(iCLK_CKE)에 동기되어 파워다운 감지신호(PDB)와 파워업신호(PWRUP)를 각각 입력단(D)과 리셋단(Reset)으로 입력받아 출력하는 플립플롭(710)과, 플립플롭(710)의 출력과 파워다운 감지신호(PDB)를 앤딩하여 출력하기 위한 낸드게이트와 인버터(720,730)를 구비한다.The
도5는 도4에 도시된 입력버퍼를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating an input buffer shown in FIG. 4.
도5를 참조하여 살펴보면, 입력버퍼(110)은 파워다운 감지신호(PDB)에 응답하여 활성화되어 기준신호(VREF)에 대응하여 명령어신호(CMD)를 출력하는 입력부(111)와, 파워다운 감지신호(PDB)에 응답하여 활성화되어 입력부(111)에 의해 전달되는 명령어신호(iCMD)를 버퍼링하여 내부명령어신호로 출력하기 위한 출력부(112)를 구비한다.Referring to FIG. 5, the
도6은 도4에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도4 내지 도6을 참조하여 본 실시예에 다른 반도체 메모리 장치의 동작을 살펴본다.FIG. 6 is a waveform diagram illustrating an operation of the semiconductor memory device shown in FIG. 4. Hereinafter, operations of a semiconductor memory device according to the present embodiment will be described with reference to FIGS. 4 to 6.
클럭인에이블 신호 입력버퍼(100)은 절연모드인 파워다운 모드 상태나 비절전 모드 상태나 항상 활성화되어 동작하는데, 반하여 명령어 신호를 입력받는 입력버퍼(110 ~ 140)는 파워다운 모드에서는 디스에이블 상태가 된다. 이를 제어하기 위한 신호가 파워다운 모드감지부(400)에서 출력되는 파워다운 감지신호(PDB)이다.The clock enable
파워다운 모드에서 파워다운 감지신호(PDB)는 로우레벨이 되며, 그렇지 않을 때에는 하이레벨이 된다.In the power down mode, the power down detection signal PDB goes low level, otherwise goes high.
에러방지부(700)는 파워다운 감지신호(PDB)를 입력받아 플립플롭(710)을 사용하여 내부클럭(iCLK_CKE)의 폴링에지에서 동기가 되는 신호(PDB_F)를 만든 다음, 이 신호와 파워다운 감지신호(PDB)를 앤드 논리조합하여 파워다운모드 진입시에는 파워다운 제어신호(PDB_NEW)가 즉시 하이레벨에서 로우레벨로 활성화되도록 하고, 파워다운 모드 탈출시에는 내부클럭신호(iCLK_CLK)의 폴링에지 이후에 로우레벨에서 하이베레벨로 천이가 일어나도록 하여 내부클럭신호(iCLK_CMD)에서 순간적으로 글리치가 발생하는 것을 방지하였다.The
계속해서 살펴보면, 도4에 도시된 각각의 입력버퍼는 외부 명령을 디지털 신호 레벨의 내부명령어로 바꾸는 역할을 하며 내부 명령은 일정한 시간지연회로를 거친 후 래치부(310 ~ 340)에서 내부클럭(ICLK_CMD)에 의해서 동기된다.As shown in FIG. 4, each input buffer shown in FIG. 4 serves to convert an external command into an internal command of a digital signal level, and the internal command passes through a predetermined time delay circuit, and then internal clock (ICLK_CMD) in the
이 때 딜레이부(210 ~ 240)는 래치부(310 ~ 340)에서 외부명령과 클럭간의 셋업 타임과 홀드타임을 만족시키기 위해 사용되는 회로이다.At this time, the
디코더(600)는 최종적으로 각 래치부(310 ~ 340)에서 내부클럭(ICLK_CMD)에 동기된 내부명령어 신호(iRASB2,iCAB2,iWEB2,iCSB2)를 디코딩하여 메모리 장치의 내부에서 필요한 동작을 수행하기 위한 각종 제어신호(iAcitve, iPrecharge, iRead, iWrite, iMRS)를 출력하게 된다.The
클럭인에이블 래치부(300)과 내부명령을 래치하기 위한 래치부(310 ~ 340)는 서로 다른 내부 클럭(iCLK_CKE, iCLK_CMD)에 의해 동작하게 된다. 내부클럭(iCLK_CKE)은 파워모드의 여부에 관계없이 항상 활성화되는데 반하여, 내부클럭(iCLK_CMD)은 파워다운 제어신호(PDB_NEW)를 입력받는 내부클럭생성기(50)에서 출 력되는데, 파워다운모드 여부에 따라 비활성화와 활성화여부가 결정된다.The clock enable
따라서 임의의 시점에서 파워다운 모드를 빠져나오더라도 명령디코더에서 비정상적인 세부명령을 일으키는 제어신호를 생성하지 않게 된다.Therefore, even if the power-down mode exits at any point in time, the command decoder does not generate a control signal that causes an abnormal detail command.
도6에 도시된 바와 같이, 파워다운 모드가 진입할 때에는 종래과 같은 타이밍에 진입하고, 빠져나올 때에는 항상 내부클럭(iCLK_CKE)의 폴링에지 이후에 빠져나오도록 되어 있어, 파워다운 감지신호(PDB)와 내부클럭(iCLK_CKE)이 타이밍적으로 중첩이 되는 구간이 발생하게 되지 않는다.As shown in Fig. 6, when the power-down mode enters, it enters the same timing as before, and when exiting, it always exits after the falling edge of the internal clock iCLK_CKE. The section in which the internal clock iCLK_CKE overlaps in timing does not occur.
또한, 입력버퍼가 파워다운 모드에서 MRS 명령과 같은 논리값(iRAS,iCAS,iWEB,iCSB가 모두 로우레벨)을 가지지 않게 하기 위해, 입력버퍼의 출력부(112)에서 파워다운 감지신호(PDB)가 하이레벨로 비활성화된 이후에야 활성화될 수 있도록 회로를 구성하였다.In addition, in order to prevent the input buffer from having the same logic value as that of the MRS command in the power-down mode (iRAS, iCAS, iWEB, and iCSB are all low level), the power-down detection signal PDB at the
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.
본 발명에 의한 반도체 메모리 장치의 입력버퍼 제어방식과 회로는 파워다운 모드를 빠져 나와서 다음 명령을 수행할 때 내부 명령과 내부 클럭의 타이밍 문제로 인한 오동작을 유발하는 것을 근본적으로 해결하였다.The input buffer control method and the circuit of the semiconductor memory device according to the present invention fundamentally solved a malfunction caused by the timing problem of the internal command and the internal clock when the next command is executed after exiting the power down mode.
따라서 메모리 장치의 파워모드로 인한 오동작을 제거하여 실장응용시 불량을 방지함으로서 제품의 동작상의 신뢰성을 향상시킬 수 있게 되었다.Therefore, it is possible to improve the operational reliability of the product by eliminating the malfunction caused by the power mode of the memory device to prevent defects during mounting applications.
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