KR100738168B1 - Liquid crystal display device using thin film transistor and manufacturing method thereof - Google Patents

Liquid crystal display device using thin film transistor and manufacturing method thereof Download PDF

Info

Publication number
KR100738168B1
KR100738168B1 KR1020060012391A KR20060012391A KR100738168B1 KR 100738168 B1 KR100738168 B1 KR 100738168B1 KR 1020060012391 A KR1020060012391 A KR 1020060012391A KR 20060012391 A KR20060012391 A KR 20060012391A KR 100738168 B1 KR100738168 B1 KR 100738168B1
Authority
KR
South Korea
Prior art keywords
wiring
gate
electrode
source
cross
Prior art date
Application number
KR1020060012391A
Other languages
Korean (ko)
Other versions
KR20060101227A (en
Inventor
요시까즈 요시모또
Original Assignee
가부시끼가이샤 퓨처 비전
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 퓨처 비전 filed Critical 가부시끼가이샤 퓨처 비전
Publication of KR20060101227A publication Critical patent/KR20060101227A/en
Application granted granted Critical
Publication of KR100738168B1 publication Critical patent/KR100738168B1/en

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B26HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26BHAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B19/00Clippers or shavers operating with a plurality of cutting edges, e.g. hair clippers, dry shavers
    • B26B19/02Clippers or shavers operating with a plurality of cutting edges, e.g. hair clippers, dry shavers of the reciprocating-cutter type
    • B26B19/04Cutting heads therefor; Cutters therefor; Securing equipment thereof
    • B26B19/044Manufacture and assembly of cutter blocks
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B26HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26BHAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B19/00Clippers or shavers operating with a plurality of cutting edges, e.g. hair clippers, dry shavers
    • B26B19/02Clippers or shavers operating with a plurality of cutting edges, e.g. hair clippers, dry shavers of the reciprocating-cutter type
    • B26B19/04Cutting heads therefor; Cutters therefor; Securing equipment thereof
    • B26B19/06Cutting heads therefor; Cutters therefor; Securing equipment thereof involving co-operating cutting elements both of which have shearing teeth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1292Multistep manufacturing methods using liquid deposition, e.g. printing
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • G02F1/136295Materials; Compositions; Manufacture processes

Abstract

박막 트랜지스터를 이용한 액정 표시 장치 및 그 제조 방법에서, 생산 공정을 간소화함과 함께, 소스 배선과 게이트 배선의 배선 저항의 증가를 방지한다. 절연 기판(11) 상에 형성된 제1 광 투과형 감광성 수지(12)의 개구부에, 게이트 전극(13)과 소스 배선(201')과 화소 컨택트층(21')을 형성한다. 이들 상에 게이트 절연막(14)과 반도체층(15)과 오믹 컨택트층(n+ 반도체층)(16)과 보호막(17)을 형성한다. 또한, 제2 광 투과형 감광성 수지(12')의 개구부에, 소스 전극(19)과 드레인 전극(19')과 화소 전극(21)을 형성한다. 또한, 제2 광 투과형 감광성 수지의 개구부에 형성되는 크로스부 접속 배선은, 소스 배선 또는 게이트 배선과 동일하게, 잉크제트 도포된 은 미립자를 함유하는 잉크가 소성되어 생긴 소성은이다. In a liquid crystal display device and a manufacturing method using the thin film transistor, the production process is simplified, and the increase in the wiring resistance of the source wiring and the gate wiring is prevented. The gate electrode 13, the source wiring 201 ′, and the pixel contact layer 21 ′ are formed in the opening portion of the first light transmissive photosensitive resin 12 formed on the insulating substrate 11. The gate insulating film 14, the semiconductor layer 15, the ohmic contact layer (n + semiconductor layer) 16, and the protective film 17 are formed on these. In addition, the source electrode 19, the drain electrode 19 ′, and the pixel electrode 21 are formed in the opening portion of the second light transmissive photosensitive resin 12 ′. The cross-section connection wiring formed in the opening of the second light transmissive photosensitive resin is a sintered silver formed by firing an ink containing silver fine particles coated with ink jet in the same manner as the source wiring or the gate wiring.

절연 기판, 광 투과형 감광성 수지, 잉크제트 도포, 보조 용량 배선, 포토마스크 Insulated substrate, light transmissive photosensitive resin, inkjet coating, auxiliary capacitance wiring, photomask

Description

박막 트랜지스터를 이용한 액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE USING THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}Liquid crystal display using thin film transistor and manufacturing method therefor {LIQUID CRYSTAL DISPLAY DEVICE USING THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명에 따른 액정 표시 장치의 개략도. 1 is a schematic view of a liquid crystal display device according to the present invention;

도 2는 본 발명에 따른 박막 트랜지스터의 단면도. 2 is a cross-sectional view of a thin film transistor according to the present invention.

도 3은 도 2에 도시하는 박막 트랜지스터의 게이트·소스 배선 공정도. 3 is a gate-source wiring process diagram of the thin film transistor shown in FIG. 2.

도 4는 도 3에 계속되는 박막 트랜지스터의 형성 공정도. 4 is a process chart of formation of a thin film transistor subsequent to FIG. 3;

도 5는 도 4에 계속되는 박막 트랜지스터의 형성 공정도. FIG. 5 is a process chart of formation of a thin film transistor following FIG. 4. FIG.

도 6은 도 5에 계속되는 화소 형성 공정도. FIG. 6 is a pixel formation process diagram following FIG. 5. FIG.

도 7은 도 3 내지 도 6에서 형성된 박막 트랜지스터의 평면도. 7 is a plan view of the thin film transistor formed in FIGS. 3 to 6.

도 8은 본 발명에 따른 다른 박막 트랜지스터의 단면도. 8 is a cross-sectional view of another thin film transistor according to the present invention;

도 9는 도 8에 도시하는 박막 트랜지스터의 형성 공정도. 9 is a process chart for forming the thin film transistor shown in FIG. 8.

도 10은 도 9에 계속되는 박막 트랜지스터의 형성 공정도. 10 is a process chart of formation of a thin film transistor subsequent to FIG. 9;

도 11은 도 10에 계속되는 박막 트랜지스터의 형성 공정도. FIG. 11 is a process chart of formation of a thin film transistor following FIG. 10. FIG.

도 12는 도 11에 계속되는 박막 트랜지스터의 형성 공정도와 박막 트랜지스터의 평면도. 12 is a plan view of a thin film transistor subsequent to FIG. 11 and a plan view of the thin film transistor;

도 13은 본 발명에 따른 또 다른 박막 트랜지스터의 단면도. 13 is a cross-sectional view of another thin film transistor according to the present invention.

도 14는 도 13에 도시하는 박막 트랜지스터의 형성 공정도. 14 is a process chart for forming the thin film transistor shown in FIG. 13.

도 15는 도 14에 계속되는 박막 트랜지스터의 형성 공정도와 박막 트랜지스터의 평면도. 15 is a plan view of a thin film transistor subsequent to FIG. 14 and a plan view of the thin film transistor;

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 박막 트랜지스터10: thin film transistor

11 : 절연 기판11: insulated substrate

12 : 제1 광 투과형 감광성 수지12: 1st light transmissive photosensitive resin

12' : 제2 광 투과형 감광성 수지12 ': second light transmitting photosensitive resin

13 : 게이트 전극13: gate electrode

14 : 게이트 절연막14: gate insulating film

15 : 반도체층(아몰퍼스 실리콘)15: semiconductor layer (amorphous silicon)

16 : 오믹 컨택트층(n+ 반도체층)16: ohmic contact layer (n + semiconductor layer)

17 : 보호막17: shield

19 : 소스 전극19: source electrode

19' : 드레인 전극19 ': drain electrode

20 : 액정 소자20: liquid crystal element

21 : 화소 전극21: pixel electrode

21' : 화소 컨택트층21 ': pixel contact layer

22 : 공통 전극22: common electrode

23 : 보조 용량23: auxiliary capacity

24 : 보조 용량 배선24: auxiliary capacitance wiring

24' : 보조 용량 배선24 ': auxiliary capacitance wiring

40 : 박막 트랜지스터부40: thin film transistor portion

41 : 크로스부41: cross section

42 : 하프 노광부42: half exposure part

50 : 레지스트50: resist

60 : 크로스부 접속 배선60: cross connection wiring

100 : 주사선 구동 회로100: scan line driving circuit

101 : 주사선101: scanning line

101' : 게이트 배선101 ': gate wiring

110 : 레지스트110: resist

200 : 데이터선 구동 회로200: data line driving circuit

201 : 데이터선201: data line

201' : 소스 배선 201 ': Source wiring

[특허 문헌1] 일본 특개2003-318193호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 2003-318193

[특허 문헌2] 일본 특개평9-265113호 공보[Patent Document 2] Japanese Patent Application Laid-Open No. 9-265113

본 발명은, 잉크제트 도포에 의해 형성된 게이트 전극 및 소스·드레인 전극 을 갖는 박막 트랜지스터를 이용한 액정 표시 장치 및 그 제조 방법에 관한 것이다. The present invention relates to a liquid crystal display device using a thin film transistor having a gate electrode and a source / drain electrode formed by inkjet coating, and a method of manufacturing the same.

액티브 매트릭스형의 액정 표시 장치에 이용되는 박막 트랜지스터(TFT)의 구성은, 기판 상에, 크롬 등의 금속막으로 이루어지는 게이트 전극과, SiNx로 이루어지는 게이트 절연막과, 아몰퍼스 실리콘으로 이루어지는 반도체층과, 인 등의 불순물을 도핑한 오믹 컨택트층과, 크롬 등의 금속막으로 이루어지는 소스 전극 및 드레인 전극과, 보호막이 이 순서로 적층되어 있다. The thin film transistor (TFT) used in the active matrix liquid crystal display device includes a gate electrode made of a metal film such as chromium, a gate insulating film made of SiN x , a semiconductor layer made of amorphous silicon, and a substrate on a substrate; An ohmic contact layer doped with an impurity such as phosphorus, a source electrode and a drain electrode made of a metal film such as chromium, and a protective film are stacked in this order.

상기 박막 트랜지스터는, 다수의 박막을 글래스 기판에 형성하고, 그 박막에 포토리소그래피 공정을 실시함으로써 제조되어 있다. 그러나, 박막의 형성 및 패터닝에는, 스퍼터 장치, CVD 장치 및 에칭 장치 등의 고가이고 또한 저스루풋이며 복잡한 진공 장치를 사용해야만 하므로, 이것은 공정을 매우 복잡하게 함과 함께 제조 원가를 증가시키는 결과를 초래한다. The thin film transistor is manufactured by forming a plurality of thin films on a glass substrate and subjecting the thin films to a photolithography step. However, the formation and patterning of thin films requires the use of expensive, low-throughput, and complex vacuum devices, such as sputtering devices, CVD devices, and etching devices, which results in a very complicated process and increases manufacturing costs. do.

따라서, 가급적 대기압 분위기 중에서 박막 트랜지스터를 제조하는 것이 특허 문헌1에 기재되어 있다. 이 특허 문헌1에는, 박막 트랜지스터의 게이트 전극막을, 도전 재료를 함유하는 액체 재료를 이용하여, 잉크제트법에 의해 형성하고, 또한, 박막 트랜지스터의 소스 영역 및 드레인 영역을, 반도체 재료를 함유하는 액체 재료를 이용하여, 잉크제트법에 의해 형성하는 것이 기재되어 있다. Therefore, Patent Document 1 describes the manufacture of a thin film transistor in an atmospheric pressure whenever possible. In Patent Document 1, a gate electrode film of a thin film transistor is formed by an ink jet method using a liquid material containing a conductive material, and a source region and a drain region of the thin film transistor are formed of a liquid containing a semiconductor material. Forming by the inkjet method using a material is described.

또한, 특허 문헌2에는, 포토리소그래피 공정을 삭감하여, 생산 공정을 간략화하는 수단으로서, 게이트 버스 라인과 소스 버스 라인을 동일층에 형성하고, 화 소 전극 형성 시에, 화소 전극의 층에서 크로스부에서 절단되어 있는 소스 버스 라인을 가교하는 방법이 기재되어 있다. In addition, Patent Literature 2 discloses a gate bus line and a source bus line formed on the same layer as a means for reducing the photolithography process and simplifying the production process. A method of crosslinking a source bus line cut at is described.

상기 특허 문헌1에 기재된 박막 트랜지스터의 제조에서, 잉크제트법에 의해 진공 장치의 수를 줄여 생산 공정을 삭감하고 있지만, 여전히, 그 생산 공정수가 많아, 박막 트랜지스터를 저렴하고 또한 고스루풋으로 제조할 수 없다. In the production of the thin film transistor described in Patent Document 1, although the number of vacuum devices is reduced by the inkjet method to reduce the production process, the number of production processes is still large, so that the thin film transistor can be manufactured at low cost and high throughput. none.

또한, 상기 특허 문헌2에 기재된 방법에서는, 화소 전극에는, 산화 인듐 주석(ITO) 등의 고비저항(비저항=100∼1000μΩ·㎝)의 투명 전극 재료를 이용하고 있기 때문에, 소스 버스 라인을 접속하는 가교부에서 큰 저항이 발생한다. In the method described in Patent Document 2, a transparent electrode material having a high specific resistance (specific resistance = 100 to 1000 µPa · cm) such as indium tin oxide (ITO) is used for the pixel electrode. Large resistance occurs at the crosslinked portion.

통상, 버스 라인에는, 비저항<3μΩ·㎝ 정도의 메탈을 이용하지만, 가교부의 길이를 버스 라인의 길이의 5%∼1% 정도로 설계해도, 버스 라인의 저항값은 1.3배∼3배로 된다. 또한, 가교부의 길이를 5% 이하로 설계하는 것은 실제 문제로서 불가능하다. 또한, 비저항이 낮은 버스 라인의 메탈과 비저항이 높은 ITO 사이에 접촉 저항(컨택트 저항)이 발생하여, 가교부에서의 접촉 저항을 더욱 크게 한다. Usually, although a metal with a specific resistance of <3 mu Ω · cm is used for the bus line, even if the length of the crosslinked portion is designed to be about 5% to 1% of the length of the bus line, the resistance value of the bus line is 1.3 times to 3 times. In addition, it is impossible to design the length of the crosslinking portion to 5% or less as a practical problem. In addition, contact resistance (contact resistance) is generated between the metal of the bus line having a low specific resistance and ITO having a high specific resistance, thereby further increasing the contact resistance at the crosslinked portion.

금후의 LCD-TV의 주류로 되는 100인치 클래스도 시야에 들어온 대형, 고정밀 패널에서는, 배선 저항이 1%라도 증가하는 방법은 사용할 수 없다. Even in the large, high-precision panel, which has become the mainstream of future LCD-TVs, the method of increasing the wiring resistance even by 1% cannot be used.

따라서, 본 발명은, 박막 트랜지스터를 이용한 액정 표시 장치 및 그 제조 방법에서, 생산 공정을 간략화함과 함께, 소스 배선과 게이트 배선의 배선 저항을 증가시키지 않고, 배선 저항을 작게 하는 것을 목적으로 한다. Accordingly, an object of the present invention is to simplify a production process and to reduce wiring resistance without increasing the wiring resistance of the source wiring and the gate wiring in the liquid crystal display device and the manufacturing method using the thin film transistor.

제1 광 투과형 감광성 수지의 개구부에, 금속 미립자를 함유하는 잉크를 이용한 잉크제트법에 의해, 박막 트랜지스터의 소스 배선 및 게이트 배선과 화소 컨택트층 및 크로스부 접속 배선을 제외한 보조 용량 배선을 동시에 형성한다. In the opening of the first light-transmissive photosensitive resin, an inkjet method using ink containing metal fine particles is used to simultaneously form the source wiring and the gate wiring of the thin film transistor and the storage capacitor wiring except the pixel contact layer and the cross-connection wiring. .

제2 광 투과형 감광성 수지의 개구부에, 박막 트랜지스터의 소스 전극 및 드레인 전극과 화소 전극 및 크로스부 접속 배선을, 잉크제트법에 의해 동시에, 각각 별개의 잉크로 형성한다. In the opening of the second light transmissive photosensitive resin, the source electrode and the drain electrode, the pixel electrode, and the cross section connection wiring of the thin film transistor are simultaneously formed with separate inks by the ink jet method.

특히, 크로스부 접속 배선에는, 소스 배선 또는 게이트 배선과 동종의 금속 미립자를 함유하는 잉크를 이용하여 소스 배선 또는 게이트 배선을 접속한다. In particular, the source wiring or the gate wiring is connected to the cross-connection wiring using an ink containing metal fine particles of the same kind as the source wiring or the gate wiring.

이하, 도면을 이용하여, 본 발명의 실시예를 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, the Example of this invention is described using drawing.

[실시예1]Example 1

도 1은 본 발명에 따른 박막 트랜지스터를 이용한 액티브 매트릭스형의 액정 표시 장치의 개략도로서, 주사선 구동 회로(100)에 의해 선택된 주사선(101)에 대응하여, 데이터선 구동 회로(200)로부터 데이터선(201)을 통해 박막 트랜지스터(10)에 데이터(전압)가 공급된다. 1 is a schematic diagram of an active matrix type liquid crystal display device using a thin film transistor according to the present invention, corresponding to a scan line 101 selected by the scan line driver circuit 100, and from the data line driver circuit 200 to a data line ( Data (voltage) is supplied to the thin film transistor 10 through 201.

박막 트랜지스터(10)는, 주사선(101)과 데이터선(201)의 교차부에 설치되며, 박막 트랜지스터(10)의 게이트 전극(13)에는, 주사선(101)이 접속되고, 박막 트랜지스터(10)의 소스 전극(19)에는, 데이터선(201)이 접속되어 있다. The thin film transistor 10 is provided at the intersection of the scan line 101 and the data line 201, and the scan line 101 is connected to the gate electrode 13 of the thin film transistor 10, and the thin film transistor 10 is provided. The data line 201 is connected to the source electrode 19.

박막 트랜지스터(10)의 드레인 전극(19')은, 액정 소자(20)의 화소 전극(21)에 접속되며, 액정 소자(20)는, 화소 전극(21)과 공통 전극(22) 사이에 있어, 화소 전극(21)에 공급되는 데이터(전압)에 의해 구동된다. 또한, 데이터(전압)를 일시 유지하기 위한 보조 용량(23)이, 드레인 전극(19')과 보조 용량 배선(24) 사이에 접속되어 있다. The drain electrode 19 ′ of the thin film transistor 10 is connected to the pixel electrode 21 of the liquid crystal element 20, and the liquid crystal element 20 is between the pixel electrode 21 and the common electrode 22. It is driven by data (voltage) supplied to the pixel electrode 21. In addition, a storage capacitor 23 for temporarily holding data (voltage) is connected between the drain electrode 19 'and the storage capacitor wiring 24.

도 2는 도 1에 도시한 매트릭스 형상으로 배치된 박막 트랜지스터(10)의 단면도로서, 소스 배선(201'), 게이트 전극(13) 및 화소 컨택트층(21')은, 금속 미립자를 함유하는 잉크를 이용한 잉크제트 도포에 의해, 절연 기판(글래스 기판)(11) 상에 형성한 제1 광 투과형 감광성 수지(12)의 개구부에 형성된다. FIG. 2 is a cross-sectional view of the thin film transistor 10 arranged in the matrix form shown in FIG. 1, wherein the source wiring 201 ', the gate electrode 13, and the pixel contact layer 21' contain ink containing metal fine particles. The inkjet coating using the inkjet coating film is used to form an opening of the first light transmissive photosensitive resin 12 formed on the insulating substrate (glass substrate) 11.

또한, 소스 전극(19), 드레인 전극(19') 및 화소 전극(21)은, 마지막에 형성된 제2 광 투과형 감광성 수지(12')의 개구부에, 금속 미립자를 함유하는 잉크를 이용한 잉크제트 도포에 의해 형성된다. In addition, the source electrode 19, the drain electrode 19 ', and the pixel electrode 21 apply an ink jet using ink containing metal fine particles to the opening of the second light transmissive photosensitive resin 12' formed last. Is formed by.

또한, 참조 부호 14는 게이트 절연막, 참조 부호 15는 반도체층, 참조 부호 16은 n+ 반도체층(오믹 컨택트층), 참조 부호 17은 보호막이다. Reference numeral 14 denotes a gate insulating film, reference numeral 15 denotes a semiconductor layer, reference numeral 16 denotes an n + semiconductor layer (omic contact layer), and reference numeral 17 denotes a protective film.

도 3은 도 2에 도시한 박막 트랜지스터(10)의 게이트·소스 배선 공정으로서, 우선, 세정된 절연 기판(11) 상에 제1 광 투과형 감광성 수지(12)를 도포하고, 도 3의 (a)에 도시하는 바와 같이, 패턴부(게이트 배선(101'), 소스 배선(201'), 보조 용량 배선(24'), 게이트 전극(13) 및 화소 컨택트층(21'))를 형성한 제1 포토마스크를 이용하여 노광·현상·소성한다. FIG. 3 is a gate-source wiring process of the thin film transistor 10 shown in FIG. 2. First, the first light transmissive photosensitive resin 12 is coated on the cleaned insulating substrate 11, and FIG. ), A pattern portion (gate wiring 101 ', source wiring 201', storage capacitor wiring 24 ', gate electrode 13 and pixel contact layer 21') is formed. 1 It exposes, develops, and bakes using a photomask.

또한, 박막 트랜지스터부의 파선 A-A'와, 배선의 크로스부의 파선 B-B' 및 C-C'의 단면도를 도 3의 (b), (c)에 도시한다. 또한, 배선의 크로스부의 파선 B-B'는, 게이트 배선(101')을 연속한 배선으로 하고, 소스 배선(201')을 단속한 배선으로 하였지만, 게이트 배선(101')을 단속한 배선으로 하고, 소스 배선(201')을 연 속한 배선으로 해도 된다. 이 경우의 단면도는, 파선 C-C'의 단면도와 동일하게 된다. 3A and 3C are cross-sectional views of the broken lines A-A 'of the thin film transistor section and the broken lines B-B' and C-C 'of the cross section of the wiring. In addition, the broken line B-B 'of the cross part of wiring used the gate wiring 101' as a continuous wiring, and made the wiring which interrupted the source wiring 201 ', but it was the wiring which interrupted the gate wiring 101'. The source wiring 201 'may be connected to each other. The cross section in this case is the same as the cross section of the broken line C-C '.

다음으로, 도 3의 (b)에 도시하는 바와 같이, 패턴부 이외를 발수 처리하고, 패턴부를 친수 처리함으로써, 잉크제트 도포에 의한 금속 미립자(은 미립자)를 함유하는 잉크가 패턴부에 집중하도록 도포한다. 그 후, 패턴부의 금속 미립자를 함유하는 잉크를 본소성한다. 또한, 보조 용량 배선(24')은, 투명 도전체(ITO)를 잉크제트 도포한다. Next, as shown in Fig. 3B, the water-repellent treatment other than the pattern portion and the hydrophilic treatment of the pattern portion cause the ink containing metal fine particles (silver fine particles) to be concentrated on the pattern portion by inkjet coating. Apply. Thereafter, the ink containing the metal fine particles in the pattern portion is fired. The storage capacitor wiring 24 ′ is inkjet coated with a transparent conductor (ITO).

마지막으로, 도 3의 (c)에 도시하는 바와 같이, 패턴부에 Ni로 이루어지는 캡 메탈(30)로서, 동일하게 잉크제트 도포에 의해, 잉크를 도포하여, 본소성한다. Finally, as shown in FIG.3 (c), the ink is apply | coated by inkjet coating similarly as the cap metal 30 which consists of Ni in a pattern part, and is fired.

도 4는 도 3에 계속되는 박막 트랜지스터의 형성 공정으로서, 도 4의 (a)에 도시하는 바와 같이, 순차적으로, SiNx로 이루어지는 게이트 절연막(14), a-Si의 반도체막(반도체층)(15), n+ 반도체막(오믹 컨택트층)(16)을 성막한다. 또한, 파선 A-A'는, 도 4의 (b)에 도시하는 박막 트랜지스터부(40)의 단면도, 파선 B-B' 및 C-C'는, 배선의 크로스부(41)의 단면도를 도시한다. FIG. 4 is a step of forming a thin film transistor subsequent to FIG. 3, and as shown in FIG. 4A, a gate insulating film 14 made of SiN x and a semiconductor film (semiconductor layer) of a-Si ( 15), an n + semiconductor film (omic contact layer) 16 is formed. In addition, broken line A-A 'shows sectional drawing of the thin film transistor part 40 shown to FIG. 4B, and broken line BB' and C-C 'show sectional drawing of the cross part 41 of wiring.

다음으로, 레지스트를 도포하여, 도 4의 (b)에 도시하는 바와 같이, 박막 트랜지스터부(40)와 배선의 크로스부(41)를 섬 형상으로 형성하기 위한 아일런드 패턴 마스크를 이용하여, 레지스트를 노광·현상한다. 또한, 박막 트랜지스터의 게이트 전극(13) 상은 하프 노광(42)한다. 도 4의 (c)에 레지스트의 현상 후의 단면도를 도시한다. 또한, 박막 트랜지스터부(40)의 파선 A-A'와, 배선의 크로스부 (41)의 파선 B-B' 및 C-C'의 단면도를 도 4의 (c), (d)에 도시한다. Next, a resist is applied to the resist using an island pattern mask for forming the thin film transistor section 40 and the cross section 41 of the wiring in an island shape as shown in FIG. 4B. Exposure and development. The gate electrode 13 of the thin film transistor is half exposed 42. 4C is a cross-sectional view after the development of the resist. 4A and 4D are cross-sectional views taken along the broken line A-A 'of the thin film transistor section 40 and broken lines B-B' and C-C 'of the cross section 41 of the wiring.

마지막으로, 도 4의 (d)에 도시하는 바와 같이, n+ 반도체막(16)과 반도체막(15)을 드라이 에칭한다. Finally, as shown in Fig. 4D, the n + semiconductor film 16 and the semiconductor film 15 are dry etched.

또한, 도 5는 도 4에 계속되는 박막 트랜지스터의 형성 공정으로서, 도 5의 (a)의 평면도 및 도 5의 (b)의 단면도에 도시하는 바와 같이, 섬 형상으로 형성된 박막 트랜지스터부(40)와 배선의 크로스부(41)의 주위에 레지스트(50)를 잉크제트 도포에 의해 형성한다. 또한, 박막 트랜지스터부(40)의 파선 A-A'와, 배선의 크로스부(41)의 파선 B-B' 및 C-C'의 단면도를 도 5의 (b), (c), (d)에 도시한다. 5 is a step of forming a thin film transistor subsequent to FIG. 4, and as shown in a plan view of FIG. 5A and a cross-sectional view of FIG. 5B, a thin film transistor portion 40 formed in an island shape and The resist 50 is formed around the cross portion 41 of the wiring by ink jet coating. Further, cross-sectional views of the broken line A-A 'of the thin film transistor section 40 and the broken lines BB' and C-C 'of the cross section 41 of the wiring are shown in FIGS. 5B, 5C, and 5D. Illustrated.

다음으로, 도 5의 (c)에 도시하는 바와 같이, 게이트 절연막(14)을 CF4/O2에 의해 드라이 에칭(캡 어시)함과 함께, 하프 노광부(42)를 제거하고, SF6/Cl2에 의해 하프 노광부(42)에서의 n+ 반도체막(16)을 드라이 에칭한다. Next, as shown in FIG. 5C, while the gate insulating film 14 is dry etched (cap-assisted) by CF 4 / O 2 , the half exposure portion 42 is removed to remove the SF 6. Dry etching of the n + semiconductor film 16 in the half exposure section 42 is performed by / Cl 2 .

마지막으로, 도 5의 (d)에 도시하는 바와 같이, 레지스트(50)를 박리하고, SiNx로 이루어지는 보호막(17)을 형성한다. Finally, as illustrated in Figure 5 (d), and peeling off the resist 50 to form a protective film 17 made of SiN x.

도 6은 도 5에 계속되는 화소 형성 공정으로서, 우선, 제2 광 투과형 감광성 수지(12')를 도포하고, 도 6의 (a)에 도시하는 바와 같이, 패턴부(게이트 배선(101'), 소스 배선(201'), 박막 트랜지스터부(40), 배선의 크로스부(41))를 형성한 제2 포토마스크를 이용하여 노광·현상·소성한다. 또한, 박막 트랜지스터부(40)의 파선 A-A'와, 배선의 크로스부(41)의 파선 B-B' 및 C-C'의 단면도를 도 6의 (b), (c), (d)에 도시한다. FIG. 6 is a pixel forming process following FIG. 5. First, the second light transmitting photosensitive resin 12 ′ is applied, and as shown in FIG. 6A, the pattern portion (gate wiring 101 ′), Exposure, development, and firing are carried out using a second photomask in which the source wiring 201 ', the thin film transistor portion 40, and the wiring cross portion 41 are formed. Further, cross-sectional views of the broken line A-A 'of the thin film transistor section 40 and the broken lines BB' and C-C 'of the cross section 41 of the wiring are shown in FIGS. 6B, 6C, and 6D. Illustrated.

다음으로, 도 6의 (c)에 도시하는 바와 같이, 보호막(17) 및 캡 메탈(30)을 에칭한 후에, 도 6의 (d)에 도시하는 바와 같이, 잉크제트 도포에 의해, 소스 전극(19), 드레인 전극(19'), 화소 전극(21) 및 크로스부 접속 배선(60)을 형성하고, 본소성한다. 또한, 소스 전극(19), 드레인 전극(19')은, 저저항 배리어 메탈로 하고, 화소 전극(21)은, 투명 도전체(ITO)로 하며, 크로스부 접속 배선(60)은, 은 미립자를 사용한다. 이 평면도를 도 7에 도시한다. Next, as shown in Fig. 6C, after the protective film 17 and the cap metal 30 are etched, as shown in Fig. 6D, the source electrode is applied by ink jet coating. (19), the drain electrode 19 ', the pixel electrode 21, and the cross section connection wiring 60 are formed and fired. The source electrode 19 and the drain electrode 19 'are made of a low resistance barrier metal, the pixel electrode 21 is made of a transparent conductor (ITO), and the cross section connection wiring 60 is made of silver fine particles. Use This top view is shown in FIG.

도 7은 도 6의 (d)의 평면도로서, 도 2에 도시한 박막 트랜지스터(10)가, 도 1에 도시한 바와 같이, 매트릭스 형상으로 배치된 경우의 평면도이다. 제2 광 투과형 감광성 수지(12')의 개구부에, 소스 전극(19), 드레인 전극(19'), 화소 전극(21) 및 크로스부 접속 배선(60)이 형성되어 있다. FIG. 7 is a plan view of FIG. 6D, which is a plan view when the thin film transistor 10 illustrated in FIG. 2 is arranged in a matrix form as shown in FIG. 1. The source electrode 19, the drain electrode 19 ′, the pixel electrode 21, and the cross portion connecting wiring 60 are formed in the opening portion of the second light transmissive photosensitive resin 12 ′.

[실시예2]Example 2

도 8은 도 1에 도시한 박막 트랜지스터(10)의 단면도로서, 도 2에 도시한 박막 트랜지스터(10)의 단면도와 다른 것은, 오믹 컨택트층(n+ 반도체층)(16)과 보호층(17)의 구성이다. 이하, 이 박막 트랜지스터의 제조 공정을 설명한다. 우선, 게이트·소스 배선 공정은, 도 3에 도시한 공정과 동일하며, 다음의 박막 트랜지스터의 형성 공정을 도 9에 도시한다. FIG. 8 is a cross-sectional view of the thin film transistor 10 shown in FIG. 1, which is different from the cross-sectional view of the thin film transistor 10 shown in FIG. 2. The ohmic contact layer (n + semiconductor layer) 16 and the protective layer 17 are different from each other. It is the composition. Hereinafter, the manufacturing process of this thin film transistor is demonstrated. First, the gate-source wiring process is the same as the process shown in FIG. 3, and the following formation process of the thin film transistor is shown in FIG.

도 9는 도 3의 게이트·소스 배선 공정에 계속되는 박막 트랜지스터의 형성공정으로서, 도 9의 (a)에 도시하는 바와 같이, 게이트 절연막(14), a-Si 반도체막(15) 및 보호막(17)을 순차적으로 형성한다. 또한, 파선 A-A'는, 도 9의 (b)에 도시하는 박막 트랜지스터부(40)의 단면도이고, 또한, 파선 B-B' 및 파선 C-C'는, 도 9의 (b)에 도시하는 배선의 크로스부(41)의 단면도이다. FIG. 9 is a step of forming a thin film transistor subsequent to the gate-source wiring process of FIG. 3, and as shown in FIG. 9A, the gate insulating film 14, the a-Si semiconductor film 15, and the protective film 17 are shown. ) Are formed sequentially. In addition, the broken line A-A 'is sectional drawing of the thin film transistor part 40 shown to FIG. 9B, and the broken line BB' and the broken line C-C 'are shown to FIG. 9B. It is sectional drawing of the cross part 41 of wiring.

다음으로, 도 6의 (a)와 마찬가지로, 제2 광 투과형 감광성 수지(12')를 도포하고, 도 9의 (b)에 도시하는 바와 같이, 게이트 배선(101') 상과, 소스 배선(201') 상과, 박막 트랜지스터부(40) 및 배선의 크로스부(41)를 섬 형상으로 형성하기 위한 제2 포토마스크를 이용하여, 노광·현상·소성한다. 또한, 박막 트랜지스터부(40)와, 배선의 크로스부(41)와, 도 9의 (c)에 도시하는 바와 같이, 화소 컨택트층(21') 상의 일부를 하프 노광(42)한다. Next, similarly to (a) of FIG. 6, the second light transmissive photosensitive resin 12 ′ is applied, and as shown in FIG. 9 (b), on the gate wiring 101 ′ and the source wiring ( 201 '), the thin film transistor part 40, and the 2nd photomask for forming the cross part 41 of wiring in island shape are used for exposure, image development, and baking. In addition, as shown in FIG. 9C, the thin film transistor section 40, the wiring cross section 41 of the wiring, and a part of the pixel contact layer 21 ′ are half exposed 42.

도 10은 도 9에 계속되는 박막 트랜지스터의 형성 공정으로서, 도 10의 (a)에 도시하는 바와 같이, 보호막(17)을 DHF 웨트 또는 CF4로 에칭한다. 다음으로, 도 10의 (b)에 도시하는 바와 같이, 반도체막(15) 및 하프 노광부(42)를 SF6으로 드라이 에칭한다. FIG. 10 is a step of forming a thin film transistor subsequent to FIG. 9, and as shown in FIG. 10A, the protective film 17 is etched with DHF wet or CF 4 . Next, as shown in FIG. 10B, the semiconductor film 15 and the half exposure part 42 are dry etched with SF 6 .

다음으로, 레지스트(110)를, 도 10의 (c)에 도시하는 바와 같이, 박막 트랜지스터부(40) 및 배선의 크로스부(41) 이외의 영역에 잉크제트 도포한다. 이 단면도를 도 10의 (d)에 도시한다. Next, as shown in FIG. 10 (c), the resist 110 is applied with ink jet to regions other than the thin film transistor section 40 and the cross section 41 of the wiring. This cross section is shown in FIG.10 (d).

도 11은 도 10에 계속되는 박막 트랜지스터의 형성 공정으로서, 도 11의 (a)에 도시하는 바와 같이, 게이트 절연막(14) 및 보호막(17)을 CF4 또는 C2F8로 드라이 에칭한다. 다음으로, 도 11의 (b)에 도시하는 바와 같이, P 이온을 도핑하여, 오믹 컨택트층(n+ 반도체층)(16)을 형성한다. 다음으로, 도 11의 (c)에 도시하는 바와 같이, 레지스트(110)를 박리한 후, 도 11의 (d)에 도시하는 바와 같이, 캡 메 탈(30)을 DHF로 선택 에칭한다. FIG. 11 is a step of forming a thin film transistor subsequent to FIG. 10. As shown in FIG. 11A, the gate insulating film 14 and the protective film 17 are dry-etched with CF 4 or C 2 F 8 . Next, as shown in Fig. 11B, P ions are doped to form an ohmic contact layer (n + semiconductor layer) 16. Next, as shown in FIG. 11C, after removing the resist 110, as shown in FIG. 11D, the cap metal 30 is selectively etched with DHF.

도 12는 도 11에 계속되는 박막 트랜지스터의 형성 공정 및 화소 전극 형성공정으로서, 도 12의 (a)에 도시하는 바와 같이, 소스 전극(19), 드레인 전극(19'), 화소 전극(21) 및 크로스부 접속 배선(60)을 잉크제트 도포에 의해 형성한다. 이 평면도를 도 12의 (b)에 도시한다. FIG. 12 is a thin film transistor forming process and a pixel electrode forming process subsequent to FIG. 11, as shown in FIG. 12A, the source electrode 19, the drain electrode 19 ′, the pixel electrode 21, and the like. The cross section connection wiring 60 is formed by ink jet application. This top view is shown in Fig. 12B.

[실시예3]Example 3

도 13은 도 1에 도시한 박막 트랜지스터(10)의 단면도로서, 도 8에 도시한 박막 트랜지스터(10)의 단면도와 다른 것은, 제2 광 투과형 감광성 수지(12')를 생략한 것이다. 이하, 이 박막 트랜지스터의 제조 공정을 설명한다. 우선, 게이트·소스 배선 공정은, 도 3에 도시한 공정과 동일하다. 또한, 다음에 계속되는 박막 트랜지스터의 형성 공정은, 도 9, 도 10, 도 11의 (b)에 도시한 공정까지는, 동일하다. 도 11의 (b)에 계속되는 공정을 도 14에 도시한다. FIG. 13 is a cross sectional view of the thin film transistor 10 shown in FIG. 1, and the second light transmissive photosensitive resin 12 ′ is omitted from the cross sectional view of the thin film transistor 10 shown in FIG. 8. Hereinafter, the manufacturing process of this thin film transistor is demonstrated. First, the gate-source wiring process is the same as the process shown in FIG. In addition, the formation process of the following thin film transistor is the same until the process shown to FIG. 9, FIG. 10, and FIG. The process following FIG. 11B is shown in FIG.

도 14에서, 도 11의 (c), (d)와 다른 것은, 우선, 도 14의 (a)에 도시하는 바와 같이, 캡 메탈(30)의 에칭을 행하고, 다음으로, 도 14의 (b)에 도시하는 바와 같이, 제2 광 투과형 감광성 수지(12') 및 레지스트(110)의 박리를 행하는 점이다. In FIG. 14, the thing different from FIG.11 (c), (d) first performs the etching of the cap metal 30, as shown to FIG.14 (a), and then, FIG.14 (b) ), The second light transmissive photosensitive resin 12 'and the resist 110 are peeled off.

도 15는 도 14에 계속되는 박막 트랜지스터의 형성 공정 및 화소 전극 형성공정으로서, 도 15의 (a)에 도시하는 바와 같이, 소스 전극(19), 드레인 전극(19'), 화소 전극(21) 및 크로스부 접속 배선(60)을 잉크제트 도포에 의해 형성한다. 이 평면도를 도 15의 (b)에 도시한다. FIG. 15 is a process of forming a thin film transistor and a process of forming a pixel electrode subsequent to FIG. 14, as shown in FIG. 15A, the source electrode 19, the drain electrode 19 ′, the pixel electrode 21, and the like. The cross section connection wiring 60 is formed by ink jet application. This plan view is shown in Fig. 15B.

[실시예4]Example 4

앞의 실시예에 기초하여 32형 와이드, 1920×RGB×1080 픽셀의 풀 하이비전(풀 HD) 대응 TFT 어레이를 일례로 하여 하기 (1)∼(3)의 사양으로 제작하였다. 또한, 비교예1로서 공지예에 기초하여 마찬가지의 사양으로 32형 와이드 TFT 어레이를 제작하였다. Based on the previous embodiment, a 32-inch wide, 1920 × RGB × 1080 pixel full high-definition (Full HD) compliant TFT array was produced with the specifications (1) to (3) below as an example. As Comparative Example 1, a 32-type wide TFT array was produced with the same specifications based on the known example.

(1) 소스 배선 길이 : 400㎜, 배선 폭 : 10㎛, 배선 재료 : 은(Ag)(비저항 2.5μΩ㎝), 막 두께 : 0.5㎛(1) Source wiring length: 400 mm, wiring width: 10 µm, wiring material: silver (Ag) (specific resistance 2.5 µΩcm), film thickness: 0.5 µm

(2) 소스 배선의 크로스부 접속 배선 길이 : 20㎛(합계 1080개소), 접촉 면적 : 10㎛×10㎛(합계 2160개소)(2) Cross section connection wiring length of source wiring: 20 µm (1080 locations in total), contact area: 10 µm x 10 µm (2160 locations in total)

(3) 크로스부 접속 배선 재료 : 본 발명 : 은(Ag)(비저항 2.5μΩ㎝), 비교예1 : ITO(비저항 100μΩ㎝)(3) Cross-connect connection wiring material: the present invention: silver (Ag) (resistance of 2.5 µΩcm), comparative example 1: ITO (resistance of 100µΩcm)

또한, 스트레이트 배선의 저항값은 2㏀이었다. In addition, the resistance value of the straight wiring was 2 kPa.

이 결과, 본 발명에 따른 소스 배선 저항은, 크로스부 접속 배선이 없는 스트레이트의 소스 배선 저항에 비해 1% 미만의 증가밖에 없었다. 이러한 소스 배선의 배선 저항의 내역 및 비컨택트 저항을 비교예와 함께 하기 표 1, 표 2에 나타낸다. As a result, the source wiring resistance according to the present invention was only increased by less than 1% compared to the straight source wiring resistance without cross section connection wiring. The breakdown of the wiring resistance and the non-contact resistance of the source wiring are shown in Tables 1 and 2 together with the comparative examples.

본 발명The present invention 비교예1Comparative Example 1 ①스트레이트 배선 저항① Straight wiring resistance 1892Ω1892Ω 1892Ω1892Ω ②크로스부 접속 배선 저항② Cross section wiring resistance 108Ω108Ω 4320Ω4320Ω ③컨택트 저항③ contact resistance 10.8Ω10.8Ω 2160Ω2160Ω 소스 배선 저항(①+②+③)Source wiring resistance (① + ② + ③) 2010.8Ω2010.8Ω 8372Ω8372 Ω 스트레이트 배선에 대한 저항 증가율Increasing Resistance to Straight Wiring 0.5%0.5% 320%320%

본 발명The present invention 비교예1Comparative Example 1 비컨택트 저항Non-contact resistance 0.05×10-8Ω㎠0.05 × 10 -8 Ω㎠ 10×10-8Ω㎠10 × 10 -8 Ω㎠

[실시예5]Example 5

동일하게, 앞의 실시예에 기초하여 32형 와이드, 1920×RGB×1080 픽셀의 풀 하이비전(풀 HD) 대응 TFT 어레이를 일례로 하여 하기 (1)∼(3)의 사양으로 제작하였다. 또한, 비교예2로서, 공지예의 가교부(본 발명에서는 크로스부 접속 배선이라고 함)를, 은(Ag)으로 접속할 수 있도록, 화소부용의 마스크와 가교부용의 마스크를 따로따로 작성하여 마찬가지의 사양으로 32형 와이드 TFT 어레이를 제작하였다. Similarly, a 32-inch wide, 1920 × RGB × 1080 pixel full high-vision (Full HD) compliant TFT array was fabricated in the following specifications (1) to (3) based on the previous embodiment. In Comparative Example 2, a mask for the pixel portion and a mask for the crosslinking portion were prepared separately so that the crosslinking portion (known as cross-section connection wiring in the present invention) of the known example can be connected with silver (Ag). A 32-inch wide TFT array was produced.

(1) 소스 배선 길이 : 400㎜, 배선 폭 : 10㎛, 배선 재료 : 은(Ag)(비저항 2.5μΩ㎝), 막 두께 : 0.5㎛(1) Source wiring length: 400 mm, wiring width: 10 µm, wiring material: silver (Ag) (specific resistance 2.5 µΩcm), film thickness: 0.5 µm

(2) 소스 배선의 크로스부 접속 배선 길이 : 20㎛(합계 1080개소), 접촉 면적 : 10㎛×10㎛(합계 2160개소)(2) Cross section connection wiring length of source wiring: 20 µm (1080 locations in total), contact area: 10 µm x 10 µm (2160 locations in total)

(3) 크로스부 접속 배선 재료 : 본 발명 : 소성은(비저항 2.5μΩ㎝), 비교예2 : 스퍼터은(Ag)(비저항 2.5μΩ㎝)(3) Cross-section connection wiring material: this invention: baking silver (resistance 2.5 micrometers cm), comparative example 2: sputtering silver (Ag) (resistance 2.5 micrometers cm)

또한, 스트레이트 배선의 저항값은 2kΩ이었다. In addition, the resistance value of the straight wiring was 2 kPa.

이 결과, 본 발명의 소스 배선 저항은, 크로스부 접속 배선이 없는 스트레이트의 배선 저항에 비해 1% 미만의 증가밖에 없었지만, 스퍼터은(Ag)에 의한 접속에서는 10%를 초과하여 증가하였다. 이러한 소스 배선 저항의 내역 및 비컨택트 저항을 비교예2와 함께 하기 표 3, 표 4에 나타낸다. As a result, the source wiring resistance of the present invention was increased by less than 1% compared to the straight wiring resistance without cross section connection wiring, but sputtering increased by more than 10% in the connection by (Ag). The details of the source wiring resistance and the non-contact resistance are shown in Tables 3 and 4 together with Comparative Example 2.

본 발명The present invention 비교예2Comparative Example 2 ①스트레이트 배선 저항① Straight wiring resistance 1892Ω1892Ω 1892Ω1892Ω ②크로스부 접속 배선 저항② Cross section wiring resistance 108Ω108Ω 108Ω108Ω ③컨택트 저항③ contact resistance 10.8Ω10.8Ω 216Ω216Ω ④소스 배선 저항(①+②+③)④ Source wiring resistance (① + ② + ③) 2010.8Ω2010.8Ω 2216Ω2216Ω 스트레이트 배선에 대한 저항 증가율Increasing Resistance to Straight Wiring 0.5%0.5% 10.8%10.8%

본 발명The present invention 비교예2Comparative Example 2 비컨택트 저항Non-contact resistance 0.05×10-8Ω㎠0.05 × 10 -8 Ω 1×10-8Ω㎠1 × 10 -8 Ω㎠

잉크제트 배선 프로세스를 사용하고 있기 때문에 고가의 진공 장치(스퍼터 장치, 메탈 에칭 장치)가 불필요하여, 제조 비용을 절감할 수 있다. 또한, 제조 공정수를 대폭 삭감하고 있기 때문에, 더욱 대폭적으로 제조 비용을 삭감할 수 있다. 또한, 수순의 대폭적인 단축에 의해, 재고가 불필요한 온디맨드 방식의 생산도 가능하게 된다. Since the ink jet wiring process is used, an expensive vacuum apparatus (sputter apparatus, metal etching apparatus) is unnecessary, and manufacturing cost can be reduced. In addition, since the number of manufacturing steps is greatly reduced, the manufacturing cost can be further reduced. In addition, due to the drastic shortening of the procedure, on-demand production without inventory is also possible.

또한, 1매의 포토마스크로, 동시에 다종류의 배선 패턴을 잉크제트 도포할 수 있도록 광 투과형 감광성 수지를 이용하여 패터닝하고, 패터닝된 광 투과형 감광성 수지는, 잉크제트 배선용임과 함께, 에칭 마스크로서도 사용할 수 있다. In addition, a single photomask is patterned using a light transmissive photosensitive resin so that inkjet coating of various types of wiring patterns can be carried out at the same time, and the patterned light transmissive photosensitive resin is used for ink jet wiring and is also used as an etching mask. Can be used.

특히, 제2 광 투과형 감광성 수지의 개구부에 형성하는 크로스부 접속 배선에는, 소스 배선 또는 게이트 배선과 동종의 금속 미립자를 함유하는 잉크를 이용하기 때문에, 적은 마스크수라도 배선 저항을 증가시키지 않는다. In particular, since the ink containing the metal fine particles of the same kind as the source wiring or the gate wiring is used for the cross-connection connecting wiring formed in the opening of the second light transmissive photosensitive resin, the wiring resistance is not increased even with a small number of masks.

또한, 지금까지, 배선 저항을 증가시키지 않고, 배선 저항을 작게 하며, 마스크 매수를 줄인 박막 트랜지스터(TFT) 어레이와 그 제조 방법은 알려져 있지 않다. Moreover, until now, the thin film transistor (TFT) array which reduced wiring resistance and reduced the number of masks without increasing wiring resistance, and its manufacturing method are unknown.

Claims (12)

절연 기판 상에, 게이트 전극, 게이트 절연막, 반도체층, 오믹 컨택트층, 소스 전극, 드레인 전극, 보호막을 순차적으로 형성한 박막 트랜지스터와, 상기 박막 트랜지스터를 매트릭스 형상으로 배치하고, 게이트 전극이 형성되어 있는 게이트 배선과, 소스 전극에 접속되는 소스 배선과, 게이트 배선 또는 소스 배선에 크로스부 접속 배선을 구비한 액정 표시 장치로서, On the insulating substrate, a thin film transistor in which a gate electrode, a gate insulating film, a semiconductor layer, an ohmic contact layer, a source electrode, a drain electrode, and a protective film are sequentially formed, the thin film transistor are arranged in a matrix, and a gate electrode is formed. A liquid crystal display device comprising a gate wiring, a source wiring connected to a source electrode, and a cross portion connecting wiring in the gate wiring or the source wiring, 상기 게이트 배선, 소스 배선, 크로스부 접속 배선 중, 적어도 게이트 배선과 소스 배선은, 광 투과형 감광성 수지의 개구부에 형성되어 있는 것을 특징으로 하는 액정 표시 장치. At least a gate wiring and a source wiring are formed in the opening part of the light transmissive photosensitive resin among the said gate wiring, the source wiring, and the cross part connection wiring. 제1항에 있어서, The method of claim 1, 상기 게이트 배선, 소스 배선, 크로스부 접속 배선은, 소성은인 것을 특징으로 하는 액정 표시 장치. The said gate wiring, the source wiring, and the cross part connection wiring are baking silver, The liquid crystal display device characterized by the above-mentioned. 절연 기판 상에, 게이트 전극, 게이트 절연막, 반도체층, 오믹 컨택트층, 소스 전극, 드레인 전극, 보호막을 순차적으로 형성한 박막 트랜지스터와, 상기 박막 트랜지스터를 매트릭스 형상으로 배치하고, 드레인 전극에 화소 컨택트층을 개재하여 접속되는 화소 전극과, 게이트 전극이 형성되어 있는 게이트 배선과, 소스 전극에 접속되는 소스 배선과, 보조 용량에 접속되는 보조 용량 배선과, 게이트 배선과 소스 배선 중 어느 한쪽의 배선과 보조 용량 배선에 크로스부 접속 배선을 구비한 액정 표시 장치로서, On the insulating substrate, a thin film transistor in which a gate electrode, a gate insulating film, a semiconductor layer, an ohmic contact layer, a source electrode, a drain electrode, and a protective film are sequentially formed, the thin film transistor are arranged in a matrix shape, and the pixel contact layer is disposed on the drain electrode. The pixel electrode connected through the gate, the gate wiring on which the gate electrode is formed, the source wiring connected to the source electrode, the storage capacitor wiring connected to the storage capacitor, the wiring and auxiliary wiring of any one of the gate wiring and the source wiring. A liquid crystal display device having a cross section connection wiring in a capacitor wiring, 상기 화소 컨택트층, 게이트 배선, 소스 배선, 크로스부 접속 배선을 제외한 보조 용량 배선은, 광 투과형 감광성 수지의 개구부에 형성되어 있는 것을 특징으로 하는 액정 표시 장치. A storage capacitor wiring except for the pixel contact layer, the gate wiring, the source wiring, and the cross-connection wiring is formed in the opening of the light transmissive photosensitive resin. 제3항에 있어서, The method of claim 3, 상기 오믹 컨택트층은, n+층인 것을 특징으로 하는 액정 표시 장치. The ohmic contact layer is an n + layer, the liquid crystal display device. 제3항에 있어서, The method of claim 3, 상기 오믹 컨택트층은, 반도체층을 이온 도핑한 n+층인 것을 특징으로 하는 액정 표시 장치. And the ohmic contact layer is an n + layer ion-doped with a semiconductor layer. 제3항에 있어서, The method of claim 3, 상기 화소 컨택트층, 게이트 배선, 소스 배선, 크로스부 접속 배선을 제외한 보조 용량 배선은, 잉크제트 도포에 의해, 광 투과형 감광성 수지의 개구부에 형성되어 있는 것을 특징으로 하는 액정 표시 장치. The storage capacitor wiring except for the pixel contact layer, the gate wiring, the source wiring, and the cross-connection wiring is formed in the opening of the light transmissive photosensitive resin by inkjet coating. 제3항에 있어서, The method of claim 3, 상기 소스 전극, 드레인 전극, 화소 전극, 크로스부 접속 배선은, 잉크제트 도포에 의해 형성되어 있는 것을 특징으로 하는 액정 표시 장치. The said source electrode, the drain electrode, the pixel electrode, and the cross part connection wiring are formed by inkjet coating, The liquid crystal display device characterized by the above-mentioned. 제3항에 있어서, The method of claim 3, 상기 보조 용량 배선과 화소 전극은, 투명 도전체를 잉크제트 도포함으로써 형성되어 있는 것을 특징으로 하는 액정 표시 장치. The storage capacitor wiring and the pixel electrode are formed by inkjet coating a transparent conductor. 절연 기판 상에, 게이트 전극, 게이트 절연막, 반도체층, 오믹 컨택트층, 소스 전극, 드레인 전극, 보호막을 순차적으로 형성한 박막 트랜지스터와, 상기 박막 트랜지스터를 매트릭스 형상으로 배치하고, 드레인 전극에 화소 컨택트층을 개재하여 접속되는 화소 전극과, 게이트 전극이 형성되어 있는 게이트 배선과, 소스 전극에 접속되는 소스 배선과, 보조 용량에 접속되는 보조 용량 배선과, 게이트 배선과 소스 배선 중 어느 한쪽의 배선과 보조 용량 배선에 크로스부 접속 배선을 구비한 액정 표시 장치의 제조 방법으로서, On the insulating substrate, a thin film transistor in which a gate electrode, a gate insulating film, a semiconductor layer, an ohmic contact layer, a source electrode, a drain electrode, and a protective film are sequentially formed, the thin film transistor are arranged in a matrix shape, and the pixel contact layer is disposed on the drain electrode. The pixel electrode connected through the gate, the gate wiring on which the gate electrode is formed, the source wiring connected to the source electrode, the storage capacitor wiring connected to the storage capacitor, the wiring and auxiliary wiring of any one of the gate wiring and the source wiring. As a manufacturing method of the liquid crystal display device which provided the cross-section connection wiring to the capacitance wiring, 상기 화소 컨택트층, 게이트 배선, 소스 배선, 크로스부 접속 배선을 제외한 보조 용량 배선은, 포토마스크로, 이들 층 및 배선을 동시에 패턴 형성한 광 투과형 감광성 수지의 개구부에, 잉크제트 도포에 의해, 동일층에 동시에 형성되는 것을 특징으로 하는 액정 표시 장치의 제조 방법. The storage capacitor wirings excluding the pixel contact layer, the gate wiring, the source wiring, and the cross-connection wiring are the same as the photomask, and the ink jet is applied to the openings of the light-transmissive photosensitive resin in which these layers and the wirings are patterned at the same time. It is formed simultaneously in a layer, The manufacturing method of the liquid crystal display device characterized by the above-mentioned. 제9항에 있어서, The method of claim 9, 상기 화소 컨택트층, 게이트 배선, 소스 배선, 크로스부 접속 배선을 제외한 보조 용량 배선은, 제1 포토마스크로, 이들 층 및 배선을 동시에 패턴 형성한 제1 광 투과형 감광성 수지의 개구부에, 잉크제트 도포에 의해, 동일층에 동시에 형성되며, The storage capacitor wirings excluding the pixel contact layer, the gate wiring, the source wiring, and the cross-connection wiring are a first photomask, and ink jet is applied to the openings of the first light transmissive photosensitive resin in which these layers and the wirings are patterned at the same time. By the same layer on the same layer, 상기 소스 전극, 드레인 전극, 화소 전극, 크로스부 접속 배선은, 제2 포토마스크로, 이들 전극 및 배선을 동시에 패턴 형성한 제2 광 투과형 감광성 수지의 개구부에, 잉크제트 도포에 의해, 동일층에 동시에 형성되는 것을 특징으로 하는 액정 표시 장치의 제조 방법. The source electrode, the drain electrode, the pixel electrode, and the cross-section connection wiring are second photomasks, and are formed in the same layer by ink jet coating in the openings of the second light transmissive photosensitive resin in which these electrodes and the wiring are patterned at the same time. It is formed simultaneously, The manufacturing method of the liquid crystal display device characterized by the above-mentioned. 제10항에 있어서, The method of claim 10, 상기 제2 포토마스크로 형성된 제2 광 투과형 감광성 수지는, 소스 전극, 드레인 전극, 화소 전극, 크로스부 접속 배선을 잉크제트 도포하기 위한 개구부로서 사용됨과 함께, 동시에, 박막 트랜지스터 형성을 위한 에칭 마스크로서도 사용되는 것을 특징으로 하는 액정 표시 장치의 제조 방법. The second light transmissive photosensitive resin formed of the second photomask is used as an opening for inkjet coating the source electrode, the drain electrode, the pixel electrode, and the cross-connection connection wiring, and at the same time, also as an etching mask for forming a thin film transistor. It is used, The manufacturing method of the liquid crystal display device characterized by the above-mentioned. 제9항에 있어서, The method of claim 9, 상기 화소 컨택트층, 게이트 배선, 소스 배선 및 크로스부 접속 배선을 제외한 보조 용량 배선은, 제1 포토마스크로, 이들 층 및 배선을 동시에 패턴 형성한 광 투과형 감광성 수지의 개구부에, 잉크제트 도포로, 동일층에 동시에 형성되며, The storage capacitor wirings except for the pixel contact layer, the gate wiring, the source wiring and the cross-connection wiring are the first photomasks, and the ink jet is applied to the openings of the light-transmissive photosensitive resin in which the layers and the wirings are patterned at the same time. Formed on the same layer at the same time, 상기 소스 전극, 드레인 전극, 화소 전극, 크로스부 접속 배선은, 제2 포토마스크로, 이들 전극 및 배선을 동시에 패턴 형성한 보호막의 개구부에, 잉크제트 도포에 의해, 동일층에 동시에 형성되는 것을 특징으로 하는 액정 표시 장치의 제조 방법. The source electrode, the drain electrode, the pixel electrode, and the cross-section connection wiring are second photomasks, which are simultaneously formed in the same layer in the opening of the protective film in which these electrodes and the wiring are patterned at the same time by applying ink jet. The manufacturing method of the liquid crystal display device made into.
KR1020060012391A 2005-03-15 2006-02-09 Liquid crystal display device using thin film transistor and manufacturing method thereof KR100738168B1 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005073030 2005-03-15
JPJP-P-2005-00073030 2005-03-15
JPJP-P-2005-00360166 2005-12-14
JP2005360166A JP4516518B2 (en) 2005-03-15 2005-12-14 Liquid crystal display device using thin film transistor and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20060101227A KR20060101227A (en) 2006-09-22
KR100738168B1 true KR100738168B1 (en) 2007-07-10

Family

ID=37009582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060012391A KR100738168B1 (en) 2005-03-15 2006-02-09 Liquid crystal display device using thin film transistor and manufacturing method thereof

Country Status (4)

Country Link
US (2) US7821604B2 (en)
JP (1) JP4516518B2 (en)
KR (1) KR100738168B1 (en)
TW (1) TW200644256A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153487B2 (en) 2011-12-23 2015-10-06 Samsung Electronics Co., Ltd. Methods of forming wirings in electronic devices

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7868959B2 (en) * 2006-11-21 2011-01-11 Hitachi Displays, Ltd. Liquid crystal display device having common electrodes formed over the main face of an insulating substrate and made of a coating type electroconductive film inside a bank to regulate the edges thereof
TWI483038B (en) * 2008-11-28 2015-05-01 Semiconductor Energy Lab Liquid crystal display device
KR101361925B1 (en) 2010-07-07 2014-02-21 엘지디스플레이 주식회사 Thin Film Transistor Substrate Having Low Resistance Bus Line Structure And Method For Manufacturing The Same
JP6411063B2 (en) * 2014-05-07 2018-10-24 キヤノンメディカルシステムズ株式会社 Magnetic resonance imaging apparatus and SAR calculation method
DE102019126859A1 (en) * 2019-10-07 2021-04-08 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Display device and display unit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03249735A (en) * 1990-02-28 1991-11-07 Sanyo Electric Co Ltd Manufacture of thin film transistor
JPH05119332A (en) * 1991-10-30 1993-05-18 Sanyo Electric Co Ltd Liquid crystal display device
JPH1048651A (en) 1996-07-31 1998-02-20 Furontetsuku:Kk Thin-film transistor type liquid crystal display device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2687917B2 (en) * 1995-02-20 1997-12-08 日本電気株式会社 Method for manufacturing semiconductor device
JPH09265113A (en) 1996-03-28 1997-10-07 Nec Corp Active matrix type liquid crystal display device and its production
US6429909B1 (en) * 1997-10-18 2002-08-06 Samsung Electronics Co., Ltd. Liquid crystal displays and manufacturing methods thereof
JP4674926B2 (en) * 1999-02-12 2011-04-20 エーユー オプトロニクス コーポレイション Liquid crystal display panel and manufacturing method thereof
JP2000267140A (en) * 1999-03-16 2000-09-29 Fujitsu Ltd Production of liquid crystal display device
JP2003318193A (en) 2002-04-22 2003-11-07 Seiko Epson Corp Device, its manufacturing method and electronic device
KR100966420B1 (en) * 2003-06-30 2010-06-28 엘지디스플레이 주식회사 Polycrystalline liquid crystal display device and fabrication method therof
US7372513B2 (en) * 2003-12-30 2008-05-13 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method for fabricating the same
JP2006251120A (en) * 2005-03-09 2006-09-21 Seiko Epson Corp Pixel structure, active matrix substrate, manufacturing method of active matrix substrate, electrooptical device, and electronic apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03249735A (en) * 1990-02-28 1991-11-07 Sanyo Electric Co Ltd Manufacture of thin film transistor
JPH05119332A (en) * 1991-10-30 1993-05-18 Sanyo Electric Co Ltd Liquid crystal display device
JPH1048651A (en) 1996-07-31 1998-02-20 Furontetsuku:Kk Thin-film transistor type liquid crystal display device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153487B2 (en) 2011-12-23 2015-10-06 Samsung Electronics Co., Ltd. Methods of forming wirings in electronic devices

Also Published As

Publication number Publication date
US7821604B2 (en) 2010-10-26
US20060208624A1 (en) 2006-09-21
JP2006295121A (en) 2006-10-26
KR20060101227A (en) 2006-09-22
TWI299212B (en) 2008-07-21
JP4516518B2 (en) 2010-08-04
US20110014841A1 (en) 2011-01-20
TW200644256A (en) 2006-12-16
US7995180B2 (en) 2011-08-09

Similar Documents

Publication Publication Date Title
JP2771820B2 (en) Active matrix panel and manufacturing method thereof
US7507594B2 (en) Contact portion and manufacturing method thereof, thin film transistor array panel and manufacturing method thereof
US20040036070A1 (en) Thin film transistor array substrate and manufacturing method thereof
US7098062B2 (en) Manufacturing method of pixel structure of thin film transistor liquid crystal display
US5998230A (en) Method for making liquid crystal display device with reduced mask steps
KR100738168B1 (en) Liquid crystal display device using thin film transistor and manufacturing method thereof
EP2043074A1 (en) Display panel substrate, display panel using the substrate, display panel substrate manufacturing method, and display panel manufacturing method
US20070273803A1 (en) Active component array substrate and fabricating method thereof
US6545730B1 (en) Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US7768015B2 (en) Pixel structure of display panel and method of making the same
US6686229B2 (en) Thin film transistors and method of manufacture
US20100214518A1 (en) Tft-lcd array substrate and method for manufacturing the same
JP2003517641A (en) Method for manufacturing active matrix device
US8030652B2 (en) Pixel structure and fabricating method thereof
KR0171980B1 (en) Method for manufacturing liquid crystal display element
US8293564B2 (en) Method of manufacturing thin film transistor substrate
CN101197332A (en) Pixel structure manufacturing method
KR19990075407A (en) Method of manufacturing thin film transistor substrate
KR100905017B1 (en) Liquid crystal display device and fabrication method thereof
US7547588B2 (en) Thin film transistor array panel
JP2004157151A (en) Display device matrix substrate and its manufacturing method
WO2003091795A1 (en) Active matrix display device
KR100218578B1 (en) Structure and its manufacturing method of liquid crystal display device
KR100193650B1 (en) Method of manufacturing thin film transistor of liquid crystal display device
JPH06130405A (en) Production of method for liquid crystal display device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120621

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee