KR100734735B1 - 비휘발성 메모리를 액세스하는 시스템, 그 방법 및 컴퓨터 판독 가능 기록 매체 - Google Patents

비휘발성 메모리를 액세스하는 시스템, 그 방법 및 컴퓨터 판독 가능 기록 매체 Download PDF

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    • G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol

Abstract

서비스 프로세서(service processor)(226)에 의한, 펌웨어(firmware) 등과 같은 비휘발성 메모리 액세스가 개시되어 있다. 서비스 프로세서는 제어 신호를 어서트(assert)하여 제 1 비휘발성 메모리(230) 또는 제 2 비휘발성 메모리(212) 중 어느 하나를 선택한다. 제 1 비휘발성 메모리는 제 1 브리지 제어기(bridge controller)(204)의 후방에 위치되고, 그렇지 않은 경우 서비스 프로세서에 의해서 액세스 가능하다. 제 2 비휘발성 메모리는 제 2 브리지 제어기(202)의 후방에 위치되고, 그렇지 않은 경우 서비스 프로세서 이외의 프로세서(206)에 의해서만 액세스 가능하다. 다음에 서비스 프로세서는 2개의 비휘발성 메모리에 모두 통신 가능하게 접속되는 버스(bus)(308)를 통해서, 선택된 비휘발성 메모리를 액세스한다.

Description

비휘발성 메모리를 액세스하는 시스템, 그 방법 및 컴퓨터 판독 가능 기록 매체{SERVICE PROCESSOR ACCESS OF NON-VOLATILE MEMORY}
본 발명은 일반적으로 펌웨어(firmware) 등과 같은 비휘발성 메모리(non-volatile memory)에 관한 것으로, 보다 구체적으로는 서비스 프로세서(service processor) 등에 의해 이러한 비휘발성 메모리를 액세스하는 것에 관한 것이다.
현대의 컴퓨터 시스템은 전형적으로 펌웨어 또는 다른 비휘발성 메모리를 갖고 있다. 펌웨어는 일반적으로 전력이 없는 상태에서도 그 컨텐츠를 보유하는 메모리 칩(memory chips)의 카테고리로서, 판독 전용 메모리(read-only memory : ROM), PROM(programmable ROM), EPROM(erasable and programmable ROM) 및 EEPROM(electrically erasable and programmable ROM) 기술을 포함한다. 펌웨어는 프로그램 코드(program code)를 보유할 경우 "하드 소프트웨어(hard software)"가 된다. 예를 들면, 몇몇 컴퓨터 시스템에서, 펌웨어는 시스템의 기본 입/출력 시스템(basic input/output system : BIOS)을 포함할 수 있다. BIOS는 컴퓨터 내의 루틴(routines)의 세트로서, 칩(chip)에 저장되고 운영 시스템(operating system)과 하드웨어 간의 인터페이스(interface)를 제공한다. BIOS는 모든 주변 장치 기술 및 내부 서비스(실시간 클록(real-time clock) 등)를 지원한다.
미국 캘리포니아주 산타클라라에 위치한 인텔 사(Intel Corp.)에 의해서 설계된 칩셋 아키텍처(chipset architectures)에 의존하는 것과 같은, 소정의 컴퓨터 시스템용 펌웨어 또는 다른 비휘발성 메모리는, 각각 아키텍처의 2개의 서로 다른 브리지 제어기(bridge controller)의 후방에 위치될 수 있다. 보편적으로 노스브리지 제어기(Northbridge controller)로 일컬어지는 브리지 제어기 중의 하나는, 컴퓨터 시스템의 중앙 처리 장치(central processing units : CPU)와, 메모리, AGP(Accelerated Graphics Port) 버스 및 PCI(Peripheral Component Interconnect) 버스 등과 같은 모든 고속 구성 요소 사이를 인터페이스로 접속하는 전면 버스(front-side bus)를 위한 제어기이다. 보편적으로 사우스브리지 제어기(Southbridge controller)로 일컬어지는 다른 브리지 제어기는 PCT 버스로부터 유래되며, lDE(Integrated Drive Electronics) 드라이브와, USB(Universal Serial Bus) 포트, 직렬 포트(serial ports), 오디오 포트(audio ports) 등과 같은 저속 포트(lower-speed ports)를 위한 제어기이다. 다른 인텔 칩셋 아키텍처에 있어서, 메모리 제어기 허브(memory controller hub : MHC)가 노스브리지 제어기를 대체할 수 있고, I/O 제어기 허브(I/O controller hub : ICH)가 사우스브리지 제어기를 대체할 수 있는데, 이들은 유사하지만 기능이 동일하지는 않다.
다중 노드 컴퓨터 시스템(multi-node computer systems)에서는 다수의 노드가 존재하는데, 그 각각의 노드는 자신의 칩셋 아키텍처와 CPU 등을 가질 수 있으 며, 각각의 노드를 통해 프로세싱이 분산된다. 다중 노드 컴퓨터 시스템의 각 노드는 보편적으로 사우스브리지 제어기의 후방에 위치되는 서비스 프로세서(service processor)를 더 갖는다. 서비스 프로세서는 전형적으로 자신의 노드를 위한 유지 보수 및 자신의 노드를 위한 그 외의 서비스 지향의 작업(service-oriented tasks)의 처리를 담당한다.
그러나, 현행 칩셋 아키텍처의 문제점은, 노드의 서비스 프로세서가 노드의 사우스브리지 측에 위치된 펌웨어에만 액세스할 수 있다는 점이다. 즉, 노드의 노스브리지 측에 위치되는 펌웨어는, 서비스 프로세서 등과 같은 사우스브리지 제어기의 후방에 위치되는 구성 요소에 액세스할 수 없다는 것이다. 이는 서비스 프로세서가 노스브리지 제어기의 후방에 위치되는 펌웨어를 유지 관리할 수 없다는 것을 의미하는데, 이는 다중 노드 컴퓨터 시스템 등에서 서비스 프로세서가 이러한 유지 관리를 담당하는 상황에서 문제를 발생시킨다. 이와 같이 설명된 이유뿐만 아니라 그 외의 원인에 의해서, 본 발명이 필요하게 된다.
본 발명은 서비스 프로세서에 의한 펌웨어 액세스 등과 같은 비휘발성 메모리 액세스에 관한 것이다. 본 발명의 방법에서, 서비스 프로세서는 제어기 신호(controller signal)를 어서트(assert)하여 제 1 비휘발성 메모리 또는 제 2 비휘발성 메모리 중 어느 하나를 선택한다. 제 1 비휘발성 메모리는 제 1 브리지 제어기의 후방에 위치되고, 그렇지 않을 경우 서비스 프로세서에 의해서 액세스 가 능하다. 제 2 비휘발성 메모리는 제 2 브리지 제어기의 후방에 위치되고, 그렇지 않을 경우, 서비스 프로세서가 아닌 다른 프로세서에 의해서만 액세스 가능하다. 그러면, 서비스 프로세서는 2개의 비휘발성 메모리에 통신 가능하게 결합된 버스를 통해서 선택된 비휘발성 메모리에 액세스한다.
본 발명의 시스템은 제 1 및 제 2 프로세서, 제 1 및 제 2 브리지 제어기, 제 1 및 제 2 비휘발성 메모리 및 제어 라인(control line)을 포함한다. 제 1 비휘발성 메모리는 제 1 브리지 제어기 후방에 위치되고, 일반적으로 제 1 프로세서에 의해 액세스될 수 있다. 제 2 비휘발성 메모리는 제 2 브리지 제어기의 후방에 위치되고 일반적으로 제 2 프로세서에 의해서만 액세스될 수 있다. 제어 라인은 제 1 프로세서로부터 확장되고, 제 1 및 제 2 비휘발성 메모리를 다중화(multiplexe)하여, 제 1 프로세서가 이들 2개의 비휘발성 메모리에 액세스하는 것을 인에이블(enabling)하게 한다.
본 발명의 제조 물품은 컴퓨터 판독 가능 기록 매체(computer readable medium) 및 매체에서의 수단을 포함한다. 그 수단은 제어 신호를 어서트하여, 제 1 및 제 2 비휘발성 메모리로부터 선택되는 원하는 비휘발성 메모리에 액세스한다. 제 1 비휘발성 메모리는 제 1 브리지 제어기의 후방에 위치되고, 통상적으로 액세스 가능하다. 제 2 비휘발성 메모리는 제 2 브리지 제어기의 후방에 위치되고, 그렇지 않을 경우 액세스 불가능하다. 첨부된 도면과 함께 이하에 제시된 바람직한 실시예에 대한 세부적인 설명을 판독함으로써, 본 발명의 다른 특성 및 이점이 명확해질 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 방법에 대한 흐름도,
도 2는 본 발명의 실시예를 구현할 수 있는 예시적인 컴퓨터 아키텍처를 도시하는 도면으로서, 발행된 특허의 대표도로서 인쇄되도록 제시됨,
도 3은 본 발명의 실시예가 구현된 도 2의 아키텍처를 도시하는 도면,
도 4는 본 발명의 실시예를 구현하는 방법에 대해 보다 세부적으로 나타내는 도 3의 아키텍처를 도시하는 도면.
개요
도 1은 본 발명의 바람직한 실시예에 따른 방법(100)을 나타낸다. 다중 노드 컴퓨터 시스템의 노드의 서비스 프로세서는 제어 신호를 어서트하여 원하는 비휘발성 메모리를 선택한다(102). 예를 들면, 2개의 비휘발성 메모리가 존재할 수 있는데, 그 각각은 펌웨어이다. 제 1 비휘발성 메모리는 사우스브리지 제어기 등과 같은 제 1 브리지 제어기의 후방에 위치되고, 그렇지 않을 경우 서비스 프로세서에 의해서 액세스 가능하다. 제 2 비휘발성 메모리는 노스브리지 제어기 등과 같은 제 2 브리지 제어기의 후방에 위치되며, 그렇지 않을 경우 서비스 프로세서 이외의 프로세서에 의해서 액세스 가능하다. 비휘발성 메모리는 최초에 제어 신호가 어서트되는 제어 라인을 통해 다중화되는(multiplexed) 것이 바람직하다. 서비스 프로세서는 제어 라인에서 제어 신호의 제 1 값을 어서트하여 제 1 비휘발성 메모리를 선택하고, 제어 신호의 제 2 값을 어서트하여 제 2 비휘발성 메모리를 선택한다. 다음에, 서비스 프로세서는 선택된 비휘발성 메모리를 액세스한다(104). 예를 들면, 서비스 프로세서는 선택된 비휘발성 메모리를 업데이트 및/또는 유지할 수 있다. 이러한 프로세스는 선택된 비휘발성 메모리의 판독, 선택된 비휘발성 메모리에의 기록, 또는 그 둘 다를 포함할 수 있다. 이 방법(100)의 기능성은 제조물의 컴퓨터 판독 가능 기록 매체에서의 수단으로서 추가적으로 구현될 수 있다. 예를 들면, 컴퓨터 판독 가능 기록 매체는 기록 가능 데이터 저장 매체이거나 변조된 캐리어 신호(modulated carrier signal)일 수 있다.
기술적 배경
도 2는 본 발명의 실시예에 따라 본 발명의 실시예를 구현할 수 있는 예시적인 컴퓨터 아키텍처(200)를 나타낸다. 본 발명의 실시예의 구현에 관계되지 않는 아키텍처(200)의 구성 요소는 도 2에 도시하지 않았다. 아키텍처(200)는 노스브리지 제어기(202) 및 사우스브리지 제어기(204)를 포함한다. 노스브리지 제어기(202) 및 사우스브리지 제어기(204)는 각각 아키텍처(200)의 몇몇 구성 요소와 아키텍처(200)의 다른 구성 요소를 연결(bridges)하는 브리지 제어기의 타입이다.
노스브리지 제어기(202)는 호스트 버스(host bus)(208)에 통신 가능하게 접속되어 있는데, 이 호스트 버스에는 프로세서(206) 등과 같은 CPU(central processing unit)도 통신 가능하게 접속되어 있다. 노스브리지 제어기(202)는 또 한 LPC(low-pin count) 버스(210)에 통신 가능하게 접속되어 있는데, 이 LPC에는 펌웨어(212) 등과 같은 펌웨어도 또한 통신 가능하게 접속되어 있다. 펌웨어(212)는 특히 노스브리지 제어기(202)에 통신 가능하게 접속된 구성 요소에 의해서만 액세스 가능하고, 서비스 프로세서(226) 등과 같이 사우스브리지 제어기(204)에 통신 가능하게 접속된 구성 요소에 의해서는, 본 발명의 실시예의 이점없이는 액세스할 수 없다. 펌웨어(212)는 보다 일반적인 타입의 비휘발성 메모리이다.
사우스브리지 제어기(204)는 라인(224)에 의해서 나타낸 바와 같이, 노스브리지 제어기(202)에 통신 가능하게 접속된다. 서비스 프로세서(226)는 또한 사우스브리지 제어기(204)에 통신 가능하게 접속된다. 서비스 프로세서(226)는 일반적으로 노스브리지 제어기(202)의 후방에 위치되는 구성 요소로의 액세스를 갖지 않는다. 그러므로 서비스 프로세서(226)는 펌웨어(212)로의 액세스를 갖지 않는다. 서비스 프로세서(226)는 사우스브리지 제어기(204)의 후방에 위치되는 다른 구성 요소로의 액세스를 갖기 때문에, 오히려 사우스브리지 제어기(204)의 후방 또는 사우스브리지 제어기(204) 측방향의 구성 요소로 고려된다. 사우스브리지 제어기(204)는, 노스브리지 제어기(202)와 마찬가지로, LPC(low-pin count) 버스에 통신 가능하게 결합되는데, 특히 LPC 버스(228)는, 펌웨어로의 정규 액세스에 있어서, 특히 펌웨어(230)에 통신 가능하게 결합된다.
노스브리지 제어기의 후방에 있는 펌웨어로의 서비스 프로세서 액세스
도 3은 본 발명의 실시예에 따른 컴퓨터 아키텍처(300)를 나타내는 것으로, 여기에서 서비스 프로세서(226)는 노스브리지 제어기(202)의 후방에 있는 펌웨어(212)에 액세스할 수 있다. 컴퓨터 아키텍처(300)는 서비스 프로세서(226)가 펌웨어(212)에 액세스할 수 있게 하는 구성 요소가 추가된 것을 제외하고는 도 2의 컴퓨터 아키텍처(200)와 동일하다.
제 1 멀티플렉서(302) 또는 mux는 펌웨어(230)와 사우스브리지 제어기(204) 사이의 LPC 버스(228) 내에 삽입되고, 제 2 멀티플렉서(304)는 펌웨어(212)와 노스브리지 제어기(202) 사이의 LPC 버스(210) 내에 삽입된다. 또한, 다른 LPC 버스(308)를 제 1 멀티플렉서(302)와 제 2 멀티플렉서(304) 사이에 추가한다. 서비스 프로세서(226)에 의해서 제어되는 멀티플렉서 제어 라인(306)은 멀티플렉서(302, 304)에 각각 접속된다. 그 외에는, 도 3의 아키텍처(300)는 도 2의 아키텍처와 동일할 수 있고, 동일한 번호가 부여된 구성 요소는 중복하여 별도로 설명하지 않는다. 아키텍처(300)가 다중 노드 시스템 내에서 작동되는 경우, 아키텍처(300)는 단일 노드용이기 때문에 라인(314)에 의해 표시된 바와 같이 다른 노드가 노스브리지 제어기(202)에 통신 가능하게 접속될 수 있다는 것을 유의하라.
서비스 프로세서(226)에 의해서 어서트되는 제어 라인(306) 위의 제어 신호는 2개의 값 중에서 하나를 가지고, 제어 라인(306)이 2개의 상태 중의 하나를 갖게 할 수 있다. 제 1 값이 어서트되면, 제어 라인(306)은 제 1 상태에 있고, 라인(310, 312)에 의해 나타낸 펌웨어 액세스가 인에이블된다. 즉, 프로세서(206)가 펌웨어(230)뿐만 아니라 펌웨어(212)를 액세스할 수 있는 한편, 서비스 프로세서(226)는 펌웨어(230)를 액세스할 수 있다. 제 2 값이 어서트되면, 제어 라인(306)은 제 2 상태에 놓이고, 라인(316)에 의해 나타낸 펌웨어 액세스가 인에이블된다. 즉, 서비스 프로세서(226)는 펌웨어(212)를 액세스할 수 있지만, 펌웨어(230)는 액세스할 수 없다. 프로세서(206)는 펌웨어(212) 또는 펌웨어(230)의 어느 쪽도 액세스할 수 없다.
그러므로 멀티플렉서(302, 304)는 제어 라인(306)에서 어서트되는 제어 신호값에 따라, 또한 제어 라인(306)의 상태에 따라, 하나의 시스템으로서 일치하여 작동된다. 멀티플렉스 제어 라인(multiplex control line)은 서비스 프로세서(226)에 의해서 제어되는 제어 라인(306)이다. 이 방식으로, 서비스 프로세서(226)는 라인(316)에 의해 표시된 바와 같이 펌웨어(212)에 액세스할 수 있을 뿐만 아니라, 라인(310)에 의해 표시된 바와 같이 펌웨어(230)에 액세스할 수 있다.
멀티플렉서의 특정 구현
도 4는 본 발명의 실시예에 따른 컴퓨터 아키텍처(400)를 도시하는 것으로서, 도 3의 멀티플렉서(302, 304)의 세부 사항을 제공한다. 그 외에, 컴퓨터 아키텍처(400)는 도 3의 컴퓨터 아키텍처(300)와 동일하다. 도 3과 동일한 번호가 부여된 구성 요소는 별도로 중복하여 설명하지 않는다.
멀티플렉서(302)는 버스(228)의 좌측면을, 스위치(switch)(402)가 지점(404)과 연결되어 있는 버스(228)의 우측면 또는 스위치(402)가 지점(406)과 연결되어 있는 버스(308) 중 어느 한 쪽에 접속될 수 있는 스위치(402)로서 표시되어 있다. 이와 유사하게, 멀티플렉서(304)는 버스(210)의 우측면을, 스위치(408)가 지점(410)과 연결되어 있는 버스(210)의 좌측면 또는 스위치(408)가 지점(412)과 연결되어 있는 버스(308) 중 어느 한 쪽에 접속될 수 있는 스위치(408)로서 표시되어 있다. 각각의 스위치(402, 408)에 대한 구현은 전계 효과 트랜지스터(field-effect transistor : FET) 등과 같은 트랜지스터를 이용하거나, 다른 전기적 구성 요소를 이용하는 것에 의해서 달성되거나, 다른 방식에 의해서 달성될 수 있다.
제 1 제어 신호값이 서비스 프로세서(226)에 의해 제어 라인(306)에서 어서트되면, 스위치(402)는 지점(404)과 연결되고, 스위치(408)는 지점(410)과 연결되어, 라인(310, 312)에 의해서 표시된 경로(paths)를 인에이블하게 한다. 이는 멀티플렉서(302, 304)의 디폴트 상태(default state)이다. 버스(228)의 좌측 부분이 버스(228)의 우측 부분에 연결되어 있기 때문에, 서비스 프로세서(226)가 펌웨어(230)에 액세스할 수 있게 된다. 이와 유사하게, 버스(210)의 좌측 부분이 버스(210)의 우측 부분에 연결되어 있기 때문에, 프로세서(206)는 펌웨어(212)에 액세스할 수 있다.
그러나, 제 2 제어 신호값이 서비스 프로세서(226)에 의해 제어 라인(306)에서 어서트되면, 스위치(402)는 지점(406)과 연결되고, 스위치(408)는 지점(412)과 연결된다. 이는 멀티플렉서(302, 304)의 또 다른 상태이다. 버스(228)가 스위치(402)를 거쳐 버스(308)에 접속되어 있고, 버스(308)가 스위치(408)를 거쳐 버스(210)에 접속되어 있으므로, 서비스 프로세서(226)는 펌웨어(212)에 액세스할 수 있게 된다. 이 상태에서, 서비스 프로세서(226)는 펌웨어(230)에 액세스할 수 없고, 프로세서(206)는 어느 쪽의 펌웨어에도 액세스할 수 없다.
종래 기술에 비한 본 발명의 장점
본 발명의 실시예는 종래 기술에 비해 장점을 제공한다. 본 발명은 비휘발성 메모리 중 몇 개가, 그 후방에 서비스 프로세서가 위치되는 브리지 제어기와는 다른 브리지 제어기의 후방에 위치되는 경우에도, 서비스 프로세서 등과 같은 프로세서에 의해서 컴퓨터 아키텍처의 모든 비휘발성 메모리로의 액세스를 허용한다. 서비스 프로세서는, 그 후방에 또한 서비스 프로세서가 위치되는 사우스브리지 제어기의 후방뿐만 아니라, 사우스브리지 제어기의 후방에 있는 펌웨어에 추가하여 노스브리지 제어기의 후방에 있는 펌웨어에 특히 액세스할 수 있다.
다른 실시예
본 명세서에서는 예시의 목적으로 본 발명의 특정한 실시예를 설명하였으나, 본 발명의 정신 및 범주를 벗어나지 않으면서 여러 수정이 이루어질 수 있다는 것을 인식할 수 있을 것이다. 예를 들면, 본 발명은 실질적으로 노스브리지 제어기 및 사우스브리지 제어기를 포함하는 브리지 제어기와 관련하여 설명되었다. 그러나 본 발명 그 자체는, 그것으로 한정되지 않는다. 예를 들면, 본 발명은 또한 메모리 제어기 허브(memory controller hub : MHC) 및 I/O 제어기 허브(I/O controller hub : ICH) 등과 같은 다른 브리지 제어기에도 적용될 수 있다. 또한, 본 발명은 지금까지 그와 관련하여 본 발명을 실질적으로 설명하였던 펌웨어 이외에, 다른 타입의 비휘발성 하드웨어에도 적용될 수 있다. 따라서, 본 발명이 특허권에 의해 보호받고자 하는 범주는 이하의 청구항들 및 그 등가물들에 의해서만 제 한된다.

Claims (15)

  1. 컴퓨터 시스템의 한 노드의 제 1 펌웨어 및 상기 노드의 제 2 펌웨어를 제어라인을 통해 다중화하는 단계와,
    서비스 프로세서 또한 후방에 위치되는 상기 노드의 칩셋 아키텍처의 제 1 브릿지 제어기 후방에 위치되는 상기 제 1 펌웨어와, 상기 컴퓨터 시스템의 다른 노드를 액세스 가능하게 하는 상기 칩셋 아키텍처의 제 2 브릿지 제어기 후방에 위치되는 상기 제 2 펌웨어 중 하나를 선택하기 위하여, 상기 노드의 서비스 프로세서에 의해 상기 제어 라인상의 제어 신호를 어서트하는 단계(asserting)와,
    상기 제 1 펌웨어, 상기 제 1 브릿지 제어기, 상기 제 2 브릿지 제어기 및 상기 제 2 펌웨어에 통신 가능하게 접속되는 버스를 통해 상기 서비스 프로세서에 의해 상기 제 1 펌웨어와 상기 제 2 펌웨어 중 하나에 액세스하는 단계를 포함하는
    방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제어 신호는 상기 제 1 펌웨어를 선택하는 제 1 값과, 상기 제 2 펌웨어를 선택하는 제 2 값을 갖는
    방법.
  3. 제 1 항에 있어서,
    상기 서비스 프로세서에 의해 상기 제어 신호를 어서트하는 단계는, 제 1 멀티플렉서 및 제 2 멀티플렉서상에 상기 제어 신호를 어서트하여 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서의 제 1 상태 및 제 2 상태 중 하나를 인에이블하는 단계를 포함하되,
    상기 제 1 상태는 상기 서비스 프로세서에 의해 상기 제 1 펌웨어로의 액세스를 인에이블 하고,
    상기 제 2 상태는 상기 서비스 프로세서에 의해 상기 제 2 펌웨어로의 액세스를 인에이블하는
    방법.
  4. 제 3 항에 있어서,
    상기 제 1 상태는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서의 디폴트 상태인
    방법.
  5. 제 1 항에 있어서,
    상기 서비스 프로세서에 의해 상기 제 1 펌웨어 및 상기 제 2 펌웨어 중 하나에 액세스하는 단계는, 상기 제 1 펌웨어 및 상기 제 2 펌웨어 중 하나로부터 판독하는 단계와 이들로 기록하는 단계 중 적어도 하나를 포함하는
    방법.
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 펌웨어 및 상기 제 2 펌웨어 중 하나에 액세스하는 단계는, 상기 제 1 펌웨어 및 상기 제 2 펌웨어 중 하나를 업데이트하는 단계와 유지 보수하는 단계 중 적어도 하나를 포함하는
    방법.
  9. 컴퓨터 시스템 노드로서,
    서비스 프로세서와,
    상기 서비스 프로세서가 후방에 위치되는 제 1 브릿지 제어기와, 상기 컴퓨터 시스템의 다른 노드를 액세스 가능하게 하는 제 2 브릿지 제어기를 구비하는 칩 셋 아키텍처(a chipset architecture)와,
    상기 제 1 브릿지 제어기 후방에 위치되어 상기 서비스 프로세서에 의해 상기 제 1 브릿지 제어기 후방으로부터 액세스 가능하게 되는 제 1 펌웨어와,
    상기 제 2 브릿지 제어기 후방에 위치되는 제 2 펌웨어와,
    상기 제 1 브릿지 제어기, 상기 제 2 브릿지 제어기, 상기 제 1 펌웨어 및 상기 제 2 펌웨어를 통신 가능하게 접속하는 버스와,
    상기 서비스 프로세서로부터 연장되며 상기 버스에 대해 상기 제 1 펌웨어 및 상기 제 2 펌웨어를 다중화하여, 상기 서비스 프로세서가 상기 제 1 브릿지 제어기를 통해 상기 제 1 펌웨어 및 상기 제 2 펌웨어를 개별적으로 액세스할 수 있게 하는 제어 라인을 포함하는
    컴퓨터 시스템 노드.
  10. 제 9 항에 있어서,
    상기 제어 라인 및 상기 버스에 통신 가능하게 접속되는 제 1 멀티플렉서와,
    상기 제어 라인 및 상기 버스에 통신 가능하게 접속되는 제 2 멀티플렉서를 더 포함하되,
    상기 서비스 프로세서는 상기 제어 라인상의 제어 신호를 어서트하여, 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서의 제 1 상태 및 제 2 상태를 인에이블하고,
    상기 제 1 상태는 상기 서비스 프로세서에 의해 상기 제 1 펌웨어로의 액세스를 인에이블하고,
    상기 제 2 상태는 상기 서비스 프로세서에 의해 상기 제 2 펌웨어로의 액세스를 인에이블하는
    컴퓨터 시스템 노드.
  11. 제 10 항에 있어서,
    상기 제 1 상태는 상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서의 디폴트 상태인
    컴퓨터 시스템 노드.
  12. 삭제
  13. 삭제
  14. 제 10 항에 있어서,
    상기 제 1 멀티플렉서 및 상기 제 2 멀티플렉서 각각은 복수의 트랜지스터를 포함하는
    컴퓨터 시스템 노드.
  15. 제 9 항에 있어서,
    상기 서비스 프로세서는, 상기 제어 라인이 상기 제 1 펌웨어에 액세스하는 제 1 제어 신호 값과, 상기 제어 라인이 상기 제 2 펌웨어에 액세스하는 제 2 제어 신호 값을 어서트하는
    컴퓨터 시스템 노드.
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