KR100731706B1 - 리셋을 이용한 씨피유의 처리시간 단축 장치 및 방법 - Google Patents

Abstract

본 발명은 CPU에 관한 것으로, 특히 이동통신 시스템의 기지국이나 제어국에서 사용되는 CPU에서 데이터 매칭 포트 리퀘스트(Matching Port Request)를 수신하는 경우 대기시간을 줄여서 CPU의 성능을 향상시키는 리셋을 이용한 CPU의 처리시간 단축 장치 및 방법에 관한 것이다.

본 발명은 CPU의 리셋부에서 매칭 포트 리퀘스트를 수신하면 제어 포트 프로세서는 리셋시키고, 데이터 매칭 포트 프로세서는 데이터 매칭 동작을 수행하도록 하여 대기시간을 줄이고 CPU의 성능을 개량하는 리셋을 이용한 CPU의 처리시간 단축 장치 및 방법이다. 본 발명의 리셋부는 전체 CPU를 리셋 시키는 글로벌 리셋과 매칭 포트 리퀘스트에 의한 리셋으로, 매칭 포트 프로세스의 처리시에 대기시간을 줄이고, 메모리를 절감하도록 하는 리셋을 이용한 CPU의 처리시간 단축 장치 및 방법이다.

제어포트 프로세스, 매칭포트 프로세스, 리셋부, 글로벌 리셋.

Description

리셋을 이용한 씨피유의 처리시간 단축 장치 및 방법{A method and apparatus of processing time reduction for CPU using reset}

도 1은 종래의 CPU에서 제어 포트 프로세스와 매칭 포트 프로세스를 처리하는 개념도,

도 2는 도 1과는 다른 방식으로 제어 포트 프로세스와 매칭 포트 프로세스를 처리하는 개념도,

도 3은 본 발명의 CPU의 개략적인 구성도,

도 4는 본 발명의 CPU에서 제어 포트 프로세스와 매칭 포트 프로세스를 처리하는 개념도,

도 5는 본 발명의 리셋에 의한 CPU의 동작의 예를 도시한 도이다.

<도면의 주요부호에 대한 설명>

60 : CPU 62 : 리셋부

64 : 제어 포트 프로세서 66 : 매칭 포트 프로세서

본 발명은 CPU에 관한 것으로, 특히 이동통신 시스템의 기지국이나 제어국에서 사용되는 CPU에서 데이터 매칭 포트 리퀘스트(Matching Port Request)를 수신하는 경우 대기시간을 줄여서 CPU의 성능을 향상시키는 리셋을 이용한 CPU의 처리시간 단축 장치 및 방법에 관한 것이다.

일반적으로 CPU(central processing unit)는 프로그램의 명령을 해독하여 그에 따라 실행하는 장치로, 기억, 연산, 제어의 3대 기능을 종합하는 것이라고 할 수 있다. 입출력 장치, 외부 기억 장치와 더불어 컴퓨터 시스템을 구성한다.

종래의 이동통신 시스템에 사용되는 프로세서에 대하여 도면을 참조하여 설명한다.

도 1은 종래의 CPU에서 제어 포트 프로세스와 데이터 매칭 포트 프로세스를 처리하는 개념도이고, 도 2는 도 1과는 다른 방식으로 제어 포트 프로세스와 데이터 매칭 포트 프로세스를 처리하는 개념도를 도시한 것이다.

제어 포트 프로세스는 CPU와 연결된 디바이스간의 제어를 위한 처리이고, 데이터 매칭 포트 프로세스는 매칭 작업을 처리하여 결과값을 제공한다.

종래의 도 1과 같은 프로세서에서는 제어 포트 프로세스(Control Port Process)(20) 도중에 데이터 매칭 포트 리퀘스트(matching port Request)(24)가 요청되면, 수행중이던 제어 포트 프로세스(control port process)(20)를 처리한 후에, 요청된 매칭 포트 리퀘스트(22)를 처리하였다.

즉, CPU에서 하나의 프로세스가 수행중에 다른 프로세스의 처리 요청을 수신하는 경우 해당 CPU는 처리중이던 프로세스를 마친후에 요청 받은 다른 프로세스를 처리하므로, 나중에 요청한 프로세스는 처리를 위한 대기 시간이 길어지는 문제가 발생되고 이로 인한 CPU의 성능이 저하되는 문제점이 발생된다.

상술한 바와 같이, 데이터 매칭 포트 리퀘스트 시점이 매번 제어 포트 프로세스(Control port process)가 끝나는 시점에 요청되는 것이 아니므로, 도 1과 같이 제어 포트 프로세스(Control Port process)중에 리퀘스트(Request)가 오면, 대기 시간이 길어지는 문제점이 발생된다.

한편, 도 1과는 다른 방식으로 처리한 도 2의 방식을 설명한다.

종래의 CPU의 리셋은 글로벌 리셋만이 있었으며, 도 2에 나타낸 바와 같이, 제어 포트 리퀘스트를 CPU에서 수신하여, CPU는 제어 포트 프로세스를 처리한다(S30~S36).

만약 CPU에서 제어 포트 프로세스 Sc0(State of control), Sc1(State of control), Sc2(State of control)를 수행 처리중에 매칭 포트 리퀘스트를 수신하면, CPU는 Sc2까지 실행하였던 데이터를 저장하고, 나중에 다시 되돌아 갈 수 있는 지점 정보를 파악한다(S38~S40).

CPU는 제어 포트 프로세스 중에 수신된 데이터 매칭 포트 프로세스를 위한 상술한 방식으로 저장을 한 후에는 요청받은 매칭 포트 프로세스를 처리한다.

매칭 포트 프로세스 Sm0(State of match port), Sm1(State of match port), Sm2(State of match port), Sm3(State of match port)을 차례대로 수행한다 (S42~S48).

CPU는 매칭 포트 프로세스를 마친 후에는 다시 수행하던 제어 포트 프로세스로 되돌아가서 메모리에 저장하였던 데이터와 이전에 처리하던 동작 지점을 파악한 후에 나머지 Sc3(State of control)을 처리하는 방식으로 동작하였다(S50).

도 2와 같은 방식으로 동작하는 프로세서에서의 대기 시간을 줄이기 위하여, 제어 포트(Control process) 수행중에 매칭 포트 리퀘스트(Match port request)가 요청되면, 해당 프로세서는 매칭 포트 리퀘스트(Match port request)가 온 시점에 제어 포트 수행 프로그램을 중단하고 매칭 포트를 수행하는데, 이 때 프로그램은 제어 포트(Control Port)에서 수행했던 데이터(Data)와 네스트 스테이트(nest State)를 다음에 다시 수행하게 될 상태(State)를 알려주기 위해 메모리에 저장한 후, 바로 매칭 포트 요청에 대한 처리 동작을 한다.

따라서 제어 포트(Control Port)를 실행 하고 있던 데이터(data) 값을 모두 메모리(Memory)에 저장해야 하므로 메모리 사용이 증가되고, 프로그램이 매치 포트(Match port)를 수행 후에는 다시 이전에 처리하던 제어 포트(control port)를 처리하여야 하므로, 이전에 진행 상태로 돌아가야 할 시점을 파악하고 있어야 하므로, 로직 셀(Logic cell)의 사용도 증가하게 되므로 CPU의 성능 저하의 원인이 된다.

따라서, 좀 더 향상된 CPU의 성능을 제공하기 위해서는 이러한 문제점을 해결해야 한다.

본 발명은 상술한 문제점을 해결하기 위한 것으로. CPU의 리셋부에서 매칭 포트 리퀘스트를 수신하면 제어 포트 프로세서는 리셋시키고, 데이터 매칭 포트 프로세서는 데이터 매칭 동작을 수행하도록 하여 대기시간을 줄이고 CPU의 성능을 개량하는 리셋을 이용한 CPU의 처리시간 단축 장치 및 방법을 제공하는 것을 목적으로 한다.

본 발명의 리셋부는 전체 CPU를 리셋 시키는 글로벌 리셋과 매칭 포트 리퀘스트에 의한 리셋으로, 매칭 포트 프로세스의 처리시에 대기시간을 줄이고, 메모리를 절감하도록 하는 리셋을 이용한 CPU의 처리시간 단축 장치 및 방법을 제공하는 것을 목적으로 한다.

상술한 목적을 달성하기 위한, 본 발명의 리셋을 이용한 CPU의 처리시간 단축 장치는, 디바이스간의 제어와 매칭을 수행하는 CPU에 있어서, 제어 포트 프로세스를 처리하는 제어 포트 프로세서와, 매칭 포트 프로세스를 처리하는 매칭 포트 프로세서와, 매칭 포트 프로세스의 리퀘스트가 수신되면 상기 제어 포트 프로세서를 리셋시켜 상기 매칭 포트 프로세서가 매칭 동작을 처리하게 하고 상기 매칭 동작이 종료되면 리셋되었던 상기 제어 포트 프로세스를 다시 시작하여 처리하게 하며, 글로벌 리셋이 수신되면 상기 제어 포트 프로세서와 상기 매칭 포트 프로세서를 리셋시키는 리셋부를 포함하는 것을 특징으로 하고, CPU는 이동통신 시스템의 기지국, 제어국 등에 사용되는 것을 특징으로 한다.

또한, 본 발명의 리셋을 이용한 CPU의 처리시간 단축 방법은, 제어 포트 프로세서와 매칭 포트 프로세서가 구비된 CPU에서, 상기 제어 포트 프로세서에서 디바이스의 제어를 위해 제어 포트 프로세스를 처리하게 하는 1단계와, 상기 매칭 포트 리퀘스트를 수신하면 상기 제어 포트 프로세스를 리셋시키고 상기 매칭 포트 프로세서에서 매칭 처리를 위한 매칭 포트 프로세스를 처리하게 하는 2단계와, 상기 매칭 포트 프로세서에서 매칭 처리 동작을 마치면 리셋되었던 상기 제어 포트 프로세스를 다시 시작하여 처리하게 하는 3단계를 포함하는 것을 특징으로 하고, 상기 2단계에서 리셋부가 상기 매칭 포트 리퀘스트를 수신하면 상기 제어 포트 프로세서만을 리셋시키고 상기 매칭 포트 프로세서가 매칭 동작을 처리하도록 하는 4단계와, 상기 리셋부는 글로벌 리셋이 수신되면 상기 제어 포트 프로세서와 매칭 포트 프로세서를 모두 리셋시키는 5단계를 포함하는 것을 특징으로 한다.

이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 3은 본 발명의 CPU의 개략적인 구성도이고, 도 4는 본 발명의 CPU에서 제어 포트 프로세스와 데이터 매칭 포트 프로세스를 처리하는 개념도이고, 도 5는 본 발명의 리셋에 의한 CPU의 동작의 예를 도시한 도이다.

본 발명의 CPU(60)는 도 3과 같이, 리셋부(62), 제어 포트 프로세서(64)와 매칭 포트 프로세서(66)를 구비한다.

리셋부(62)는 글로벌 리셋이 수신되는 경우 제어 포트 프로세서(64)와 매칭 포트 프로세서(66) 모두를 리셋 시키고, 처리 동작중에 매칭 포트 리퀘스트가 수신되는 경우에는 제어 포트 프로세서(64)의 프로세스만을 리셋시키고, 매칭 포트 프로세서(66)는 처리 동작을 수행할 수 있도록 구비된다.

따라서, 본 발명은 제어 포트 프로세스 도중에 데이터와 동작 지점의 저장을 위해 소요되었던 메모리의 낭비를 제거하고 수신되는 매칭 포트 프로세스의 대기시간을 줄여서 CPU의 성능을 향상시킨다.

본 발명은 프로세서(processor)와 제어 포트(Control port), 매칭 포트(Matching port), 제어 포트 리퀘스트(Control port Request), 매칭 포트 리퀘스트(Matching port Request), 글로벌 리셋(global Reset), 매칭 포트 리퀘스트(Matching port Request)에 기인한 리셋(Reset)인 MR_reset 등이 있다.

글로벌 리셋(global Reset)은 전체 CPU의 리셋을 처리하고, 매칭 포트 리퀘스트(Matching port Request)에 의한 MR_reset은 제어 포트 프로세서(64)만을 리셋시키고, 매칭 포트 프로세서(66)는 매칭 포트 프로세스를 수행할 수 있도록 한다.

도 4에는 CPU에서 제어 포트 프로세스와 데이터 매칭 포트 프로세스를 처리하는 개념도를 도시한 것이다.

본 발명의 CPU(60)는 제어 포트(Control port) 프로세서(64)와 매칭 포트(Matching port) 프로세서(66)가 도 3과 같이 독립적으로 구성되고, 리셋부(62)(Reset)에서는 수신되는 리셋신호가 글로벌 리셋(Global Reset)인 경우에는 전체의 CPU를 리셋시키고, 매칭 포트 리퀘스트(Matching port Request)가 수신되는 경우에는 동작중인 제어 포트 프로세서(64)를 리셋시키고, 매칭 포트(Matching port) 프로세서(66)는 처리 동작을 수행하도록 하여 CPU의 성능을 향상시킨다.

도 4의 동작을 설명하면, CPU(60)의 제어 포트(Control port) 프로세서(64)에서 제어 포트 프로세스(70)를 수행하던 도중에 매칭 프로세스 리퀘스트(72)가 수신된다.

매칭 프로세스 리퀘스트(72)가 수신되면, 리셋부(62)는 수행중인 제어 포트 프로세스(70)의 동작을 리셋시키고, 매칭 포트(Matching port) 프로세서(66)에서 매칭 동작을 다시 시작하여 처리하도록 한다.

매칭 포트(Matching port) 프로세서(66)에서 매칭 동작의 처리를 완료하면, 제어 포트(Control port) 프로세서(64)는 이전에 처리하다 리셋된 제어 포트 프로세스를 다시 시작하여 처리하는 방식으로 동작한다.

도 5는 본 발명의 리셋에 의한 CPU의 동작의 예를 도시한 것으로, 제어 포트 프로세서(64)에서 연결된 디바이스의 제어를 위해 SC0(state of Control Port), SC1(state of Control Port), SC2(state of Control Port)를 수행중에, 도 5에 도시한 바와 같이 매칭 포트 리퀘스트(82)가 리셋부(62)로 수신된다.

리셋부(62)의 T_Reset은 매칭 포트 리퀘스트에 의한 MR_reset을 동작시키고, 그로 인한 제어포트 프로세서(64)는 리셋되고, 매칭 포트 프로세서(66)는 데이터 매칭 동작을 처리한다.

매칭 포트 프로세서(66)는 Sm0(State of match port), Sm1(State of match port), Sm2(State of match port), Sm3(State of match port)(84) 동작을 모두 처리를 마치면, 제어포트 프로세서(64)는 다시 Sc0(State of control), Sc1(State of control), Sc2(State of control)(80) 동작을 처리한다.

상술한 바와 같이, 본 발명은 리셋부와 제어 포트 프로세서, 매칭 포트 프로세서를 구비하고, 리셋부에서는 글로벌 리셋(Global Reset)이 들어 오면 보드 전체가 리셋(Reset)되고, 또는 매칭 포트 리퀘스트(Matching port Request)가 수신되면 MR_reset에 의해 제어 포트 프로세스(Control port Process)만을 리셋시키고, 매칭 포트 프로세스(matching port Process)를 데이터 매칭 동작을 수행할 수 있도록 하고, 매칭 포트 프로세스를 마친 후에는 리셋되었던 제어 포트 프로세스를 다시 시작하여 처리하도록 제어한다.

그러므로 예를 들어 제어 포트 리퀘스트(Control port Request)가 떠서 CPU가 제어 포트 프로세스(Control port Process)에서 SC0,1,2(state of Control Port)를 수행하고 있는 동안, 만약 매칭 포트 리퀘스트(matching port Request)가 요청되면, MR_reset에 의해서 제어 포트 프로세서는 리셋(Reset)되고, 매칭 포트 프로세스가 처리 동작을 실시한다.

매칭 포트 프로세스의 처리 동작을 마치면, CPU는 처리하지 못한 제어 포트 리퀘스트(Control port Request)를 처리하기 위해 제어 포트 프로세서를 동작시켜 제어 포트 리퀘스트(Control port Process)를 다시 시작하여 처리한다.

지금까지 본 발명의 구성 및 동작에 대해 상세하게 설명하였다. 본 발명은 상술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형을 가할 수 있다.

본 발명에서 설명한 CPU는 이동통신 시스템의 기지국, 제어기 등에 사용되면, 이동통신 시스템은 동기식과 비동기식 이동통신 시스템을 포함한다.

본 발명은 제어 포트 로직과 매칭 포트 로직을 함께 사용해야 하는 CPU에서 각각 독립적인 프로세스(Process)를 가지고 프로그램하여 사용할 수 있으며, 매칭 프로세스의 처리를 위한 대기 시간 없어지므로, CPU 성능의 저하 없이 사용 할 수 있는 장점이 있다.

또한, 제어포트 프로세스를 수행중에 매칭 포트 프로세스 요청이 수신되면, 데이터와 동작 지점 포인트의 저장을 위한 메모리가 불필요하게 되므로 CPU의 효율 측면이 향상되는 우수한 효과가 있다.

Claims (4)

1. 디바이스간의 제어와 매칭을 수행하는 CPU에 있어서,

   제어 포트 프로세스를 처리하는 제어 포트 프로세서와;

   매칭 포트 프로세스를 처리하는 매칭 포트 프로세서와;

   매칭 포트 프로세스의 리퀘스트가 수신되면 상기 제어 포트 프로세서를 리셋시켜 상기 매칭 포트 프로세서가 매칭 동작을 처리하게 하고 상기 매칭 동작이 종료되면 리셋된 상기 제어 포트 프로세스를 다시 시작하여 처리하게 하며, 글로벌 리셋이 수신되면 상기 제어 포트 프로세서와 상기 매칭 포트 프로세서를 리셋시키는 리셋부를 포함하는 것을 특징으로 하는 리셋을 이용한 CPU의 처리시간 단축 장치.
2. 제1항에 있어서,

   상기 CPU는 이동통신 시스템의 기지국, 제어국 등에 사용되는 것을 특징으로 하는 리셋을 이용한 CPU의 처리시간 단축 장치.
3. 제어 포트 프로세서와 매칭 포트 프로세서가 구비된 CPU에서,

   상기 제어 포트 프로세서에서 디바이스의 제어를 위해 제어 포트 프로세스를 처리하게 하는 1단계와;

   상기 매칭 포트 리퀘스트를 수신하면 상기 제어 포트 프로세스를 리셋시키고 상기 매칭 포트 프로세서에서 매칭 처리를 위한 매칭 포트 프로세스를 처리하게 하는 2단계와;

   상기 매칭 포트 프로세서에서 매칭 처리 동작을 마치면 리셋된 상기 제어 포트 프로세스를 다시 시작하여 처리하게 하는 3단계를 포함하는 것을 특징으로 하는 리셋을 이용한 CPU의 처리시간 단축 방법.
4. 제3항에 있어서,

   상기 2단계에서 리셋부는 상기 매칭포트 리퀘스트를 수신하면 상기 제어 포트 프로세서만을 리셋시키고 상기 매칭 포트 프로세서는 매칭 동작을 처리하도록 하는 4단계와;

   상기 리셋부는 글로벌 리셋이 수신되면 상기 제어포트 프로세서와 매칭포트 프로세서를 모두 리셋시키는 5단계를 포함하는 것을 특징으로 하는 리셋을 이용한 CPU의 처리시간 단축 방법.

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