KR100726092B1 - Semiconductor device and method for manufacturing thereof - Google Patents

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송정균
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동부일렉트로닉스 주식회사
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Abstract

A semiconductor device and its fabricating method are provided to protect a transistor against a high voltage applied to the transistor by using a structure of a bypass element formed in the transistor. A transistor(100) having a first gate insulation layer(130) is formed on a substrate. A bypass element(200) is formed on one side of the transistor, and has a second gate insulation layer(234) which is thicker than the first gate insulation layer. An isolation layer(170) is formed between the transistor and the bypass device. The bypass element includes a gate insulation layer(230) consisting of a fourth gate insulation layer(232) having the same thickness as that of the first gate insulation layer, and a second gate insulation gate formed on the fourth gate insulation layer.

Description

반도체소자 및 그 제조방법{Semiconductor device and Method for manufacturing thereof}Semiconductor device and method for manufacturing thereof

도 1 은 종래기술에 의한 트랜지스터의 단면도.1 is a cross-sectional view of a transistor according to the prior art.

도 2는 종래기술에 의한 트랜지스터에서 브레이트 다운이 발생하는 모습을 나타내는 도면.2 is a view showing a state in which brate down occurs in the transistor according to the prior art.

도 3은 본 발명의 제1 실시예에 따른 반도체소자의 단면도.3 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

도 4 내지 도 10은 본 발명의 제2 실시예에 따른 반도체소자의 제조공정의 단면도.4 to 10 are cross-sectional views of a manufacturing process of a semiconductor device according to a second embodiment of the present invention.

도 11은 본 발명의 실시예에 따른 반도체소장의 성능을 나타내는 도면.11 is a view showing the performance of the semiconductor package according to an embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

110: 기판 100: 트랜지스터110: substrate 100: transistor

200: 바이패스(Bypass) 소자200: Bypass device

본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.

일반적으로 현재 범용으로 사용하는 트렌지스터는 필드에미션(field emission)원리를 이용한 트랜지스터(transistor)가 제작되고 있다. In general, transistors that are commonly used in general are fabricated transistors using the field emission principle.

도 1에서 보이듯이, 종래기술에 의한 트랜지스터는 게이트(Gate)에 전압을 인가하여 게이트산화막(gate oxide)에 채널(channel)을 형성하여 소스(source)와 드레인(drain)을 연결하여 신호를 얻는 것이다.As shown in FIG. 1, a transistor according to the related art forms a channel on a gate oxide by applying a voltage to a gate to obtain a signal by connecting a source and a drain. will be.

일반적인 I-V 그래프는 도 2와 같이 나타난다. A general I-V graph is shown in FIG.

그런데, 종래기술에 의하면 일정전압인 항복전압을 넘어가면 브레이크 다운(Brake Down Voltage) 현상이 발생하여 게이트산화막(Gate Oxide)이 터지면서 전류는 일정한 수준을 유지하지 못하고 계속적으로 증가하게 되는 현상이 일어나게 되어 소자로서의 기능을 상실하게 되는 문제가 있다.However, according to the related art, when the breakdown voltage, which is a constant voltage, is exceeded, a breakdown phenomenon occurs, and the gate oxide film bursts so that the current does not maintain a constant level and increases continuously. There is a problem that the function as an element is lost.

본 발명은 고 전압이 인가되었을 때 항복전압에 도달하기 전에 펀치스루에 의해 브레이크 다운현상이 발생하지 않도록 바이패스(bypass)소자 구조와 이 구조를 소자 내에 구현할 수 있는 반도체소자 및 그 제조방법을 제공하고자 한다.The present invention provides a bypass device structure and a semiconductor device capable of implementing the structure in the device so that breakdown does not occur by punch-through before reaching the breakdown voltage when a high voltage is applied, and a manufacturing method thereof. I would like to.

상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판상에 제1 게이트절연막을 포함하여 형성된 트랜지스터; 상기 제1 게이트절연막 보다 두꺼운 제2 게이트절연막을 게이트의 내측에 포함하면서 상기 트랜지스터의 일측에 형성된 바이패스소자; 및 상기 트랜지스터와 상기 바이패스소자 사이에 형성된 소자분리막;을 포함하는 것을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object comprises a transistor formed on a substrate including a first gate insulating film; A bypass element formed on one side of the transistor while including a second gate insulating film thicker than the first gate insulating film inside the gate; And an isolation layer formed between the transistor and the bypass element.

또한, 상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법 은 기판상에 제1 게이트절연막과 상기 제1 게이트절연막 보다 두꺼운 제2 게이트절연막을 형성하는 단계; 상기 제1 게이트절연막과 상기 제2 게이트절연막 상에 폴리실리콘을 형성하는 단계; 상기 폴리실리콘상에 복수의 트랜지스터 감광막 패턴을 형성하는 단계; 및 상기 복수의 트랜지스터 감광막 패턴을 식각 마스크로하여 상기 폴리실리콘과 상기 제1 게이트절연막을 순차적으로 선택적 식각하여 바이패스소자의 게이트, 바이패스소자의 게이트절연막, 트랜지스터의 게이트 및 트랜지스터의 게이트절연막을 형성하는 단계;를 포함하는 것을 특징으로 한다.In addition, a method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a first gate insulating film and a second gate insulating film thicker than the first gate insulating film on a substrate; Forming polysilicon on the first gate insulating film and the second gate insulating film; Forming a plurality of transistor photoresist patterns on the polysilicon; And sequentially etching the polysilicon and the first gate insulating layer using the plurality of transistor photoresist patterns as an etching mask to form a gate of a bypass element, a gate insulating layer of a bypass element, a gate of a transistor, and a gate insulating layer of a transistor. It characterized in that it comprises a.

이와 같은 본 발명에 의하면 바이패스(bypass)소자의 구조를 갖는 트랜지스터(transistor)에 의해 트랜지스터의 항복전압 이상의 고 전압이 인가되었을 때 트랜지스터를 보호할 수 있는 장점이 있다.According to the present invention, a transistor having a structure of a bypass device has an advantage of protecting the transistor when a high voltage higher than the breakdown voltage of the transistor is applied.

이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

(실시예 1)(Example 1)

도 3은 본 발명의 제1 실시예에 따른 반도체소자의 단면도이다.3 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

본 발명의 제1 실시예에 따른 반도체소자는 기판상에 제1 게이트절연막을 포함하여 형성된 트랜지스터(100); 상기 제1 게이트절연막 보다 두꺼운 제2 게이트절연막을 게이트의 내측에 포함하면서 상기 트랜지스터의 일측에 형성된 바이패스소자(200); 및 상기 트랜지스터와 상기 바이패스소자 사이에 형성된 소자분리막(170);을 포함하는 것을 특징으로 한다.In an embodiment, a semiconductor device may include: a transistor 100 including a first gate insulating film on a substrate; A bypass element 200 formed on one side of the transistor while including a second gate insulating film thicker than the first gate insulating film inside the gate; And an isolation layer 170 formed between the transistor and the bypass element.

이때, 상기 바이패스소자(200)는 상기 제1 게이트절연막(130)의 두께를 가지 는 제4 게이트절연막(232) 및 상기 바이패스소자(200)의 게이트(250)보다 좁은 폭을 가지면서 상기 제4 게이트절연막(232) 상에 형성된 제2 게이트절연막(234)을 포함하여 구성된 바이패스소자의 게이트절연막(230)을 포함하는 것을 특징으로 한다.In this case, the bypass element 200 has a narrower width than that of the fourth gate insulation layer 232 having the thickness of the first gate insulation layer 130 and the gate 250 of the bypass element 200. And a gate insulating film 230 of a bypass device including the second gate insulating film 234 formed on the fourth gate insulating film 232.

또한, 상기 바이패스소자의 게이트절연막(230)은 상기 트랜지스터(100)의 제1 게이트절연막(130)의 2~4배의 두께인 것을 특징으로 한다.In addition, the gate insulating film 230 of the bypass device may be 2 to 4 times the thickness of the first gate insulating film 130 of the transistor 100.

본 발명의 제1 실시예에서는 상기 제1 게이트절연막(130)은 약 30~70Å으로 형성하고, 상기 바이패스소자(200)의 게이트절연막(230)은 약 100~200Å으로 형성할 수 있다.In the first exemplary embodiment of the present invention, the first gate insulating film 130 may be formed to about 30 to 70 microseconds, and the gate insulating film 230 of the bypass element 200 may be formed to about 100 to 200 microseconds.

도 11은 본 발명의 실시예에 따른 반도체소장의 성능을 나타내는 도면이다.11 is a view showing the performance of the semiconductor device according to an embodiment of the present invention.

즉, 본 발명의 제1 실시예에서 개발한 바이패스(bypass)소자(200)는 바이패스소자로 사용되는 게이트절연막(Gate oxide)(234)의 두께를 조절함으로써 펀치스루(unchthrough)가 발생하는 전압을 조절할 수 있으며 소자의 I-V 그래프는 도 11과 같이 나타날 수 있다. That is, in the bypass device 200 developed in the first embodiment of the present invention, the punch through is generated by controlling the thickness of the gate oxide 234 used as the bypass device. The voltage can be adjusted and the IV graph of the device can be shown in FIG.

즉, 트랜지스터(transistor)(100)의 항복전압에 이르기 전에 바이패스(bypass)소자(200)가 먼저 온(on)되면서 전류가 통하게 되어 대부분의 전류가 바이패스(bypass)소자(200)를 통하여 빠져나가도록 하여 트랜지스터(transistor)(100)를 보호할 수 있게 되는 것이다.That is, before the breakdown voltage of the transistor 100 is reached, the bypass element 200 is first turned on and current flows so that most of the current passes through the bypass element 200. The transistor 100 can be protected so that the transistor 100 can be protected.

(실시예 2)(Example 2)

본 발명의 제2 실시예에 따른 반도체소자의 제조공정을 설명한다.The manufacturing process of the semiconductor device according to the second embodiment of the present invention will be described.

도 4 내지 도 10은 본 발명의 제2 실시예에 따른 반도체소자의 제조공정의 단면도이다.4 through 10 are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

우선, 기판(110)상에 제1 게이트절연막(130)과 상기 제1 게이트절연막(130) 보다 두꺼운 제2 게이트절연막을 형성한다.First, a first gate insulating film 130 and a second gate insulating film 130 thicker than the first gate insulating film 130 are formed on the substrate 110.

이는, 도 4와 같이, 상기 기판(110)상에 제2 게이트절연막의 두께의 제3 게이트절연막(30)을 형성한다.As shown in FIG. 4, the third gate insulating film 30 having the thickness of the second gate insulating film is formed on the substrate 110.

그 후, 도 5와 같이, 상기 제3 게이트절연막(30) 상에 제2 게이트절연막용 감광막 패턴(40)을 형성하여, 도 6과 같이, 상기 감광막 패턴(40)을 식각 마스크로 하여 상기 제3 게이트절연막(30)을 선택적으로 식각하여 상기 기판(110)을 노출하면서 제2 게이트절연막(232)을 형성한다.Thereafter, as shown in FIG. 5, a second photoresist film pattern 40 is formed on the third gate insulation film 30. As shown in FIG. 6, the photoresist pattern 40 is used as an etching mask. The third gate insulating layer 30 is selectively etched to form the second gate insulating layer 232 while exposing the substrate 110.

그 후, 도 8과 같이, 상기 노출된 기판(110)상에 제1 게이트절연막(130)을 형성함으로써 기판(110)상에 제1 게이트절연막(130)과 상기 제1 게이트절연막(130) 보다 두꺼운 제2 게이트절연막을 형성하는 공정을 완성한다.Thereafter, as shown in FIG. 8, the first gate insulating film 130 is formed on the exposed substrate 110, so that the first gate insulating film 130 and the first gate insulating film 130 are formed on the substrate 110. A step of forming a thick second gate insulating film is completed.

이때, 상기 제2 게이트절연막(30)은 상기 제1 게이트절연막(130)의 약 2~4배의 두께로 형성되는 것을 특징으로 한다.In this case, the second gate insulating film 30 is formed to have a thickness of about 2 to 4 times the first gate insulating film 130.

예를 들어, 상기 제1 게이트절연막(130)은 약 30~70Å으로 형성하고, 상기 제2 게이트절연막(30)은 약 100~200Å으로 형성할 수 있다.For example, the first gate insulating film 130 may be formed to about 30 to 70 microseconds, and the second gate insulating film 30 may be formed to about 100 to 200 microseconds.

즉, 본 발명의 제2 실시예에서 개발한 바이패스(bypass)소자(200)는 바이패스소자로 사용되는 게이트절연막(Gate oxide)(30)의 두께를 조절함으로써 펀치스루(unchthrough)가 발생하는 전압을 조절할 수 있으며 소자의 I-V 그래프는 도 11과 같이 나타날 수 있다. That is, in the bypass device 200 developed in the second embodiment of the present invention, punchthrough is generated by controlling the thickness of the gate oxide 30 used as the bypass device. The voltage can be adjusted and the IV graph of the device can be shown in FIG.

즉, 트랜지스터(transistor)(100)의 항복전압에 이르기 전에 바이패스(bypass)소자(200)가 먼저 온(on)되면서 전류가 통하게 되어 대부분의 전류가 바이패스(bypass)소자(200)를 통하여 빠져나가도록 하여 트랜지스터(transistor)(100)를 보호할 수 있게 되는 것이다.That is, before the breakdown voltage of the transistor 100 is reached, the bypass element 200 is first turned on and current flows so that most of the current passes through the bypass element 200. The transistor 100 can be protected so that the transistor 100 can be protected.

그 다음으로, 도 8과 같이, 상기 제1 게이트절연막(130)과 상기 제2 게이트절연막(30) 상에 폴리실리콘(150)을 형성한다.Next, as shown in FIG. 8, polysilicon 150 is formed on the first gate insulating layer 130 and the second gate insulating layer 30.

다음으로, 도 9와 같이, 상기 폴리실리콘(150)상에 복수의 트랜지스터 감광막 패턴(45)을 형성한다.Next, as shown in FIG. 9, a plurality of transistor photoresist patterns 45 are formed on the polysilicon 150.

이때, 복수의 트랜지스터 감광막 패턴(45)은 바이패스소자(200)의 게이트(250)의 폭보다 넓게 형성하여, 상기 제2 게이트절연막(30)은 상기 바이패스소자의 게이트(200)보다 폭이 좁게 됨으로써 두꺼운 제2 게이트절연막(30)이 상기 바이패스소자의 게이트(250) 내측에 형성되도록 한다.In this case, the plurality of transistor photoresist patterns 45 are formed to be wider than the width of the gate 250 of the bypass element 200, so that the second gate insulating layer 30 is wider than the gate 200 of the bypass element. By narrowing, the thick second gate insulating film 30 is formed inside the gate 250 of the bypass element.

다음으로, 도 10과 같이, 상기 감광막 패턴(45)을 식각 마스크로하여 상기 폴리실리콘(150)과 상기 제1 게이트절연막(130)을 순차적으로 선택적 식각하여 바이패스소자의 게이트(250), 바이패스소자의 게이트절연막(230), 트랜지스터의 게이트(150) 및 트랜지스터의 게이트절연막(130)을 형성한다.Next, as shown in FIG. 10, the polysilicon 150 and the first gate insulating layer 130 are selectively etched sequentially using the photoresist pattern 45 as an etch mask to form the gate 250 and the bypass of the bypass device. The gate insulating film 230 of the pass element, the gate 150 of the transistor, and the gate insulating film 130 of the transistor are formed.

이후, 소자분리막(170)공정과 소스(125) 및 드레인(120)형성공정을 진행할 수 있다. 또한, 스페이서(140) 형성공정도 진행될 수 있다.Thereafter, the device isolation layer 170 and the source 125 and the drain 120 may be formed. In addition, the spacer 140 may be formed.

이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and drawings, and it is common knowledge in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those who have

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 바이패스(bypass)소자의 구조를 갖는 트랜지스터(transistor)에 의해 트랜지스터의 항복전압 이상의 고 전압이 인가되었을 때 트랜지스터를 보호할 수 있는 효과가 있다.As described above, according to the semiconductor device and the manufacturing method thereof according to the present invention, a transistor having a structure of a bypass device can protect a transistor when a high voltage equal to or higher than the breakdown voltage of the transistor is applied. It works.

Claims (11)

기판상에 제1 게이트절연막을 포함하여 형성된 트랜지스터;A transistor including a first gate insulating film on a substrate; 상기 제1 게이트절연막 보다 두꺼운 제2 게이트절연막을 게이트의 내측에 포함하면서 상기 트랜지스터의 일측에 형성된 바이패스소자; 및 A bypass element formed on one side of the transistor while including a second gate insulating film thicker than the first gate insulating film inside the gate; And 상기 트랜지스터와 상기 바이패스소자 사이에 형성된 소자분리막;을 포함하는 것을 특징으로 하는 반도체소자.And a device isolation film formed between the transistor and the bypass device. 제1 항에 있어서,According to claim 1, 상기 바이패스소자는The bypass element is 상기 제1 게이트절연막의 두께를 가지는 제4 게이트절연막; 및A fourth gate insulating film having a thickness of the first gate insulating film; And 상기 바이패스소자의 게이트보다 좁은 폭을 가지면서 상기 제4 게이트절연막 상에 형성된 제2 게이트절연막;을 포함하여 구성된 바이패스소자의 게이트절연막을 포함하는 것을 특징으로 하는 반도체소자.And a gate insulating film of a bypass device including a second gate insulating film formed on the fourth gate insulating film with a width narrower than that of the bypass device. 제2 항에 있어서,The method of claim 2, 상기 바이패스소자의 게이트절연막은 The gate insulating film of the bypass element 상기 트랜지스터의 제1 게이트절연막의 2~4배의 두께인 것을 특징으로 하는 반도체소자.2 to 4 times the thickness of the first gate insulating film of the transistor. 제3 항에 있어서,The method of claim 3, wherein 상기 제1 게이트절연막은 The first gate insulating film 30~70Å으로 형성하는 것을 특징으로 하는 반도체소자.A semiconductor device, characterized in that formed in 30 ~ 70Å. 제1 항에 있어서,According to claim 1, 상기 바이패스소자의 제2 게이트절연막은 The second gate insulating film of the bypass element 100~200Å으로 형성하는 것을 특징으로 하는 반도체소자.A semiconductor device, characterized in that formed in 100 ~ 200Å. 기판상에 제1 게이트절연막과 상기 제1 게이트절연막 보다 두꺼운 제2 게이트절연막을 형성하는 단계;Forming a first gate insulating film and a second gate insulating film thicker than the first gate insulating film on a substrate; 상기 제1 게이트절연막과 상기 제2 게이트절연막 상에 폴리실리콘을 형성하는 단계;Forming polysilicon on the first gate insulating film and the second gate insulating film; 상기 폴리실리콘상에 복수의 트랜지스터 감광막 패턴을 형성하는 단계; 및Forming a plurality of transistor photoresist patterns on the polysilicon; And 상기 복수의 트랜지스터 감광막 패턴을 식각 마스크로하여 상기 폴리실리콘과 상기 제1 게이트절연막을 순차적으로 선택적 식각하여 바이패스소자의 게이트, 바이패스소자의 게이트절연막, 트랜지스터의 게이트 및 트랜지스터의 게이트절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Selectively etching the polysilicon and the first gate insulating layer using the plurality of transistor photoresist patterns as an etching mask to form a gate of a bypass element, a gate insulating layer of a bypass element, a gate of a transistor, and a gate insulating layer of a transistor Method of manufacturing a semiconductor device comprising a. 제6 항에 있어서,The method of claim 6, 상기 제1 게이트절연막과 상기 제2 게이트절연막을 형성하는 단계는,Forming the first gate insulating film and the second gate insulating film, 상기 기판상에 상기 제2 게이트절연막의 두께의 제3 게이트절연막을 형성하는 단계;Forming a third gate insulating film having a thickness of the second gate insulating film on the substrate; 상기 제3 게이트절연막 상에 제2 게이트절연막용 감광막 패턴을 형성하는 단계;Forming a photoresist pattern for the second gate insulating film on the third gate insulating film; 상기 감광막 패턴을 식각 마스크로 하여 상기 제3 게이트절연막을 선택적으로 식각하여 상기 기판을 노출하면서 제2 게이트절연막을 형성하는 단계; 및Selectively etching the third gate insulating layer using the photoresist pattern as an etching mask to form a second gate insulating layer while exposing the substrate; And 상기 노출된 기판상에 제1 게이트절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.And forming a first gate insulating film on the exposed substrate. 제6 항에 있어서,The method of claim 6, 상기 제2 게이트절연막은The second gate insulating film 상기 제1 게이트절연막의 2~4배의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that formed to be 2 to 4 times the thickness of the first gate insulating film. 제8 항에 있어서,The method of claim 8, 상기 제1 게이트절연막은 The first gate insulating film 30~70Å으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.A manufacturing method of a semiconductor device, characterized in that formed in 30 ~ 70Å. 제8 항에 있어서,The method of claim 8, 상기 제2 게이트절연막은 The second gate insulating film 100~200Å으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that formed in 100 ~ 200Å. 제6 항에 있어서,The method of claim 6, 상기 복수의 트랜지스터 감광막 패턴은The plurality of transistor photoresist patterns 바이패스소자의 게이트의 폭보다 넓게 형성하여, It is formed wider than the width of the gate of the bypass element, 상기 제2 게이트절연막은 상기 바이패스소자의 게이트보다 폭이 좁은 것을 특징으로하는 반도체소자의 제조방법.And the second gate insulating film is narrower in width than the gate of the bypass device.
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* Cited by examiner, † Cited by third party
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KR900701045A (en) * 1987-12-23 1990-08-17 드로스트, 후흐스 Integrated circuit with latch-up prevention circuit using complementary MOS circuit technology

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