KR100725881B1

KR100725881B1 - Signal processor and semiconductor integrated circuit

Info

Publication number: KR100725881B1
Application number: KR1020000055939A
Authority: KR
Inventors: 오쯔까다께시; 다니구니유끼; 와다아쯔시
Original assignee: 산요덴키가부시키가이샤
Priority date: 1999-09-24
Filing date: 2000-09-23
Publication date: 2007-06-08
Also published as: KR20010050606A

Abstract

비교기는 입력된 아날로그 RF 신호를 디지털 신호로 변환하여, 차지 펌프 회로에 입력한다. 차지 펌프 회로는 비교기로부터 출력되는 디지털 신호의 출력 레벨에 따라서 적분 캐패시터의 충방전을 제어한다. 이 적분 캐패시터의 충전량은 RF 증폭기의 기준 전압으로서 사용되고, RF 증폭기로부터 출력된 아날로그 RF 신호의 중심 전압 레벨이 디지털 신호의 평균 직류 레벨에 따라서 조정된다. 이렇게 해서, 신호 재생 회로의 슬라이스 레벨이 적정하게 제어되게 된다. The comparator converts the input analog RF signal into a digital signal and inputs it to the charge pump circuit. The charge pump circuit controls the charge and discharge of the integrating capacitor in accordance with the output level of the digital signal output from the comparator. The charge amount of this integrating capacitor is used as a reference voltage of the RF amplifier, and the center voltage level of the analog RF signal output from the RF amplifier is adjusted in accordance with the average DC level of the digital signal. In this way, the slice level of the signal reproducing circuit can be appropriately controlled.

픽업 회로, 차지 펌프 회로, 레벨 시프터, 피크 홀드 회로, 서보 제어 회로Pickup circuit, charge pump circuit, level shifter, peak hold circuit, servo control circuit

Description

SIGNAL PROCESSOR AND SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 제1 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도. 1 is a circuit diagram showing a configuration of a signal reproducing circuit for an optical disk according to a first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도. Fig. 2 is a circuit diagram showing the construction of a signal reproducing circuit for an optical disc according to a second embodiment of the present invention.

도 3은 본 발명의 제3 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도. Fig. 3 is a circuit diagram showing the construction of a signal reproducing circuit for an optical disc according to a third embodiment of the present invention.

도 4는 도 3에 도시한 신호 재생 회로와 함께 이용되는 검출기의 구성을 나타내는 개략도. FIG. 4 is a schematic diagram showing the configuration of a detector used with the signal reproducing circuit shown in FIG.

도 5는 도 3에 도시한 신호 재생 회로와 함께 이용되는 에러 검출 또는 에러 보정 회로의 구성을 나타내는 회로도. FIG. 5 is a circuit diagram showing the configuration of an error detection or error correction circuit used with the signal reproducing circuit shown in FIG.

도 6은 본 발명의 제4 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도. Fig. 6 is a circuit diagram showing the construction of a signal reproducing circuit for an optical disc according to a fourth embodiment of the present invention.

도 7은 본 발명의 제5 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도. Fig. 7 is a circuit diagram showing the construction of a signal reproducing circuit for an optical disc according to a fifth embodiment of the present invention.

도 8은 본 발명의 신호 재생 회로를 포함하는 CD-ROM 드라이브용 반도체 집 적 회로의 구성을 나타내는 블록도. Fig. 8 is a block diagram showing the construction of a semiconductor integrated circuit for a CD-ROM drive including the signal reproducing circuit of the present invention.

도 9는 종래의 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도. 9 is a circuit diagram showing a configuration of a signal reproducing circuit for a conventional optical disc.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 픽업 회로1: pickup circuit

2 : 레벨 시프터2: level shifter

3 : RF 증폭기3: RF amplifier

4, 9 : 비교기4, 9: comparator

5, 6, 18 : 인버터5, 6, 18: inverter

7 : 차지 펌프 회로7: charge pump circuit

8 : 차지 펌프 제어부8: charge pump control unit

9 : 제1 연산 증폭 회로9: first operational amplifier circuit

10 : 신호 재생 회로10: signal regeneration circuit

11 : 제2 연산 증폭 회로11: second operational amplifier circuit

12, 13 : 정전류원12, 13: constant current source

14 : P채널 트랜지스터14: P-channel transistor

15 : N채널 트랜지스터15: N-channel transistor

16 : NAND 회로16: NAND circuit

17 : NOR 회로17: NOR circuit

본 발명은 신호 처리 회로 및 반도체 집적 회로에 관한 것으로, 특히 CD( 컴팩트 디스크) 등의 광 디스크에 기록된 신호를 처리하는 신호 처리 회로 및 반도체 집적 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to signal processing circuits and semiconductor integrated circuits, and more particularly, to signal processing circuits and semiconductor integrated circuits for processing signals recorded on optical disks such as CDs (compact disks).

CD, CD-ROM 등의 광 디스크에 기록된 신호의 재생에 있어서는, 광 디스크로부터 판독된 아날로그 RF(Radio Frequency) 신호를, 소정의 슬라이스 레벨을 기준으로 하여 디지털 신호로 변환하는 처리가 행해지고 있다. 그리고, 광 디스크에 기록된 데이터는, 대부분의 경우, EFM (Eight to Fourteen Modulation) 신호이며, 신호의 직류 성분이 기본적으로 O이 되도록 설정되어 있다. 이 때문에, 디지털 변환에서의 상기 슬라이스 레벨은 아날로그 RF 신호의 중심 전압 레벨이 되도록 제어되어 있다. In reproduction of a signal recorded on an optical disk such as a CD or a CD-ROM, a process of converting an analog RF (Radio Frequency) signal read from the optical disk into a digital signal on the basis of a predetermined slice level is performed. The data recorded on the optical disc is in most cases an EFM (Eight to Fourteen Modulation) signal, and is set so that the DC component of the signal is basically O. For this reason, the slice level in the digital conversion is controlled to be the center voltage level of the analog RF signal.

도 9는 종래의 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도로서, 상기한 아날로그 RF 신호를 디지털 신호로 변환하는 디지털 변환부 및 슬라이스 레벨 제어부의 구성을 나타내고 있다. Fig. 9 is a circuit diagram showing the configuration of a signal reproducing circuit for a conventional optical disc, showing the configuration of a digital converter and a slice level controller for converting the analog RF signal into a digital signal.

광 픽업에 의해서 광 디스크로부터 판독된 신호는 RF 증폭기(51)에 의해, 증폭되고, 이것이 아날로그 RF 신호로서, 직류 성분 제거용의 캐패시터(52)를 통해 비교기(53)의 반전 입력 단자에 공급된다. 이 비교기(53)는 디지털 변환부이며, 그 비반전 입력 단자에는 기준 전압 V_ref가 공급되어 있고, 상기 아날로그 RF 신호가 이 기준 전압 V_ref와 비교되고, 디지털 신호로 변환되어 출력된다. The signal read out from the optical disk by the optical pickup is amplified by the RF amplifier 51, which is supplied as an analog RF signal to the inverting input terminal of the comparator 53 through the capacitor 52 for removing the DC component. . The comparator 53 is a digital converter, and a non-inverting input terminal is supplied with a reference voltage V _ref , and the analog RF signal is compared with the reference voltage V _ref , converted into a digital signal, and output.

캐패시터(52)와 비교기(53)의 반전 입력 단자 사이에는 저항(54)의 일단이 접속되고, 이 저항(54)의 타단에는 적분 캐패시터(55)의 플러스측 전극이 접속되고, 적분 캐패시터(55)의 충방전에 의해서 아날로그 RF 신호의 중심 전압 레벨이 조정된다. One end of the resistor 54 is connected between the capacitor 52 and the inverting input terminal of the comparator 53, and the positive side electrode of the integration capacitor 55 is connected to the other end of the resistor 54, and the integration capacitor 55 is connected. ), The center voltage level of the analog RF signal is adjusted.

비교기(53)의 출력측과 적분 캐패시터(55)의 플러스측 전극 사이에는, 차지 펌프 회로(56) 및 저항(57)이 설치되어 있다. 이 차지 펌프 회로(56)는 비교기(53)로부터 출력되는 디지털 신호의 출력 레벨에 따라서 적분 캐패시터(55)의 충방전을 제어하고, 적분 캐패시터(55)의 충전량이 출력 디지털 신호의 평균 직류 레벨에 따라 제어되게 된다. A charge pump circuit 56 and a resistor 57 are provided between the output side of the comparator 53 and the positive side electrode of the integrating capacitor 55. The charge pump circuit 56 controls the charging and discharging of the integrating capacitor 55 in accordance with the output level of the digital signal output from the comparator 53, and the charging amount of the integrating capacitor 55 is connected to the average DC level of the output digital signal. Will be controlled accordingly.

즉, 비교기(53)의 출력은 차지 펌프 회로(56) 및 저항(57)을 통해 적분 캐패시터(55)로 적분되고, 디지털 신호의 평균값이 연산된다. 이 평균값은 저항(54)을 통해 아날로그 RF 신호에 가해진다. 따라서, 아날로그 RF 신호의 중심 전압 레벨이, 적분 캐패시터(55)의 플러스측 전극의 전압 레벨, 즉 디지털 신호의 평균 직류 레벨에 따라서 조정되고, 슬라이스 레벨이 아날로그 RF 신호의 중심 전압 레벨에 추종하도록 아날로그 RF 신호의 중심 전압 레벨이 제어된다. That is, the output of the comparator 53 is integrated into the integrating capacitor 55 through the charge pump circuit 56 and the resistor 57, and the average value of the digital signal is calculated. This average value is applied to the analog RF signal via a resistor 54. Therefore, the center voltage level of the analog RF signal is adjusted in accordance with the voltage level of the positive electrode of the integrating capacitor 55, that is, the average DC level of the digital signal, and the slice level follows the center voltage level of the analog RF signal. The center voltage level of the RF signal is controlled.

그러나, 상기한 종래의 신호 재생 회로에서는, 직류 성분 제거용의 캐패시터(52)나 저항(54)을 설치할 필요가 있기 때문에, 회로 면적이 증대하여, 비용이 비싸게 된다고 하는 문제가 있다. 또한, 캐패시터(52)나 저항(54)을 칩에 내장하지 않고, 외부 부착으로 한 경우에는, 캐패시터(52)나 저항(54)의 기생 용량이 커지기 때문에, 고속화가 곤란하게 된다고 하는 문제도 있다. However, in the conventional signal reproducing circuit described above, since the capacitor 52 and the resistor 54 for removing the DC component need to be provided, there is a problem that the circuit area is increased and the cost is high. In addition, when the capacitor 52 or the resistor 54 is externally attached without the built-in capacitor, the parasitic capacitance of the capacitor 52 and the resistor 54 increases, which makes it difficult to speed up. .

본 발명의 목적은, 회로의 고속성을 유지하면서, 슬라이스 레벨의 조정 기능을 소규모의 회로 면적에서 실현할 수 있는 신호 처리 회로 및 반도체 집적 회로를 제공하는 것이다. An object of the present invention is to provide a signal processing circuit and a semiconductor integrated circuit which can realize a slice level adjustment function in a small circuit area while maintaining the high speed of the circuit.

본 발명의 다른 목적은, 입력 신호의 직류 성분을 정확하게 검출할 수 있는 신호 처리 회로 및 반도체 집적 회로를 제공하는 것이다. Another object of the present invention is to provide a signal processing circuit and a semiconductor integrated circuit capable of accurately detecting a direct current component of an input signal.

본 발명의 한 국면에 따르는 신호 처리 회로는, 입력된 신호를 증폭하는 증폭 회로와, 증폭 회로로부터의 출력을 제1 기준값에 기초하여 디지털 신호로 변환하는 변환 회로와, 변환 회로로부터의 디지털 신호를 적분하여 증폭 회로의 제2 기준값으로서 피드백하는 피드백 회로를 포함한다. A signal processing circuit according to an aspect of the present invention includes an amplifier circuit for amplifying an input signal, a converter circuit for converting an output from the amplifier circuit to a digital signal based on a first reference value, and a digital signal from the converter circuit. And a feedback circuit that integrates and feeds back as a second reference value of the amplifier circuit.

그 신호 처리 회로에서는, 입력된 신호가 증폭 회로에 의해 증폭되고, 증폭 회로로부터의 출력이 변환 회로에 의해 제1 기준값에 기초하여 디지털 신호로 변환되고, 변환 회로로부터의 디지털 신호가 피드백 회로에 의해 적분되고, 증폭 회로의 제2 기준값으로서 피드백된다. 이 결과, 직류 성분 제거용의 캐패시터나 저항을 설치할 필요가 없어, 회로의 고속성을 유지하면서, 슬라이스 레벨의 조정 기능을 소규모의 회로 면적에서 실현할 수 있다. In the signal processing circuit, the input signal is amplified by the amplifier circuit, the output from the amplifier circuit is converted into a digital signal based on the first reference value by the converter circuit, and the digital signal from the converter circuit is fed by the feedback circuit. It is integrated and fed back as a 2nd reference value of an amplifying circuit. As a result, it is not necessary to provide a capacitor and a resistor for removing the DC component, and the slice level adjustment function can be realized in a small circuit area while maintaining the high speed of the circuit.

증폭 회로는, 입력된 신호와 제2 기준값의 차를 증폭하는 것이 바람직하다. 이 경우, 입력된 신호와 피드백되는 제2 기준값의 차를 증폭할 수 있으므로, 슬라이스 레벨을 적정하게 제어할 수 있다. Preferably, the amplifier circuit amplifies the difference between the input signal and the second reference value. In this case, since the difference between the input signal and the second reference value fed back can be amplified, the slice level can be appropriately controlled.

증폭 회로는, 입력측에 위치하는 제1 증폭 회로와 출력측에 위치하는 제2 증 폭 회로의 적어도 2단의 증폭 회로를 포함하는 것이 바람직하다. The amplifying circuit preferably includes at least two stages of amplifying circuits of the first amplifying circuit located on the input side and the second amplifying circuit located on the output side.

이 경우, 제1 증폭 회로에 의해 입력 신호의 중심 전압 레벨을 조정할 수 있는 동시에, 제2 증폭 회로에 의해 입력 신호를 원하는 진폭까지 증폭할 수 있어, 입력 신호를 고정밀도로 증폭하여 변환 회로로 출력할 수 있다. In this case, the center voltage level of the input signal can be adjusted by the first amplifier circuit, and the input signal can be amplified to a desired amplitude by the second amplifier circuit, so that the input signal can be amplified with high precision and output to the converter circuit. Can be.

증폭 회로의 적어도 일부는, 완전 차동형 증폭 회로를 포함하고, 완전 차동형 증폭 회로의 한쪽의 출력은, 제1 기준값으로서 변환 회로로 입력되는 것이 바람직하다. At least a part of the amplifier circuit includes a fully differential amplifier circuit, and the output of one of the fully differential amplifier circuits is preferably input to the conversion circuit as the first reference value.

이 경우, 증폭 회로의 출력 범위를 넓게 취할 수 있으므로, 증폭도를 크게 하여 변환 회로를 고속으로 동작시킬 수 있고, 또한, 동상 노이즈를 제거할 수 있다. In this case, since the output range of the amplifying circuit can be widened, the amplification degree can be increased to operate the conversion circuit at high speed, and in-phase noise can be removed.

피드백 회로는, 변환 회로로부터의 디지털 신호를 적분하여 제1 증폭 회로로 피드백하는 것이 바람직하다. It is preferable that the feedback circuit integrates the digital signal from the converter circuit and feeds it back to the first amplifier circuit.

이 경우, 변환 회로로부터의 디지털 신호가 적분되고, 제1 증폭 회로로 피드백되므로, 디지털 신호의 레벨에 따라 입력 신호의 중심 전압 레벨을 조정할 수 있어, 슬라이스 레벨을 적정하게 제어할 수 있다. In this case, since the digital signal from the conversion circuit is integrated and fed back to the first amplifier circuit, the center voltage level of the input signal can be adjusted according to the level of the digital signal, and the slice level can be appropriately controlled.

피드백 회로는, 적분 캐패시터와, 변환 회로로부터의 디지털 신호의 레벨에 따라 적분 캐패시터를 충방전시키는 충방전 회로를 포함하는 것이 바람직하다.The feedback circuit preferably includes an integration capacitor and a charge / discharge circuit for charging and discharging the integration capacitor in accordance with the level of the digital signal from the conversion circuit.

이 경우, 충방전 회로에 의해 변환 회로로부터의 디지털 신호의 레벨에 따라 적분 캐패시터가 충방전되고, 디지털 신호의 레벨에 따라 입력 신호의 중심 전압 레벨을 조정할 수 있다. In this case, the integrating capacitor is charged and discharged in accordance with the level of the digital signal from the conversion circuit by the charging and discharging circuit, and the center voltage level of the input signal can be adjusted in accordance with the level of the digital signal.

본 발명의 다른 국면에 따르는 신호 처리 회로는, 입력된 신호를 증폭하는 증폭 회로와, 증폭 회로로부터의 출력을 제1 기준값에 기초하여 디지털 신호로 변환하는 변환 회로와, 증폭 회로에 의해 증폭되기 전의 신호의 직류 성분을 검출하는 검출 회로를 포함한다.According to another aspect of the present invention, a signal processing circuit includes an amplifier circuit for amplifying an input signal, a converter circuit for converting an output from the amplifier circuit to a digital signal based on a first reference value, and before being amplified by the amplifier circuit. And a detection circuit for detecting the direct current component of the signal.

그 신호 처리 회로에 있어서는, 입력된 신호가 증폭 회로에 의해 증폭되고, 증폭 회로로부터의 출력이 변환 회로에 의해 제1 기준값에 기초하여 디지털 신호로 변환되고, 증폭 회로에 의해서 증폭되기 전의 신호의 직류 성분이 검출 회로에 의해 검출된다. 이와 같이, 증폭되기 전의 신호 즉 변환 회로로부터의 디지털 신호의 레벨에 따라서 중심 전압 레벨이 조정되기 전의 신호의 직류 성분을 검출할 수 있으므로, 입력 신호의 직류 성분을 정확하게 검출할 수 있다. In the signal processing circuit, the input signal is amplified by the amplifying circuit, the output from the amplifying circuit is converted into a digital signal based on the first reference value by the converting circuit, and the direct current of the signal before being amplified by the amplifying circuit. The component is detected by the detection circuit. In this way, since the direct current component of the signal before the center voltage level is adjusted in accordance with the signal before amplification, that is, the digital signal from the conversion circuit, the direct current component of the input signal can be detected accurately.

신호 처리 회로는, 변환 회로로부터의 디지털 신호를 적분하여, 증폭 회로의 제2 기준값으로서 피드백하는 피드백 회로를 더 포함하는 것이 바람직하다. It is preferable that the signal processing circuit further includes a feedback circuit which integrates the digital signal from the conversion circuit and feeds back as a second reference value of the amplifier circuit.

이 경우, 입력된 신호가 증폭 회로에 의해 증폭되고, 증폭 회로로부터의 출력이 변환 회로에 의해 제1 기준값에 기초하여 디지털 신호로 변환되고, 변환 회로로부터의 디지털 신호가 피드백 회로에 의해 적분되고, 증폭 회로의 제2 기준값으로서 피드백된다. 이 결과, 직류 성분 제거용의 캐패시터나 저항을 설치할 필요가 없게 되어, 회로의 고속성을 유지하면서, 슬라이스 레벨의 조정 기능을 소규모의 회로 면적에서 실현할 수 있다. In this case, the input signal is amplified by the amplifier circuit, the output from the amplifier circuit is converted into a digital signal based on the first reference value by the converter circuit, and the digital signal from the converter circuit is integrated by the feedback circuit, It is fed back as a second reference value of the amplifier circuit. As a result, it is not necessary to provide a capacitor and a resistor for removing the DC component, and the slice level adjustment function can be realized in a small circuit area while maintaining the high speed of the circuit.

증폭 회로는 입력된 신호와 제2 기준값의 차를 증폭하는 것이 바람직하다. 이 경우, 입력된 신호와 피드백되는 제2 기준값의 차를 증폭할 수 있기 때문에, 슬 라이스 레벨을 적정하게 제어할 수 있다.The amplifying circuit preferably amplifies the difference between the input signal and the second reference value. In this case, since the difference between the input signal and the second reference value fed back can be amplified, the slice level can be appropriately controlled.

검출 회로는, 증폭 회로에 의해서 증폭되기 전의 신호의 피크값을 검출하여 홀드하는 피크 홀드 회로와, 증폭 회로에 의해 증폭되기 전의 신호의 보텀값(bottom value)을 검출하여 홀드하는 보텀 홀드 회로와의 적어도 한쪽을 포함하는 것이 바람직하다. The detection circuit includes a peak hold circuit for detecting and holding a peak value of a signal before being amplified by the amplifying circuit, and a bottom hold circuit for detecting and holding a bottom value of a signal before being amplified by the amplifying circuit. It is preferable to include at least one side.

이 경우, 피크 홀드 회로 또는 보텀 홀드 회로에 의해 증폭 회로에서 증폭되기 전의 신호의 피크값 또는 보텀값을 검출하고 있으므로, 변환 회로로부터의 디지털 신호의 레벨에 따라 중심 전압 레벨이 조정되기 전의 신호의 피크값 또는 보텀값을 검출할 수 있고, 신호의 정확한 피크값 또는 보텀값을 검출할 수 있다. In this case, since the peak value or the bottom value of the signal before the amplification circuit is amplified by the peak hold circuit or the bottom hold circuit is detected, the peak of the signal before the center voltage level is adjusted in accordance with the level of the digital signal from the conversion circuit. The value or the bottom value can be detected, and the exact peak or bottom value of the signal can be detected.

검출 회로는, 입력측에 위치하는 제1 검출용 증폭 회로와 출력측에 위치하는 제2 검출용 증폭 회로의 적어도 2단의 검출용 증폭 회로와, 제2 검출용 증폭 회로의 출력 신호의 피크값을 검출하여 홀드하는 피크 홀드 회로와, 제2 검출용 증폭 회로의 출력 신호의 보텀값을 검출하여 홀드하는 보텀 홀드 회로를 포함하는 것이 바람직하다. The detection circuit detects peak values of at least two stages of the detection amplifier circuit of the first detection amplifier circuit located on the input side and the second detection amplifier circuit located on the output side, and the output signal of the second detection amplifier circuit. It is preferable to include a peak hold circuit for holding and a bottom hold circuit for detecting and holding a bottom value of an output signal of the second detection amplifier circuit.

이 경우, 변환 회로로부터의 디지털 신호의 레벨에 따라서 중심 전압 레벨이 조정되기 전의 신호를 제1 및 제2 검출용 증폭 회로에 의해 증폭 회로와 마찬가지로 증폭하여, 원하는 진폭으로 증폭된 신호의 피크값 및 보텀값을 검출할 수 있기 때문에, 신호의 피크값 및 보텀값을 보다 정확하게 검출할 수 있다. In this case, the signal before the center voltage level is adjusted in accordance with the level of the digital signal from the conversion circuit is amplified by the first and second detection amplifier circuits in the same manner as the amplifier circuit, and the peak value of the signal amplified to the desired amplitude and Since the bottom value can be detected, the peak value and the bottom value of the signal can be detected more accurately.

검출 회로는, 입력측에 위치하는 제1 검출용 증폭 회로와, 제1 검출용 증폭 회로의 출력 신호를 증폭하는 제2 검출용 증폭 회로와, 제2 검출용 증폭 회로의 출 력 신호를 증폭하는 제3 검출용 증폭 회로와, 제3 검출용 증폭 회로의 출력 신호의 피크값을 검출하여 홀드하는 피크 홀드 회로와, 제3 검출용 증폭 회로의 출력 신호의 보텀값을 검출하여 홀드하는 보텀 홀드 회로를 포함하는 것이 바람직하다. The detection circuit includes a first detection amplifier located on the input side, a second detection amplifier circuit for amplifying the output signal of the first detection amplifier circuit, and a second signal amplifier for amplifying the output signal of the second detection amplifier circuit. A peak detection circuit for detecting and holding the peak value of the output signal of the third detection amplifier circuit, a bottom hold circuit for detecting and holding the bottom value of the output signal of the third detection amplifier circuit. It is preferable to include.

이 경우, 변환 회로로부터의 디지털 신호의 레벨에 따라 중심 전압 레벨이 조정되기 전의 신호를 제1 내지 제3 검출용 증폭 회로에 의해 증폭 회로와 마찬가지로 증폭하여, 원하는 진폭에 증폭한 신호의 피크값 및 보텀값을 검출할 수 있기 때문에, 신호의 피크값 및 보텀값을 보다 정확하게 검출할 수 있다. In this case, the signal before the center voltage level is adjusted in accordance with the level of the digital signal from the conversion circuit is amplified by the first to third detection amplifier circuits in the same manner as the amplifier circuit, and the peak value of the signal amplified to the desired amplitude and Since the bottom value can be detected, the peak value and the bottom value of the signal can be detected more accurately.

증폭 회로는, 입력측에 위치하는 제1 증폭 회로와 출력측에 위치하는 제2 증폭 회로의 적어도 2단의 증폭 회로를 포함하는 것이 바람직하다. The amplifying circuit preferably includes at least two stages of amplifying circuits of the first amplifying circuit located on the input side and the second amplifying circuit located on the output side.

증폭 회로의 적어도 일부는 완전 차동형 증폭 회로를 포함하고, 완전 차동형 증폭 회로의 한쪽의 출력은 제1 기준값으로서 변환 회로로 출력되는 것이 바람직하다. At least a part of the amplifying circuit preferably includes a fully differential amplifier circuit, and the output of one of the fully differential amplifier circuits is output to the converter circuit as the first reference value.

이 경우, 증폭 회로의 출력 범위를 넓게 취할 수 있으므로, 증폭도를 크게 하여 변환 회로를 고속으로 동작시킬 수 있고, 또한 동상 노이즈를 제거할 수 있다. In this case, since the output range of the amplifying circuit can be widened, the amplification degree can be increased to operate the conversion circuit at high speed, and in-phase noise can be removed.

증폭 회로는, 입력측에 위치하는 제1 증폭 회로와, 제1 증폭 회로의 출력 신호의 파형을 정형하는 파형 정형 회로와, 파형 정형 회로의 출력 신호를 증폭하는 제2 증폭 회로와, 출력측에 위치하고, 제2 증폭 회로의 출력 신호를 증폭하는 제3 증폭 회로를 포함하며, 제2 및 제3 증폭 회로는 완전 차동형 증폭 회로를 포함하고, 제3 증폭 회로의 한쪽의 출력은 제1 기준값으로서 상기 변환 회로로 입력되는 것이 바람직하다. The amplifier circuit is located on the output side, the first amplifier circuit located on the input side, the waveform shaping circuit shaping the waveform of the output signal of the first amplifier circuit, the second amplifying circuit amplifying the output signal of the waveform shaping circuit, A third amplifier circuit for amplifying the output signal of the second amplifier circuit, wherein the second and third amplifier circuits comprise a fully differential amplifier circuit, wherein one output of the third amplifier circuit is the first reference value as the conversion circuit. It is preferable that it is input as.

이 경우, 제1 증폭 회로에 의해 입력 신호의 중심 전압 레벨을 조정하여, 중심 전압 레벨을 조정된 신호를 파형 정형 회로에 의해 파형 정형하고, 파형 정형된 신호를 제2 및 제3 증폭 회로에 의해 2 단계에서 원하는 진폭까지 증폭할 수 있다. 또한, 제2 및 제3 증폭 회로로서 완전 차동형 증폭 회로를 이용하고 있으므로, 증폭 회로의 출력 범위를 넓게 취할 수 있어, 증폭도를 크게 하여 변환 회로를 고속으로 동작시킬 수 있는 동시에, 동상 노이즈를 제거할 수 있다. In this case, the center voltage level of the input signal is adjusted by the first amplifier circuit, the waveform whose signal is adjusted by the center voltage level is waveform-formed by the waveform shaping circuit, and the waveform-formed signal is processed by the second and third amplifier circuits. You can amplify to the desired amplitude in two steps. In addition, since a fully differential amplifier circuit is used as the second and third amplifier circuits, the output range of the amplifier circuit can be widened, the amplification degree can be increased, and the converter circuit can be operated at high speed while the in-phase noise can be removed. Can be.

이 경우, 변환 회로로부터의 디지털 신호가 적분되고, 제1 증폭 회로로 피드백되기 때문에, 디지털 신호의 레벨에 따라서 입력 신호의 중심 전압 레벨을 조정할 수 있고, 슬라이스 레벨을 적정하게 제어할 수 있다. In this case, since the digital signal from the conversion circuit is integrated and fed back to the first amplifier circuit, the center voltage level of the input signal can be adjusted according to the level of the digital signal, and the slice level can be appropriately controlled.

본 발명의 또 다른 국면에 따르는 반도체 집적 회로는, 광 픽업으로부터의 출력 신호를 처리하는 신호 처리 회로를 포함하고, 신호 처리 회로와 다른 회로와가 CMOS 집적 회로에 의해 1칩화하여 형성되고, 신호 처리 회로는, 광 픽업으로부터의 출력 신호를 증폭하는 증폭 회로와, 증폭 회로로부터의 출력을 제1 기준값에 기초하여 디지털 신호로 변환하는 변환 회로와, 변환 회로에서의 디지털 신호를 적분하여 증폭 회로의 제2 기준값으로서 피드백하는 피드백 회로를 포함한다. A semiconductor integrated circuit according to another aspect of the present invention includes a signal processing circuit for processing an output signal from an optical pickup, wherein a signal processing circuit and another circuit are formed by forming a single chip by a CMOS integrated circuit, and signal processing The circuit includes an amplifier circuit for amplifying the output signal from the optical pickup, a converter circuit for converting the output from the amplifier circuit to a digital signal based on the first reference value, and a digital signal from the converter circuit. It includes a feedback circuit that feeds back as two reference values.

그 반도체 집적 회로에 있어서는, 광 픽업으로부터의 출력 신호를 증폭하는 신호 처리 회로에, 회로의 고속성을 유지하면서, 슬라이스 레벨의 조정 기능을 소규모의 회로 면적에서 실현할 수 있는 신호 처리 회로를 이용하여, 신호 처리 회로와 다른 회로를 CMOS 집적 회로에 의해 1칩화하여 형성하고 있으므로, 고속성을 유지하면서, 슬라이스 레벨의 조정 기능을 소규모의 회로 면적에서 실현할 수 있는 광 디스크 드라이브 장치용의 1칩 CMOS 집적 회로를 실현할 수 있다. In this semiconductor integrated circuit, a signal processing circuit that amplifies an output signal from an optical pickup, using a signal processing circuit that can realize a slice level adjustment function in a small circuit area while maintaining the high speed of the circuit, Since a circuit other than the signal processing circuit is formed into one chip by a CMOS integrated circuit, a one-chip CMOS integrated circuit for an optical disk drive device that can realize a slice level adjustment function in a small circuit area while maintaining high speed. Can be realized.

신호 처리 회로는, 증폭 회로에 의해 증폭되기 전의 신호의 직류 성분을 검출하는 검출 회로를 더 포함하는 것이 바람직하다. The signal processing circuit preferably further includes a detection circuit that detects a direct current component of the signal before it is amplified by the amplifying circuit.

이 경우, 증폭되기 전의 신호 즉 변환 회로로부터의 디지털 신호의 레벨에 따라 중심 전압 레벨이 조정되기 전의 신호의 직류 성분을 검출할 수 있으므로, RF 신호의 직류 성분을 정확하게 검출할 수 있다. In this case, since the direct current component of the signal before the center voltage level is adjusted in accordance with the signal before amplification, that is, the digital signal from the conversion circuit, the direct current component of the RF signal can be detected accurately.

검출 회로는, 증폭 회로에 의해서 증폭되기 전의 신호의 피크값을 검출하여 홀드하는 피크 홀드 회로와, 증폭 회로에 의해 증폭되기 전의 신호의 보텀값을 검출하여 홀드하는 보텀 홀드 회로의 적어도 한쪽을 포함하는 것이 바람직하다. The detection circuit includes a peak hold circuit for detecting and holding a peak value of a signal before being amplified by the amplifying circuit, and at least one of a bottom hold circuit for detecting and holding a bottom value of a signal before being amplified by the amplifying circuit. It is preferable.

이 경우, 피크 홀드 회로 또는 보텀 홀드 회로에 의해 증폭 회로에서 증폭되기 전의 신호의 피크값 또는 보텀값을 검출하고 있으므로, 변환 회로로부터의 디지털 신호의 레벨에 따라 중심 전압 레벨이 조정되기 전의 신호의 피크값 또는 보텀값을 검출할 수 있고, RF 신호가 정확한 피크값 또는 보텀값을 검출할 수 있다. In this case, since the peak value or the bottom value of the signal before the amplification circuit is amplified by the peak hold circuit or the bottom hold circuit is detected, the peak of the signal before the center voltage level is adjusted in accordance with the level of the digital signal from the conversion circuit. The value or the bottom value can be detected, and the RF signal can detect the correct peak or bottom value.

이하, 본 발명의 제1 실시예에 따른 광 디스크용의 신호 재생 회로에 대해 도 1을 참조하면서 설명한다. 도 1은 본 발명의 제1 실시예에 있어서의 광 디스크에 기억된 아날로그 신호를 디지털 신호로 변환하는 신호 재생 회로(100)를 나타내고 있다. Hereinafter, a signal reproducing circuit for an optical disc according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 shows a signal reproducing circuit 100 for converting an analog signal stored in an optical disk into a digital signal in the first embodiment of the present invention.

광 픽업에 의해 광 디스크로부터 판독되고, 픽업으로부터 출력되는 신호는 픽업 회로(1)를 통해 레벨 시프터(2)에 입력되어 레벨 시프터(2)에 의해 레벨 시프트되고, RF 증폭기(3)의 반전 입력 단자에 입력되어 RF 증폭기(3)에 의해 증폭된다. 이 증폭된 신호가 아날로그 RF 신호로서, 비교기(4)의 반전 입력 단자에 공급된다. 비교기(4)는, 디지털 변환부이고, 그 비반전 입력 단자에는, 일정한 기준 전압 V_ref가 공급되어 있고, 상기 아날로그 RF 신호를 이 기준 전압 V_ref와 비교하여 디지털 신호로 변환하여 출력한다. The signal read out from the optical disk by the optical pickup and output from the pickup is input to the level shifter 2 through the pickup circuit 1, and level shifted by the level shifter 2, and the inverting input of the RF amplifier 3 It is input to the terminal and amplified by the RF amplifier 3. This amplified signal is supplied to the inverting input terminal of the comparator 4 as an analog RF signal. The comparator 4 is a digital converter, and a constant reference voltage V _ref is supplied to the non-inverting input terminal, and the analog RF signal is converted into a digital signal by comparing with the reference voltage V _ref and outputted.

본 실시예에 있어서, RF 증폭기(3)가 증폭 회로에 상당하며, 비교기(4)가 변환 회로에 상당하고, 기준 전압 V_ref가 제1 기준값에 상당하며, 레벨 시프터(2)에 의해 레벨 시프트된 픽업으로부터 출력되는 신호가 증폭 회로에 입력되는 신호에 상당한다. In this embodiment, the RF amplifier 3 corresponds to the amplifying circuit, the comparator 4 corresponds to the conversion circuit, the reference voltage V _ref corresponds to the first reference value, and is level shifted by the level shifter 2. The signal output from the picked-up pickup corresponds to the signal input to the amplifier circuit.

상기한 디지털 신호는, 인버터(5, 6)를 통해 도시하지 않은 후단의 신호 처리부에 공급되고, 여기서, 디지털 신호에 기초하여 음성 신호나 영상 신호가 재생된다. The digital signal is supplied to a signal processor at a later stage (not shown) via the inverters 5 and 6, where an audio signal or a video signal is reproduced based on the digital signal.

또한, 인버터(6)로부터의 디지털 신호는, 차지 펌프 회로(7)에 입력된다. 그리고, 차지 펌프 회로(7)의 출력측은, 저항 R1을 통해 RF 증폭기(3)의 제1 연산 증폭 회로(9)의 비반전 입력 단자에 접속된다. In addition, the digital signal from the inverter 6 is input to the charge pump circuit 7. The output side of the charge pump circuit 7 is connected to the non-inverting input terminal of the first operational amplifier circuit 9 of the RF amplifier 3 via the resistor R1.

차지 펌프 제어부(8)는, 차지 펌프 회로(7)에 대하여, 신호 재생 회로(100)의 슬라이스 레벨을 조정하고 싶은 경우에는, LOW (L) 레벨의 신호를 출력하고, 슬라이스 레벨을 홀드하고 싶은 경우에는, HIGH (H) 레벨의 신호를 출력한다. When the charge pump control section 8 wants to adjust the slice level of the signal reproducing circuit 100 with respect to the charge pump circuit 7, it outputs a signal of the LOW (L) level and wants to hold the slice level. In this case, a signal of the HIGH (H) level is output.

저항 R1과 RF 증폭기(3)의 비반전 입력 단자 사이에는, 충방전에 의해 아날로그 RF 신호의 중심 전압 레벨을 시프트시키기 위한 적분 캐패시터 C1의 플러스측 전극이 접속되어 있다. The positive side electrode of the integrating capacitor C1 for shifting the center voltage level of the analog RF signal is connected between the resistor R1 and the non-inverting input terminal of the RF amplifier 3.

RF 증폭기(3)는 제1 연산 증폭 회로(9), 파형 정형 회로(10) 및 제2 연산 증폭 회로(11)를 순차 직결한 구성으로 이루어진다. 즉, 레벨 시프터(2)와 제1 연산 증폭 회로(9)의 반전 입력 단자 사이에 저항 R2가 접속되고, 제1 연산 증폭 회로(9)의 반전 입력 단자와 출력 단자 사이에 저항 R3이 접속되고, 제1 연산 증폭 회로(9)의 출력 단자는 파형 정형 회로(10)의 반전 입력 단자에 접속되어 있다. 또한, 파형 정형 회로(10)의 출력 단자와 제2 연산 증폭 회로(11)의 반전 입력 단자 사이에 저항 R4가 접속되고, 제2 연산 증폭 회로(11)의 반전 입력 단자와 출력 단자 사이에 저항 R5가 접속되어 있다. The RF amplifier 3 has a configuration in which the first operational amplifier circuit 9, the waveform shaping circuit 10, and the second operational amplifier circuit 11 are directly connected in sequence. That is, the resistor R2 is connected between the level shifter 2 and the inverting input terminal of the first operational amplifier circuit 9, and the resistor R3 is connected between the inverting input terminal and the output terminal of the first operational amplifier circuit 9. The output terminal of the first operational amplifier circuit 9 is connected to the inverting input terminal of the waveform shaping circuit 10. In addition, a resistor R4 is connected between the output terminal of the waveform shaping circuit 10 and the inverting input terminal of the second operational amplifier circuit 11, and the resistor is connected between the inverting input terminal and the output terminal of the second operational amplifier circuit 11. R5 is connected.

그리고, 제1 연산 증폭 회로(9)의 반전 입력 단자에 레벨 시프터(2)로부터의 신호가 입력되고, 비반전 입력 단자에 적분 캐패시터 C1의 충전량에 기초하는 기준 전압 V_in이 입력된다. 또, 본 실시예에 있어서, 제1 연산 증폭 회로(9)가 제1 증폭 회로에 상당하며, 기준 전압 V_in이 제2 기준값에 상당한다. The signal from the level shifter 2 is input to the inverting input terminal of the first operational amplifier circuit 9, and the reference voltage V _in based on the charge amount of the integrating capacitor C1 is input to the non-inverting input terminal. In the present embodiment, the first operational amplifier circuit 9 corresponds to the first amplifier circuit, and the reference voltage V _in corresponds to the second reference value.

여기서, 본 실시예에서는, RF 증폭기(3)를, 파형 정형 회로(10)를 사이에 둔 제1 연산 증폭 회로(9)와 제2 연산 증폭 회로(11)와의 다단 직렬 구성으로 함으로써, 입력단의 제1 연산 증폭 회로(9)에 출력 신호의 중심 전압 레벨을 조정하는 기능을 갖게 하고, 출력단의 제2 연산 증폭 회로에는, 아날로그 RF 신호를 원하는 진 폭까지 증폭하는 기능을 갖게 하고 있다. 또, 본 실시예에 있어서, 제2 연산 증폭 회로(11)가 제2 증폭 회로에 상당한다. In this embodiment, the RF amplifier 3 has a multi-stage series configuration between the first operational amplifier circuit 9 and the second operational amplifier circuit 11 with the waveform shaping circuit 10 interposed therebetween. The first operational amplifier circuit 9 has a function of adjusting the center voltage level of the output signal, and the second operational amplifier circuit of the output stage has a function of amplifying the analog RF signal to a desired amplitude. In this embodiment, the second operational amplifier circuit 11 corresponds to the second amplifier circuit.

또한, 파형 정형 회로(10)와 제2 연산 증폭 회로(11)의 기준 전압에는, 비교기(4)의 기준 전압 V_ref와 동일 기준 전압 V_ref가 이용되고, 이 기준 전압 V_ref는 파형 정형 회로(10) 및 제2 연산 증폭 회로(11)의 비반전 입력 단자에 입력된다. In addition, the reference voltage V _ref equal to the reference voltage V _ref of the comparator 4 is used for the reference voltages of the waveform shaping circuit 10 and the second operational amplifier circuit 11, and the reference voltage V _ref is a waveform shaping circuit. Input to the non-inverting input terminal of the 10 and the second operational amplifier circuit (11).

여기서, 차지 펌프 회로(7)의 구성에 대해 설명한다. 전원 V_cc와 GND (접지 전위) 사이에는, 각각 정전류원(12, 13)을 통해, P채널 트랜지스터(14)와 N채널 트랜지스터(15)가 이 순서로 설치되고, 2개의 트랜지스터(14, 15)의 접속점이 저항 R 1의 일단에 접속되어 있다. 트랜지스터(14)의 게이트 전극에는 NAND 회로(16)의 출력측이 접속되고, 트랜지스터(15)의 게이트 전극에는 NOR 회로(17)의 출력측이 접속되어 있다. Here, the configuration of the charge pump circuit 7 will be described. Between the power supply V _cc and GND (ground potential), respectively, via a constant current source (12, 13), are provided P-channel transistor 14 and N channel transistor 15 are in this order, the two transistors (14, 15 ) Is connected to one end of the resistor R1. The output side of the NAND circuit 16 is connected to the gate electrode of the transistor 14, and the output side of the NOR circuit 17 is connected to the gate electrode of the transistor 15.

NAND 회로(16)의 한쪽의 입력 단자와 NOR 회로(17)의 한쪽의 입력 단자는 각각 인버터(6)의 출력측이 접속되어 있다. NOR 회로(17)의 다른쪽의 입력 단자에는 차지 펌프 제어부(8)가 접속되고, NAND 회로(16)의 다른쪽의 입력 단자에도, 인버터(18)를 통해 차지 펌프 제어부(8)가 접속되어 있다. The output side of the inverter 6 is connected to one input terminal of the NAND circuit 16 and one input terminal of the NOR circuit 17, respectively. The charge pump control unit 8 is connected to the other input terminal of the NOR circuit 17, and the charge pump control unit 8 is connected to the other input terminal of the NAND circuit 16 via the inverter 18. have.

그리고, 차지 펌프 회로(7)는 차지 펌프 제어부(8)로부터의 제어 신호가 L 레벨인 경우, 즉, 슬라이스 레벨을 조정하는 경우에는, 예를 들면, 인버터(6)로부터 출력이 H 레벨이면 [비교기(4)로부터의 출력이 H 레벨이면], 트랜지스터(14) 및 트랜지스터(15)의 게이트 전극에 L 레벨의 전압이 인가되고, 트랜지스터(14)만이 온하여 전원 V_cc로부터 트랜지스터(14)를 통해 전류가 흘러, 저항 R1을 통해 적분 캐패시터 C1이 충전된다. When the control signal from the charge pump controller 8 is at the L level, that is, when the slice level is adjusted, for example, when the output from the inverter 6 is at the H level, If the output is at the H level from the comparator (4), the transistor 14 and is applied with voltage of L level to the gate electrode of transistor 15, turning on only the transistor 14, the transistor 14 from the power supply V _cc Current flows through and the integrating capacitor C1 is charged through the resistor R1.

한편, 비교기(4)로부터의 출력이 L 레벨인 경우에는, 트랜지스터(14) 및 트랜지스터(15)의 게이트 전극에 H 레벨의 전압이 인가되고, 트랜지스터(15)만이 온하여, 출력측에 의해 전류를 인입하기 때문에, 저항 R1을 통해 적분 캐패시터 C1이 방전한다. On the other hand, when the output from the comparator 4 is at the L level, a voltage of H level is applied to the gate electrodes of the transistors 14 and 15, and only the transistor 15 is turned on, and the current is supplied by the output side. As it pulls in, the integrated capacitor C1 discharges through the resistor R1.

또한, 차지 펌프 제어부(8)로부터의 제어 신호가 H 레벨이고, 슬라이스 레벨을 홀드하는 경우에는, 비교기(4)로부터의 출력 레벨에 상관 없이, 트랜지스터(14)의 게이트 전극에 H 레벨의 전압이 인가되고, 트랜지스터(15)의 게이트 전극에 L 레벨의 전압이 인가된다. 따라서, 트랜지스터(14, 15)가 어느 것이나 오프하여, 적분 캐패시터 C1에 대한 충방전이 정지하고, 이에 따라, 비교기(4)에 있어서의 슬라이스 레벨이 홀드된다. 또, 본 실시예에 있어서, 적분 캐패시터 C1, 저항 R1 및 차지 펌프 회로(7)가 피드백 회로에 상당하며, 차지 펌프 회로(7)가 충방전 회로에 상당한다. In addition, when the control signal from the charge pump control section 8 is at the H level and the slice level is held, the H level voltage is applied to the gate electrode of the transistor 14 regardless of the output level from the comparator 4. The voltage at the L level is applied to the gate electrode of the transistor 15. Therefore, both of the transistors 14 and 15 are turned off, and charging and discharging to the integrated capacitor C1 are stopped, whereby the slice level in the comparator 4 is held. In the present embodiment, the integrating capacitor C1, the resistor R1 and the charge pump circuit 7 correspond to the feedback circuit, and the charge pump circuit 7 corresponds to the charge / discharge circuit.

상기한 구성에 기초하여, 신호 재생 회로(100)의 슬라이스 레벨을 조정하고싶은 경우의 동작을 이하에 설명한다. Based on the above configuration, the operation in the case where it is desired to adjust the slice level of the signal reproducing circuit 100 will be described below.

이 경우, 차지 펌프 제어부(8)는, 차지 펌프(7)에 대하여, L 레벨의 신호를 출력하고 있다. 이 때, 광 픽업에 의해 광 디스크로부터 판독되고, 픽업으로부터출력되는 신호는, 레벨 시프터(2)에 의해 레벨 시프트되고, 제1 연산 증폭 회로(9) 에서 차동 증폭된다. 차동 증폭된 신호는, 파형 정형 회로(10)로 처리된 후, 제2 연산 증폭 회로(11)에서 더욱 차동 증폭되고, 이것이 아날로그 RF 신호로서, 비교기(4)의 반전 입력 단자에 공급된다. In this case, the charge pump control unit 8 outputs an L level signal to the charge pump 7. At this time, the signal read out from the optical disc by the optical pickup and output from the pickup is level shifted by the level shifter 2 and differentially amplified by the first operational amplifier circuit 9. The differentially amplified signal is processed by the waveform shaping circuit 10 and then further differentially amplified by the second operational amplifier circuit 11, which is supplied as an analog RF signal to the inverting input terminal of the comparator 4.

비교기(4)는, 입력된 아날로그 RF 신호를 디지털 신호로 변환하여, 인버터(5, 6)를 통해 차지 펌프 회로(7)로 입력한다. 차지 펌프 회로(7)는, 상술한 바와 같이, 비교기(4)로부터 출력되는 디지털 신호의 출력 레벨이 H 레벨인지, 또는 L 레벨인지에 따라서 적분 캐패시터 C1의 충방전이 제어된다. 따라서, 적분 캐패시터 C1의 충전량이 디지털 신호의 평균 직류 레벨에 따라서 제어되게 된다. The comparator 4 converts the input analog RF signal into a digital signal and inputs it to the charge pump circuit 7 through the inverters 5 and 6. As described above, the charge pump circuit 7 controls the charge and discharge of the integrated capacitor C1 depending on whether the output level of the digital signal output from the comparator 4 is H level or L level. Therefore, the charge amount of the integrating capacitor C1 is controlled according to the average direct current level of the digital signal.

이 적분 캐패시터 C1의 충전량이, RF 증폭기(3)의 제1 연산 증폭 회로(9)의 기준 전압 V_in으로서 사용되므로, RF 증폭기(3)로부터 출력된 아날로그 RF 신호의 중심 전압 레벨은, 적분 캐패시터 C1의 플러스측 전극의 전압 레벨, 즉, 디지털 신호의 평균 직류 레벨에 따라서 항상 조정된다. 그리고, 비교기(4)는, 이 아날로그 RF 신호를, 비반전 입력 단자에 공급되는 기준 전압 V_ref에 기초하여 정확하게 디지털 신호로 변환하고, 이것을 출력한다. Since the charge amount of this integrating capacitor C1 is used as the reference voltage V _in of the first operational amplifier circuit 9 of the RF amplifier 3, the center voltage level of the analog RF signal output from the RF amplifier 3 is the integral capacitor. It is always adjusted according to the voltage level of the positive side electrode of C1, that is, the average direct current level of the digital signal. And the comparator 4 converts this analog RF signal into a digital signal correctly based on the reference voltage _Vref supplied to a non-inverting input terminal, and outputs it.

이렇게 해서, 아날로그 RF 신호의 중심 전압 레벨이 디지털 신호의 평균 직류 레벨에 따라서 조정되고, 또한, 비교기(4)의 디지털 신호가 아날로그 RF 신호의 중심 전압 레벨에 추종하도록 제어되므로, 결과로서 신호 재생 회로(100)의 슬라이스 레벨이 적정하게 제어되게 된다. In this way, the center voltage level of the analog RF signal is adjusted in accordance with the average DC level of the digital signal, and the digital signal of the comparator 4 is controlled to follow the center voltage level of the analog RF signal, so that the signal regeneration circuit as a result The slice level of 100 is appropriately controlled.

이상과 같이, 본 실시예에서는, 아날로그 RF 신호의 레벨이 저하한 경우, 이 레벨 저하에 추종하여, 차지 펌프 회로(7)가 적분 캐패시터 C1을 방전하고, RF 증폭기(3)의 제1 연산 증폭 회로(9)의 비반전 입력 단자의 전위 (기준 전압 V_in)를 내려, 제1 연산 증폭 회로(9)의 출력 이후의 아날로그 RF 신호의 레벨 변동을 방지할 수 있으므로, 디지털 신호는 적정 출력 레벨이 된다. As described above, in the present embodiment, when the level of the analog RF signal is lowered, the charge pump circuit 7 discharges the integral capacitor C1 in accordance with this level drop, and the first operational amplification of the RF amplifier 3 is performed. Since the potential of the non-inverting input terminal of the circuit 9 (reference voltage V _in ) can be lowered, the level variation of the analog RF signal after the output of the first operational amplifier circuit 9 can be prevented, so that the digital signal has an appropriate output level. Becomes

또, 적분 캐패시터 C1로 적분된 디지털 신호의 평균값을 비교기(4)의 기준값으로서 공급하는 것도 생각되지만, 이 경우, 비교기(4)의 반전 입력 단자의 신호와 비반전 입력 단자의 신호와의 쌍방이 변동하므로, 비교기(4)의 동작 범위가 넓어져서, 비교기(4)의 설계가 곤란하게 되는 문제가 있으므로, 바람직하지 않다. In addition, although it is also possible to supply the average value of the digital signal integrated by the integrating capacitor C1 as a reference value of the comparator 4, in this case, both the signal of the inverting input terminal of the comparator 4 and the signal of the non-inverting input terminal differ. Since the operation range of the comparator 4 becomes wider because of fluctuation, there is a problem that the design of the comparator 4 becomes difficult, which is not preferable.

다음에, 본 발명의 제2 실시예에 따른 광 디스크용의 신호 재생 회로에 대해 도면을 참조하면서 설명한다. 도 2는, 본 발명의 제2 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도이다. 또, 도 2에 도시한 신호 재생 회로와 도 1에 도시한 신호 재생 회로로 동일 부분에는 동일 부호를 붙여, 그 상세한 설명을 생략한다. Next, a signal reproducing circuit for an optical disc according to a second embodiment of the present invention will be described with reference to the drawings. 2 is a circuit diagram showing a configuration of a signal reproducing circuit for an optical disc according to a second embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the same part by the signal reproduction circuit shown in FIG. 2, and the signal reproduction circuit shown in FIG. 1, and the detailed description is abbreviate | omitted.

도 2는, 본 발명의 제2 실시예에 있어서의 광 디스크에 기록된 아날로그 신호를 디지털 신호로 변환하는 신호 재생 회로(101)를 나타내고 있다. 이 신호 재생 회로(101)에 있어서는, RF 증폭기(3)의 출력단의 제2 연산 증폭 회로(41)로서, 완전 차동형의 연산 증폭 회로를 이용하여, 제2 연산 증폭 회로(41)의 반전 입력 단자에 저항 R6을 접속하고, 반전 입력 단자와 반전 출력 단자 사이에 저항 R7을 접속하고, 비반전 입력 단자에 저항 R8을 접속하며, 비반전 입력 단자와 비반전 출 력 단자 사이에 저항 R9를 접속하고, 제2 연산 증폭 회로(41)의 반전 출력을 비교기(4)의 반전 입력 단자에 입력하고, 제2 연산 증폭 회로(41)의 비반전 출력을 비교기(4)의 비반전 입력 단자에 입력하고 있다. Fig. 2 shows a signal reproducing circuit 101 for converting an analog signal recorded on an optical disc into a digital signal in the second embodiment of the present invention. In this signal reproducing circuit 101, the inverting input terminal of the second operational amplifier circuit 41 is used as a second operational amplifier circuit 41 at the output terminal of the RF amplifier 3 using a fully differential operational amplifier circuit. Connect resistor R6 to the resistor R7 between the inverting input terminal and the inverting output terminal, connect resistor R8 to the non-inverting input terminal, and connect resistor R9 between the non-inverting input terminal and the non-inverting output terminal. Inputting the inverted output of the second operational amplifier circuit 41 to the inverting input terminal of the comparator 4 and inputting the non-inverting output of the second operational amplifier circuit 41 to the non-inverting input terminal of the comparator 4 have.

즉, 제2 연산 증폭 회로(41)로서 완전 차동형의 연산 증폭 회로를 이용하여, 비교기(4)의 기준 전압으로서 제2 연산 증폭 회로(41)의 비반전 출력을 이용함으로써, 출력 범위를 넓게 취할 수 있고, 그 결과, RF 증폭기(3a)의 증폭도를 크게 하여, 후단의 비교기(4)를 고속으로 동작시킬 수 있음과 함께, 동상 노이즈를 제거할 수 있다. That is, by using the fully differential operational amplifier circuit as the second operational amplifier circuit 41 and using the non-inverted output of the second operational amplifier circuit 41 as the reference voltage of the comparator 4, the output range can be widened. As a result, the amplification degree of the RF amplifier 3a can be increased, the comparator 4 of the rear stage can be operated at high speed, and in-phase noise can be removed.

그런데, 상기한 각 실시예의 신호 재생 회로를 포함하는 CD 재생 장치에 있어서는, 픽업으로부터 출력되는 신호의 직류 성분을 정확하게 검출하여, 에러 검출이나 에러를 보정하기 위한 서보 제어에 이용하기 때문에, 픽업으로부터 출력되는 신호의 피크값을 검출하여 홀드하는 피크 홀드 회로와, 픽업으로부터 출력되는 신호의 보텀값을 검출하여 홀드하는 보텀 홀드 회로를 설치할 필요가 있다. 또, 상기 에러에는, 디스크의 상처 등에 의한 버스트 에러, 미러 변조, 포커스 에러, 트랙킹 에러 등이 있고, 에러 보정에는, 예를 들면 증폭 회로의 게인 조정이 있다. By the way, in the CD reproducing apparatus including the signal reproducing circuit of each of the above embodiments, since the DC component of the signal output from the pickup is accurately detected and used for servo control for error detection or error correction, the CD reproducing apparatus outputs from the pickup. It is necessary to provide a peak hold circuit for detecting and holding a peak value of a signal to be used, and a bottom hold circuit for detecting and holding a bottom value of a signal output from the pickup. Incidentally, the error includes a burst error due to a scratch of a disk, a mirror modulation, a focus error, a tracking error, and the like, and the error correction includes, for example, gain adjustment of an amplifier circuit.

픽업으로부터 출력되는 신호의 피크값과 보텀값을 검출하기 위해서는, 통상은, RF 증폭기로 증폭된 아날로그 RF 신호를 피크 홀드 회로와 보텀 홀드 회로에 입력할 필요가 있다. 그러나, 상기한 각 실시예에서는, RF 증폭기(3, 3a)로부터 출력된 아날로그 RF 신호의 중심 전압 레벨이, 디지털 신호의 평균 직류 레벨에 따라서 조정되기 때문에, RF 증폭기(3, 3a)로부터 출력된 아날로그 RF 신호로부터는 픽업으로부터 출력되는 신호가 정확한 피크값 및 보텀값 (직류 성분)을 얻을 수 없다. In order to detect the peak value and the bottom value of the signal output from the pickup, it is usually necessary to input the analog RF signal amplified by the RF amplifier into the peak hold circuit and the bottom hold circuit. However, in each of the above embodiments, since the center voltage level of the analog RF signal output from the RF amplifiers 3 and 3a is adjusted in accordance with the average DC level of the digital signal, the output from the RF amplifiers 3 and 3a is output. From the analog RF signal, the signal output from the pickup cannot obtain accurate peak value and bottom value (direct current component).

이 때문에, 이하에 설명하는 제3 실시예에서는, RF 증폭기에 입력되기 전의 픽업으로부터 출력되는 신호를 이용하여 픽업으로부터 출력되는 신호의 정확한 피크값 및 보텀값을 검출하여, 상기한 문제를 해소하고 있다. 도 3은, 본 발명의 제3 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도이다. 또, 도 3에 도시한 신호 재생 회로와 도 1에 도시한 신호 재생 회로에서 동일 부분에는 동일 부호를 붙여, 그 상세한 설명을 생략한다. For this reason, in the third embodiment described below, the above-mentioned problem is solved by detecting the correct peak value and the bottom value of the signal output from the pickup by using the signal output from the pickup before input to the RF amplifier. . 3 is a circuit diagram showing a configuration of a signal reproducing circuit for an optical disc according to a third embodiment of the present invention. In addition, in the signal regeneration circuit shown in FIG. 3 and the signal regeneration circuit shown in FIG. 1, the same code | symbol is attached | subjected and the detailed description is abbreviate | omitted.

도 3에 도시한 신호 재생 회로(102)에서는, RF 증폭기(3b)와 병렬로 RF 증폭기(19)를 설치하고, RF 증폭기(3b)에 입력되기 전의 픽업으로부터 출력되는 신호 [레벨 시프터(2)에 의해 레벨 시프트된 신호]를 RF 증폭기(19)로 증폭하고, 증폭된 아날로그 RF 신호를 피크 홀드 회로(20)와 보텀 홀드 회로(21)에 입력하고 있다. In the signal reproducing circuit 102 shown in FIG. 3, an RF amplifier 19 is provided in parallel with the RF amplifier 3b, and a signal output from the pickup before being input to the RF amplifier 3b (level shifter 2). Level-shifted signal] is amplified by the RF amplifier 19, and the amplified analog RF signal is input to the peak hold circuit 20 and the bottom hold circuit 21.

RF 증폭기(19)는, 제3 연산 증폭 회로(22)와 제4 연산 증폭 회로(23)를, 가변 저항 VR11을 통해 직결한 다단 직렬 구성으로 이루어진다. 레벨 시프터(2)로부터의 신호가 저항 R11을 통해 제3 연산 증폭 회로(22)의 반전 입력 단자에 입력되고, 제3 연산 증폭 회로(22)의 비반전 입력 단자에 기준 전압 V_ref가 입력되고, 제3 연산 증폭 회로(22)의 반전 입력 단자와 출력 단자 사이에 저항 R12가 접속된다. 제4 연산 증폭 회로(23)의 비반전 입력 단자에 기준 전압 V_ref가 입력되고, 제4 연산 증폭 회로(23)의 반전 입력 단자와 출력 단자 사이에 저항 R13이 접속된다. The RF amplifier 19 has a multistage series configuration in which the third operational amplifier circuit 22 and the fourth operational amplifier circuit 23 are directly connected through the variable resistor VR11. The signal from the level shifter 2 is input to the inverting input terminal of the third operational amplifier circuit 22 through the resistor R11, and the reference voltage V _ref is input to the non-inverting input terminal of the third operational amplifier circuit 22. The resistor R12 is connected between the inverting input terminal and the output terminal of the third operational amplifier circuit 22. The reference voltage V _ref is input to the non-inverting input terminal of the fourth operational amplifier circuit 23, and the resistor R13 is connected between the inverting input terminal and the output terminal of the fourth operational amplifier circuit 23.

본 실시예에 있어서, RF 증폭기(19), 피크 홀드 회로(20) 및 보텀 홀드 회로 회로(21)가 검출 회로에 상당하고, 제3 연산 증폭 회로(22)가 제1 검출용 증폭 회로에 상당하며, 제4 연산 증폭 회로(23)가 제2 검출용 증폭 회로에 상당한다. In this embodiment, the RF amplifier 19, the peak hold circuit 20 and the bottom hold circuit circuit 21 correspond to the detection circuit, and the third operational amplifier circuit 22 corresponds to the first detection amplifier circuit. The fourth operational amplifier circuit 23 corresponds to the second detection amplifier circuit.

피크 홀드 회로(20) 및 보텀 홀드 회로(21)로부터의 출력 (피크값 및 보텀값)은, 에러 검출 또는 보정 회로(24)에 입력된다. 이 에러 검출 또는 보정 회로(24)의 일례에 대해 이하에 설명한다. The outputs (peak value and bottom value) from the peak hold circuit 20 and the bottom hold circuit 21 are input to the error detection or correction circuit 24. An example of this error detection or correction circuit 24 will be described below.

신호 재생 회로(102)를 포함하는 CD 재생 장치에 있어서의 트랙킹 제어나 포커스 제어에 있어서는, 고정밀도가 요구되기 때문에, 피드백 루프를 갖는 서보 제어가 일반적으로 행해지고 있다. 그리고, 서보 제어를 안정적으로 유지하기 위해서는, 제어 대상 위치와 제어 목표 위치와의 오차를 정확하게 파악할 필요가 있다. 이 때문에, 통상, 픽업 회로(1)에, 도 4에 도시한 복수의 센서로 이루어지는 검출기(25)를 설치하고, 각 센서 출력의 차로부터 오차 신호를 얻도록 하고 있다. In the tracking control and the focus control in the CD reproducing apparatus including the signal reproducing circuit 102, since high precision is required, servo control having a feedback loop is generally performed. In order to maintain the servo control stably, it is necessary to accurately grasp the error between the control target position and the control target position. For this reason, the detector 25 which consists of a some sensor shown in FIG. 4 is normally provided in the pickup circuit 1, and an error signal is acquired from the difference of each sensor output.

도 4에 도시한 바와 같이, 검출기(25)는 센서 A, B, C, D, E, F의 6분할로 구성되어 있다. 예를 들면, 포커스 에러 신호 FE는, (A+C)-(B+ D)의 연산에 의해 생성되고, 트랙킹 에러 신호 TE는, 사이드 스폿용의 센서 E, F를 이용하여 (E-F)의 연산을 행함으로써 생성된다. As shown in FIG. 4, the detector 25 is comprised by six divisions of the sensors A, B, C, D, E, and F. As shown in FIG. For example, the focus error signal FE is generated by the calculation of (A + C)-(B + D), and the tracking error signal TE performs the calculation of (EF) using the sensors E and F for the side spot. It is produced by doing.

에러 검출 또는 보정 회로(24)에서는, 도 5에 도시한 바와 같이, 한쪽의 센서 출력, 예를 들면 센서 A 및 센서 C의 출력의 가산값 (또는 센서 E의 출력)을 증폭하는 제5 연산 증폭 회로(26)와, 다른쪽의 센서 출력, 예를 들면 센서 B 및 센서 D의 출력의 가산값 (또는 센서 F의 출력)을 증폭하는 제6 연산 증폭 회로(27)를 갖 는 레벨 시프터(2)로부터의 출력 신호를 받고, 2개의 증폭 회로의 출력의 차를 취하는 제7 연산 증폭 회로(28)의 출력을 오차 신호로 한다. 또, 도 5에 도시한 레벨 시프터(2)는, 도 1 등에 도시한 레벨 시프터(2)이고, 도 1 등의 경우, 제5 연산 증폭 회로(26) 및 제6 연산 증폭 회로(27)의 출력을 버퍼 (도시 생략)로 받고, 이 버퍼의 출력이 RF 증폭기(3) 등으로 출력된다. In the error detection or correction circuit 24, as shown in FIG. 5, a fifth arithmetic amplification that amplifies the added value (or output of the sensor E) of one sensor output, for example, the outputs of the sensor A and the sensor C. A level shifter 2 having a circuit 26 and a sixth operational amplifier circuit 27 which amplifies the addition value (or output of the sensor F) of the other sensor output, for example, the outputs of the sensors B and D. The output signal of the seventh operational amplifier circuit 28 taking the difference between the outputs of the two amplifier circuits is received as an error signal. The level shifter 2 shown in FIG. 5 is the level shifter 2 shown in FIG. 1 and the like. In the case of FIG. 1 and the like, the level shifter 2 of the fifth operational amplifier circuit 26 and the sixth operational amplifier circuit 27 are described. The output is received in a buffer (not shown), and the output of the buffer is output to the RF amplifier 3 or the like.

제5 연산 증폭 회로(26) 및 제6 연산 증폭 회로(27)는, 게인 제어 신호 GC에 의해 게인 조정 가능한 증폭 회로에서 구성된다. 즉, 제5 연산 증폭 회로(26)의 반전 입력 단자에는 저항 R21, R22를 통해 센서 A, C의 출력이 입력되고, 제5 연산 증폭 회로(26)의 비반전 입력 단자에는 기준 전압 V_ref가 입력되고, 제5 연산 증폭 회로(26)의 반전 입력 단자와 출력 단자 사이에는 캐패시터 C21 및 가변 저항 VR21이 접속된다. 또한, 제6 연산 증폭 회로(27)의 반전 입력 단자에는 저항 R23, 24를 통해 센서 B, D의 출력이 입력되고, 제6 연산 증폭 회로(27)의 비반전 입력 단자에는 기준 전압 V_ref가 입력되고, 제6 연산 증폭 회로(27)의 반전 입력 단자와 출력 단자 사이에는 캐패시터 C22 및 가변 저항 VR22가 접속된다. 따라서, 가변 저항 VR21, VR22의 저항값을 게인 제어 신호 GC에 따라서 조정함으로써, 제5 연산 증폭 회로(26) 및 제6 연산 증폭 회로(27)의 게인이 조정된다. The fifth operational amplifier circuit 26 and the sixth operational amplifier circuit 27 are configured in an amplifier circuit whose gain is adjustable by the gain control signal GC. That is, the outputs of the sensors A and C are inputted through the resistors R21 and R22 to the inverting input terminal of the fifth operational amplifier circuit 26, and the reference voltage V _ref is applied to the non-inverted input terminal of the fifth operational amplifier circuit 26. The capacitor C21 and the variable resistor VR21 are connected between the inverting input terminal and the output terminal of the fifth operational amplifier circuit 26. In addition, the outputs of the sensors B and D are inputted through the resistors R23 and 24 to the inverting input terminal of the sixth operational amplifier circuit 27, and the reference voltage V _ref is applied to the non-inverted input terminal of the sixth operational amplifier circuit 27. The capacitor C22 and the variable resistor VR22 are connected between the inverting input terminal and the output terminal of the sixth operational amplifier circuit 27. Therefore, by adjusting the resistance values of the variable resistors VR21 and VR22 in accordance with the gain control signal GC, the gains of the fifth operational amplifier circuit 26 and the sixth operational amplifier circuit 27 are adjusted.

또한, 제5 연산 증폭 회로(26)의 출력 단자와 제7 연산 증폭 회로(28)의 반전 입력 단자 사이에 저항 R25가 접속되고, 제6 연산 증폭 회로(27)의 출력 단자와 제7 연산 증폭 회로(28)의 비반전 입력 단자 사이에 저항 R26이 접속되고, 제7 연 산 증폭 회로(28)의 비반전 입력 단자와 출력 단자 사이에 저항 R27이 접속된다. In addition, a resistor R25 is connected between the output terminal of the fifth operational amplifier circuit 26 and the inverting input terminal of the seventh operational amplifier circuit 28, and the output terminal and the seventh operational amplifier of the sixth operational amplifier circuit 27 are connected. The resistor R26 is connected between the non-inverting input terminals of the circuit 28, and the resistor R27 is connected between the non-inverting input terminal and the output terminal of the seventh operational amplifier circuit 28.

따라서, 제7 연산 증폭 회로(28)에 의해 제5 및 제6 연산 증폭 회로(26, 27)의 출력의 차가 구해지고, 제7 연산 증폭 회로(28)로부터의 오차 신호에 기초하여 서보 제어 회로(29)가 포커스 제어 및 트랙킹 제어를 행한다. Therefore, the difference between the outputs of the fifth and sixth operational amplifier circuits 26 and 27 is determined by the seventh operational amplifier circuit 28, and the servo control circuit is based on the error signal from the seventh operational amplifier circuit 28. (29) performs focus control and tracking control.

제5 및 제6 연산 증폭 회로(26, 27)에서는, 게인 제어 신호 GC가 플러스측에 증가했을 때, 제5 연산 증폭 회로(26)의 게인이 증가함과 함께 제6 연산 증폭 회로(27)의 게인이 감소하는 한편, 게인 제어 신호 GC가 마이너스측으로 증가했을 때, 제6 연산 증폭 회로(27)의 게인이 증가함과 함께 제5 연산 증폭 회로의 게인이 감소한다. 이와 같이, 제5 및 제6 연산 증폭 회로(26, 27)는, 반대의 게인 특성을 지니고, 통상, 센서 출력비 조정 회로라 불리고 있다. In the fifth and sixth operational amplifier circuits 26 and 27, when the gain control signal GC increases on the positive side, the gain of the fifth operational amplifier circuit 26 increases and the sixth operational amplifier circuit 27 When the gain of? Decreases and the gain control signal GC increases toward the negative side, the gain of the sixth operational amplifier circuit 27 increases and the gain of the fifth operational amplifier circuit decreases. As described above, the fifth and sixth operational amplifier circuits 26 and 27 have opposite gain characteristics and are usually called a sensor output ratio adjustment circuit.

여기서, 검출기(25)의 각 센서의 검출 감도에는 변동이 있으므로, 제어 대상이 진정한 목표 위치에 도달한 경우에 있어서도 실제로는 오차 신호가 0이 되지 않고, 소위 오프셋 오차가 발생한다. 이 때문에, 에러 검출 또는 에러 보정 회로(24)에서는, 피크 홀드 회로(20) 및 보텀 홀드 회로(21)로부터의 출력을 이 오프셋 오차의 보정에 이용한다. Here, since the detection sensitivity of each sensor of the detector 25 fluctuates, even when the control target reaches the true target position, the error signal does not actually become 0, so-called offset error occurs. For this reason, the error detection or error correction circuit 24 uses the outputs from the peak hold circuit 20 and the bottom hold circuit 21 to correct this offset error.

에러 검출 또는 에러 보정 회로(24)는, 제7 연산 증폭 회로(28) 및 서보 회로(29) 외에 감산 회로(31), AD (아날로그·디지털) 변환기(32), 오프셋 제어 회로(33) 및 DA (디지털· 아날로그) 변환기(34)를 포함한다. The error detection or error correction circuit 24 includes a subtraction circuit 31, an AD (analog digital) converter 32, an offset control circuit 33, in addition to the seventh operational amplifier circuit 28 and the servo circuit 29. DA (digital-analog) converter 34 is included.

감산 회로(31)는, 피크 홀드 회로(20)로부터의 피크값 PH와 보텀 홀드 회로(21)로부터의 보텀값 BH를 감산하여, 감산 결과(PH-BH)를 RF 진폭 신호로서 출 력한다. RF 진폭 신호는, 광 픽업이 정확하게 제어 목표 위치에 있을 때에 최대 출력이 된다. The subtraction circuit 31 subtracts the peak value PH from the peak hold circuit 20 and the bottom value BH from the bottom hold circuit 21, and outputs the subtraction result PH-BH as an RF amplitude signal. The RF amplitude signal is the maximum output when the optical pickup is precisely at the control target position.

AD 변환기(32)는, RF 진폭 신호를 AD 변환한다. 오프셋 제어 회로(33)는 시스템 컨트롤러(35)로부터의 커맨드에 따라서 제어를 행하고, AD 변환된 RF 진폭 신호를 감시하고, 디지털의 게인 제어 신호를 출력한다. DA 변환기(34)는 디지털의 게인 제어 신호를 아날로그의 게인 제어 신호 GC로 변환한다. The AD converter 32 AD converts the RF amplitude signal. The offset control circuit 33 performs control in accordance with a command from the system controller 35, monitors the AD converted RF amplitude signal, and outputs a digital gain control signal. The DA converter 34 converts the digital gain control signal into an analog gain control signal GC.

상기한 구성에 있어서, 시스템 제어기(35)가 오프셋 자동 조정 커맨드를 출력하면, 오프셋 제어 회로(33)는 레벨 시프터(2)로의 게인 제어 신호 GC를 0 레벨로 하고, RF 진폭 신호의 값을 감산 회로(31)로부터 받아들여, 내부의 기억 회로에 기억시킨다. In the above configuration, when the system controller 35 outputs an offset automatic adjustment command, the offset control circuit 33 sets the gain control signal GC to the level shifter 2 to 0 level, and subtracts the value of the RF amplitude signal. It takes in from the circuit 31, and stores it in the internal memory circuit.

다음에, 오프셋 제어 회로(33)는, 플러스측에 ΔV만큼 게인 제어 신호 GC를 증폭시키고, 게인 제어 신호 GC가 0 레벨일 때의 RF 진폭 신호의 값보다 커졌는지의 여부를 판정한다. 그리고, 커진 경우, 오프셋 제어 회로(33)는 게인 제어 신호 GC를 순차 ΔV씩 증가하여 RF 진폭 신호의 값을 기억하면서, RF 진폭 신호의 값이 계속해서 증가하고 있는지의 여부를 판정한다. Next, the offset control circuit 33 amplifies the gain control signal GC on the plus side by ΔV, and determines whether or not the gain control signal GC is larger than the value of the RF amplitude signal at the zero level. Then, when it becomes large, the offset control circuit 33 determines whether the value of the RF amplitude signal is continuously increasing while increasing the gain control signal GC in increments of? V and storing the value of the RF amplitude signal.

이 판정에 있어서, 오프셋 제어 회로(33)는, 증가가 정지했을 때, RF 진폭 신호는 최대값을 초과한 것으로 하여, 기억한 모든 RF 진폭 신호의 값으로부터 최대값을 검출하고, 이 때의 게인 제어 신호 GC의 값 A를 판독하고, 이후에는 게인 제어 신호 GC를 값 A에 홀드한다. In this determination, when the increase is stopped, the offset control circuit 33 assumes that the RF amplitude signal has exceeded the maximum value, detects the maximum value from the values of all the stored RF amplitude signals, and gains at this time. The value A of the control signal GC is read out, and the gain control signal GC is then held to the value A.

또한, 플러스측에 ΔV만큼 게인 제어 신호 GC를 증가시켰을 때, 게인 제어 신호 GC가 0 레벨일 때의 RF 진폭 신호의 값보다 작아졌을 때에는, 오프셋 제어 회로(33)는, 이번에는, 게인 제어 신호 GC를 마이너스측에 순차 ΔV씩 증가시켜 RF 진폭 신호값을 기억하면서, RF 진폭 신호의 값이 계속해서 증가하고 있는지의 여부를 판정한다. When the gain control signal GC is increased by ΔV on the positive side, when the gain control signal GC becomes smaller than the value of the RF amplitude signal at the zero level, the offset control circuit 33 at this time gains the gain control signal. It is determined whether or not the value of the RF amplitude signal continues to increase while storing the RF amplitude signal value by sequentially increasing GC incrementally by ΔV on the negative side.

이 판정에 있어서, 오프셋 제어 회로(33)는, 상술과 마찬가지로, 증가가 정지했을 때, RF 진폭 신호의 값은 최대값을 초과한 것으로 하여, 기억된 모든 RF 진폭 신호의 값으로부터 최대값을 검출하고, 이 때의 게인 제어 신호 GC의 값 B를 판독하고, 이후에는 게인 제어 신호 GC를 값 B에 홀드한다. In this determination, the offset control circuit 33 detects the maximum value from the values of all the stored RF amplitude signals as the value of the RF amplitude signal exceeds the maximum value when the increase stops, as described above. The value B of the gain control signal GC at this time is read, and the gain control signal GC is held at the value B after that.

이와 같이, 게인 제어 신호 GC를 순차 증가시키면, 센서 출력비 조정 회로인 레벨 시프터(2)의 출력이 변화하여, 이것에 따라 제7 연산 증폭 회로(28)로부터의 오차 신호가 변화한다. 이 오차 신호가 변화하면, 서보 제어 회로(29)로부터의트랙킹 제어 신호가 변화하고, 빔 스폿의 조사 위치가 순차 변화한다. 즉, 목표 트랙으로부터는 어긋나지 않는 범위에서 빔 스폿의 조사 위치가 미세 조정되고, 목표 위치에 정확하게 합치했을 때, RF 진폭 신호는 최대 출력을 발생한다. 따라서, RF 진폭 신호의 값이 최대값으로 되는 부분에서 게인 제어 신호 GC를 홀드하면, 값 A 또는 값 B에 상당하는 오프셋 오차가 보정되게 된다. When the gain control signal GC is sequentially increased in this manner, the output of the level shifter 2 which is the sensor output ratio adjustment circuit changes, and the error signal from the seventh operational amplifier circuit 28 changes accordingly. When this error signal changes, the tracking control signal from the servo control circuit 29 changes, and the irradiation position of the beam spot changes sequentially. In other words, when the irradiation position of the beam spot is finely adjusted in a range that does not deviate from the target track, and exactly matches the target position, the RF amplitude signal generates the maximum output. Therefore, when the gain control signal GC is held at the portion where the value of the RF amplitude signal becomes the maximum value, the offset error corresponding to the value A or the value B is corrected.

이상과 같이, 광 픽업 자체를 이동시키지 않고, 오프셋 오차를 보정할 수 있어, CD의 재생 중에 오프셋 조정을 행하는 것이 가능해진다. 또, 상술에 있어서는, 포커스의 집점 범위에서의 미세 조정에 의한 포커스 서보 제어에 적용한 예를 설명하였지만, 완전히 같은 구성에 의해 트랙킹 서보 제어에도 적용할 수 있어, 오 프셋 오차의 보정을 실현할 수 있다. As described above, the offset error can be corrected without moving the optical pickup itself, so that the offset adjustment can be performed during CD playback. In addition, in the above, although the example applied to the focus servo control by the fine adjustment in the focus focus range was demonstrated, it can apply also to tracking servo control by the exact same structure, and the offset error correction can be implement | achieved.

이와 같이, 본 실시예에서는, 도 3에 도시한 신호 재생 회로(102)에 있어서, 픽업으로부터 출력되는 신호의 직류 성분인 피크값과 보텀값을 검출하기 위해서, RF 증폭기(3b)로부터 증폭되기 전의 신호를 추출하고 있으므로, 정확한 직류 성분의 검출을 행할 수 있어, 그 결과, 정확한 에러 검출 및 에러 보정을 행할 수 있다. As described above, in the present embodiment, in the signal reproducing circuit 102 shown in FIG. 3, in order to detect peak and bottom values, which are direct current components of the signal output from the pickup, before being amplified by the RF amplifier 3b. Since the signal is extracted, accurate DC component can be detected, and as a result, accurate error detection and error correction can be performed.

또한, 본 실시예에서는, 제2 연산 증폭 회로(11)의 반전 입력 단자에 가변 저항 VR1이 접속되고, 가변 저항 VR1의 저항값을 조정함으로써, 제2 연산 증폭 회로(11)의 게인을 조정할 수 있다. In this embodiment, the variable resistor VR1 is connected to the inverting input terminal of the second operational amplifier circuit 11, and the gain of the second operational amplifier circuit 11 can be adjusted by adjusting the resistance value of the variable resistor VR1. have.

다음에, 본 발명의 제4 실시예에 따른 광 디스크용의 신호 재생 회로에 대해 도면을 참조하면서 설명한다. 도 6은, 본 발명의 제4 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도이다. 또, 도 6에 도시한 신호 재생 회로와 도 3에 도시한 신호 재생 회로에서 동일 부분에는 동일 부호를 붙여, 그 상세한 설명을 생략한다. Next, a signal reproducing circuit for an optical disc according to a fourth embodiment of the present invention will be described with reference to the drawings. 6 is a circuit diagram showing the configuration of a signal reproducing circuit for an optical disc according to a fourth embodiment of the present invention. In addition, in the signal regeneration circuit shown in FIG. 6 and the signal regeneration circuit shown in FIG. 3, the same code | symbol is attached | subjected and the detailed description is abbreviate | omitted.

도 6은, 본 발명의 제4 실시예에 있어서의 광 디스크에 기억된 아날로그 신호를 디지털 신호로 변환하는 신호 재생 회로(103)를 나타내고 있다. 이 신호 재생 회로(103)에 있어서는, 제2 실시예와 마찬가지로, RF 증폭기(3c)의 출력단의 제2 연산 증폭 회로(41)로서, 완전 차동형의 연산 증폭 회로를 이용하고, 이 제2 연산 증폭 회로(41)의 반전 출력을 비교기(4)의 반전 입력 단자에 입력하여, 제2 연산 증폭 회로(41)의 비반전 출력을 비교기(4)의 비반전 입력 단자에 입력하고 있 다. Fig. 6 shows a signal reproducing circuit 103 for converting an analog signal stored in an optical disk into a digital signal in the fourth embodiment of the present invention. In this signal reproducing circuit 103, as in the second embodiment, as the second operational amplifier circuit 41 at the output terminal of the RF amplifier 3c, a fully differential operational amplifier circuit is used, and this second operational amplification circuit is used. The inverting output of the circuit 41 is input to the inverting input terminal of the comparator 4, and the noninverting output of the second operational amplifier circuit 41 is input to the noninverting input terminal of the comparator 4.

즉, 제2 연산 증폭 회로(41)로서 완전 차동형의 연산 증폭 회로를 이용하여, 비교기(4)의 기준 전압으로서 제2 연산 증폭 회로(41)의 비반전 출력을 이용함으로써, 출력 범위를 넓게 취할 수 있고, 그 결과, RF 증폭기(3c)의 증폭량을 크게 하여, 후단의 비교기(4)를 고속으로 동작시킬 수 있음과 함께, 동상 노이즈를 제거할 수 있다. That is, by using the fully differential operational amplifier circuit as the second operational amplifier circuit 41 and using the non-inverted output of the second operational amplifier circuit 41 as the reference voltage of the comparator 4, the output range can be widened. As a result, the amplification amount of the RF amplifier 3c can be increased, the comparator 4 at the rear stage can be operated at high speed, and in-phase noise can be removed.

또한, 제2 연산 증폭 회로(41)의 반전 입력 단자에 가변 저항 VR2가 접속됨 과 함께 비반전 입력 단자에 가변 저항 VR3이 접속되고, 가변 저항 VR2, VR3의 저항값을 조정함으로써, 제2 연산 증폭 회로(41)의 게인을 조정할 수 있다. In addition, the variable resistor VR2 is connected to the inverting input terminal of the second operational amplifier circuit 41, the variable resistor VR3 is connected to the non-inverting input terminal, and the second operation is adjusted by adjusting the resistance values of the variable resistors VR2 and VR3. The gain of the amplifier circuit 41 can be adjusted.

다음에, 본 발명의 제5 실시예에 따른 광 디스크용의 신호 재생 회로에 대해 도면을 참조하면서 설명한다. 도 7은, 본 발명의 제5 실시예에 따른 광 디스크용의 신호 재생 회로의 구성을 나타내는 회로도이다. Next, a signal reproducing circuit for an optical disc according to a fifth embodiment of the present invention will be described with reference to the drawings. Fig. 7 is a circuit diagram showing the construction of a signal reproducing circuit for an optical disc according to the fifth embodiment of the present invention.

도 7에 도시한 신호 재생 회로(104)와 도 6에 도시한 신호 재생 회로에서 다른 점은, 제2 연산 증폭 회로(41)가 2단의 제8 및 제9 연산 증폭 회로(41a, 41b)로 변경됨과 함께, 제4 연산 증폭 회로(23)가 2단의 제10 및 제11 연산 증폭 회로(23a, 23b)로 변경된 점이고, 그 밖의 점에 대해서는, 도 6에 도시한 신호 재생 회로와 마찬가지이므로, 동일 부분에는 동일 부호를 붙여 이하 상세한 설명을 생략한다.The difference between the signal reproducing circuit 104 shown in FIG. 7 and the signal reproducing circuit shown in FIG. 6 is that the second operational amplifier circuit 41 has two stages of eighth and ninth operational amplifier circuits 41a and 41b. The fourth operational amplifier circuit 23 is changed to the tenth and eleventh operational amplifier circuits 23a and 23b in two stages, and the other points are the same as those of the signal reproduction circuit shown in FIG. Therefore, the same parts are denoted by the same reference numerals, and detailed description thereof will be omitted.

제8 연산 증폭 회로(41a)의 반전 입력 단자에는 가변 저항 VR2a가 접속되고, 비반전 입력 단자에는 가변 저항 VR3a를 통해 제12 연산 증폭 회로(42)의 출력 단 자가 접속되고, 반전 입력 단자와 반전 출력 단자 사이에는 저항 R7a가 접속되며, 비반전 입력 단자와 비반전 출력 단자 사이에는 저항 R9a가 접속된다. 제12 연산 증폭 회로(42)의 비반전 입력 단자에는 기준 전압 V_ref가 공급되고, 제12 연산 증폭 회로(42)는 버퍼로서 기능한다. 제8 연산 증폭 회로(41a)는, 가변 저항 VR2a, VR3a의 저항값을 변화시킴으로써, 0㏈ 내지 12㏈의 범위를 8단계에서 게인을 전환할 수 있다. Variable resistor VR2a is connected to the inverting input terminal of the eighth operational amplifier circuit 41a, and an output terminal of the twelfth operational amplifier circuit 42 is connected to the non-inverting input terminal through the variable resistor VR3a, and the inverting input terminal is inverted. The resistor R7a is connected between the output terminals, and the resistor R9a is connected between the non-inverting input terminal and the non-inverting output terminal. The reference voltage V _ref is supplied to the non-inverting input terminal of the twelfth operational amplifier circuit 42, and the twelfth operational amplifier circuit 42 functions as a buffer. The eighth operational amplifier circuit 41a can switch the gain in eight steps in the range of 0 Hz to 12 Hz by changing the resistance values of the variable resistors VR2a and VR3a.

제9 연산 증폭 회로(41b)의 반전 입력 단자에는 가변 저항 VR2b가 접속되고, 비반전 입력 단자에는 가변 저항 VR3b가 접속되고, 반전 입력 단자와 반전 출력 단자 사이에는 저항 R7b가 접속되며, 비반전 입력 단자와 비반전 출력 단자 사이에는 저항 R9b가 접속된다. 제9 연산 증폭 회로(41b)의 반전 출력 단자는, 비교기(4)의 비반전 입력 단자에 접속되고, 비반전 출력 단자는, 비교기(4)의 반전 입력 단자에 접속된다. 제9 연산 증폭 회로(41b)는, 가변 저항 VR2b, VR3b의 저항값을 변화시킴으로써, 6㏈ 또는 12㏈의 2단계에서 게인을 전환할 수 있다. Variable resistor VR2b is connected to the inverting input terminal of the ninth operational amplifier circuit 41b, variable resistor VR3b is connected to the non-inverting input terminal, and resistor R7b is connected between the inverting input terminal and the inverting output terminal. The resistor R9b is connected between the terminal and the non-inverting output terminal. The inverting output terminal of the ninth operational amplifier circuit 41b is connected to the non-inverting input terminal of the comparator 4, and the non-inverting output terminal is connected to the inverting input terminal of the comparator 4. The ninth operational amplifier circuit 41b can switch the gain in two stages of 6 Hz or 12 Hz by changing the resistance values of the variable resistors VR2b and VR3b.

제10 연산 증폭 회로(23a)의 반전 입력 단자에는 가변 저항 VR11a가 접속되고, 비반전 입력 단자에는 기준 전압 V_ref가 공급되고, 반전 입력 단자와 출력 단자 사이에는 저항 R13a가 접속된다. 제10 연산 증폭 회로(23a)도, 제8 연산 증폭 회로(41a)와 마찬가지로, 가변 저항 VR11a의 저항값을 변화시킴으로써, 0㏈ 내지 12㏈ 의 범위를 8단계에서 게인을 전환할 수 있다. The variable resistor VR11a is connected to the inverting input terminal of the tenth operational amplifier circuit 23a, the reference voltage V _ref is supplied to the non-inverting input terminal, and the resistor R13a is connected between the inverting input terminal and the output terminal. Similarly to the eighth operational amplifier circuit 41a, the tenth operational amplifier circuit 23a can switch the gain in eight steps in the range of 0 Hz to 12 Hz by changing the resistance value of the variable resistor VR11a.

제11 연산 증폭 회로(23b)의 반전 입력 단자에는 가변 저항 VR11b가 접속되 고, 비반전 입력 단자에는 기준 전압 V_ref가 공급되고, 반전 입력 단자와 출력 단자 사이에 저항 R13b가 접속된다. 제11 연산 증폭 회로(23b)도, 제9 연산 증폭 회로(41b)와 마찬가지로, 가변 저항 VR11b의 저항값을 변화시킴으로써, 6㏈ 또는 12㏈의 2단계에서 게인을 전환할 수 있다. The variable resistor VR11b is connected to the inverting input terminal of the eleventh operational amplifier circuit 23b, the reference voltage V _ref is supplied to the non-inverting input terminal, and the resistor R13b is connected between the inverting input terminal and the output terminal. Similar to the ninth operational amplifier circuit 41b, the eleventh operational amplifier circuit 23b can switch the gain in two stages of 6 Hz or 12 Hz by changing the resistance value of the variable resistor VR11b.

본 실시예에 있어서, 제1 연산 증폭 회로(9)가 제1 증폭 회로에 상당하고, 제8 연산 증폭 회로(41a)가 제2 증폭 회로에 상당하고, 제9 연산 증폭 회로(41b)가 제3 증폭 회로에 상당하고, 제3 연산 증폭 회로(22)가 제1 검출용 증폭 회로에 상당하고, 제10 연산 증폭 회로(23a)가 제2 검출용 증폭 회로에 상당하며, 제11 연산 증폭 회로(23b)가 제3 검출용 증폭 회로에 상당한다. In the present embodiment, the first operational amplifier circuit 9 corresponds to the first amplifier circuit, the eighth operational amplifier circuit 41a corresponds to the second amplifier circuit, and the ninth operational amplifier circuit 41b is formed into the first amplifier circuit. It corresponds to three amplification circuits, the third operational amplifier circuit 22 corresponds to the first detection amplifier circuit, the tenth operational amplifier circuit 23a corresponds to the second detection amplifier circuit, and the eleventh operational amplifier circuit. Reference numeral 23b corresponds to the third detection amplifier circuit.

상기한 바와 같이, 본 실시예에서는, RF 증폭기(3d, 19a)의 출력측의 연산 증폭 회로가 2단의 연산 증폭 회로로 변경되고, 전단의 제8 및 제10 연산 증폭 회로(41a, 23a)에 의해 게인을 미세 조정하여, 후단의 제9 및 제11 연산 증폭 회로(41b, 23b)에 의해 게인을 더욱 크게 조정할 수 있다. As described above, in the present embodiment, the operational amplifier circuit on the output side of the RF amplifiers 3d and 19a is changed to the operational amplifier circuit in two stages, and the eighth and tenth operational amplifier circuits 41a and 23a in the previous stage are changed. By adjusting the gain finely, the gain can be further increased by the ninth and eleventh operational amplifier circuits 41b and 23b.

상기한 각 실시예의 신호 재생 회로는, CD-ROM 드라이브용 반도체 집적 회로의 RF 증폭기부로서 이용할 수 있고, 이하 그 예에 대해 설명한다. 도 8은, 상기한 각 실시예의 신호 재생 회로를 RF 증폭기부로서 이용하는 CD-ROM 드라이브용 반도체 집적 회로의 구성을 나타내는 블록도이다. The signal reproducing circuit of each of the embodiments described above can be used as an RF amplifier section of a semiconductor integrated circuit for a CD-ROM drive, and an example thereof will be described below. Fig. 8 is a block diagram showing the structure of a semiconductor integrated circuit for a CD-ROM drive using the signal reproducing circuit of each of the above-described embodiments as an RF amplifier section.

도 8에 도시한 반도체 집적 회로(200)는, RF 증폭기부(201), DSP (디지털 시그널 프로세서: 202), DAC (디지털·아날로그 변환기: 203), 서보 회로(204), 마이 크로 컴퓨터(205), 에러 정정 회로(206) 및 DRAM (다이내믹 랜덤 액세스 메모리: 207)을 포함한다. The semiconductor integrated circuit 200 shown in FIG. 8 includes an RF amplifier unit 201, a DSP (digital signal processor 202), a DAC (digital-analog converter: 203), a servo circuit 204, and a microcomputer 205. ), An error correction circuit 206 and a DRAM (dynamic random access memory: 207).

반도체 집적 회로(200)는 RF 증폭기부(201), DSP(202), DAC(203), 서보 회로(204), 마이크로컴퓨터(205), 에러 정정 회로(206) 및 DRAM(207)을 CMOS (Complementary Metal Oxide Semiconductor) 프로세스에 의해 집적화하여 1칩화한 CMOS 집적 회로이다. 또, DRAM(207)은 비용적인 관점으로부터, 별개의 칩으로 하고, RF 증폭기부(201), DSP(202), DAC(203), 서보 회로(204), 마이크로컴퓨터(205) 및 에러 정정 회로(206)를 CMOS 집적 회로로서 1칩화하고, 이들을 동일 패키지 내에 밀봉하도록 하여도 좋다. The semiconductor integrated circuit 200 uses the RF amplifier unit 201, the DSP 202, the DAC 203, the servo circuit 204, the microcomputer 205, the error correction circuit 206, and the DRAM 207 in a CMOS ( Complementary Metal Oxide Semiconductor) is a CMOS integrated circuit integrated into a single chip. The DRAM 207 is a separate chip from the viewpoint of cost, and the RF amplifier unit 201, the DSP 202, the DAC 203, the servo circuit 204, the microcomputer 205, and the error correction circuit are described. One chip 206 may be formed as a CMOS integrated circuit, and these may be sealed in the same package.

광 픽업(210)에 의해 CD-ROM 디스크 상에 기록된 데이터가 RF 신호로 변환되고, RF 증폭기부(201)로 출력된다. RF 증폭기부(201)로서는, 예를 들면, 도 7에 도시한 신호 재생 회로가 이용되고, 입력된 RF 신호로부터 상기한 처리에 의해 포커스 에러 신호, 트랙킹 에러 신호 및 재생 신호 (EFM 신호) 등을 생성하고, DSP(202)로 출력한다. 또, RF 증폭기부(201)로서는, 도 1 등에 도시한 다른 신호 재생 회로를 이용하여도 좋다. Data recorded on the CD-ROM disc by the optical pickup 210 is converted into an RF signal and output to the RF amplifier unit 201. As the RF amplifier unit 201, for example, a signal reproducing circuit shown in Fig. 7 is used, and a focus error signal, a tracking error signal, a reproducing signal (EFM signal) and the like are input from the input RF signal by the above-described processing. It generates and outputs to DSP (202). As the RF amplifier unit 201, another signal reproducing circuit shown in Fig. 1 or the like may be used.

DSP(202) 및 서보 회로(204)는, 포커스 에러 신호 및 트랙킹 에러 신호 등으로부터 광 픽업(210)을 제어하기 위한 제어 신호를 작성하고, 구동 회로(220)로 출력한다. 구동 회로(220)는 입력된 제어 신호에 따라서 광 픽업(210) 내의 액튜에이터를 구동하고, 양호한 RF 신호를 재생하도록 광 픽업(210)이 제어된다. The DSP 202 and the servo circuit 204 generate a control signal for controlling the optical pickup 210 from the focus error signal, the tracking error signal, and the like, and output the control signal to the drive circuit 220. The drive circuit 220 drives the actuator in the optical pickup 210 according to the input control signal, and the optical pickup 210 is controlled to reproduce a good RF signal.

에러 정정 회로(206)는 DRAM(207)을 이용하여 재생 데이터의 에러 정정을 행 하고, 음성 신호를 재생하는 경우에는 DAC(203)에 의해 재생 데이터를 아날로그 신호로 변환하여 출력한다. The error correction circuit 206 performs error correction of the reproduction data using the DRAM 207, and in the case of reproducing an audio signal, the DAC 203 converts the reproduction data into an analog signal and outputs it.

마이크로컴퓨터(205)는, 드라이브 전체의 동작을 제어하는 시스템 제어기로서 기능하고, 필요에 따라서 DSP(202) 등과 데이터 등을 송수신하고, CD-ROM 드라이브의 여러가지 동작이 실행된다. The microcomputer 205 functions as a system controller for controlling the operation of the entire drive, transmits and receives data such as the DSP 202 and the like as needed, and executes various operations of the CD-ROM drive.

상기한 바와 같이, 도 8에 도시한 반도체 집적 회로(200)에서는, RF 증폭기부(201)로서, 회로의 고속성을 유지하면서, 슬라이스 레벨의 조정 기능을 소규모의 회로 면적에서 실현할 수 있는 신호 처리 회로를 이용하고 있으므로, 다른 블록을 포함해서 CMOS 프로세스에 의해 1칩화함으로써 소형이고, 또한 고성능의 CD-ROM 용의 1칩 CMOS 집적 회로를 실현할 수 있다. As described above, in the semiconductor integrated circuit 200 illustrated in FIG. 8, as the RF amplifier unit 201, signal processing that can realize a slice level adjustment function in a small circuit area while maintaining the high speed of the circuit. Since the circuit is used, a single-chip CMOS integrated circuit for a compact and high-performance CD-ROM can be realized by one chip by a CMOS process including other blocks.

또, 상기한 각 실시예에 있어서는, 이하와 같이 변경하는 것도 가능하며, 그 경우에서도 마찬가지의 작용 효과를 발휘할 수 있다. In addition, in each said embodiment, it is also possible to change as follows, and the same effect can be exhibited also in that case.

(1) 차지 펌프 회로(7)의 출력측을, 저항 R1을 통해 파형 정형 회로(10)의 비반전 입력 단자에 접속하고, 저항 R1과 파형 정형 회로(10)의 비반전 입력 단자 사이에 적분 캐패시터 C1의 플러스측 전극을 접속한다. 그리고, 제1 연산 증폭 회로(9)의 비반전 입력 단자에는, 기준 전압 V_ref를 입력한다. (1) The output side of the charge pump circuit 7 is connected to the non-inverting input terminal of the waveform shaping circuit 10 via the resistor R1, and an integral capacitor is provided between the resistor R1 and the non-inverting input terminal of the waveform shaping circuit 10. The positive side electrode of C1 is connected. The reference voltage V _ref is input to the non-inverting input terminal of the first operational amplifier circuit 9.

(2) 차지 펌프 회로(7)의 출력측을, 저항 R1을 통해 제2 연산 증폭 회로(11, 41)의 비반전 입력 단자에 접속하고, 저항 R1과 제2 연산 증폭 회로(11, 41)의 비반전 입력 단자 사이에 적분 캐패시터 C1의 플러스측 전극을 접속한다. 그리고, 제1 연산 증폭 회로(9)의 비반전 입력 단자에는, 기준 전압 V_ref를 입력한다. (2) The output side of the charge pump circuit 7 is connected to the non-inverting input terminal of the second operational amplifier circuits 11 and 41 via the resistor R1, and the resistance R1 and the second operational amplifier circuits 11 and 41 are connected. The positive side electrode of the integrating capacitor C1 is connected between the non-inverting input terminals. The reference voltage V _ref is input to the non-inverting input terminal of the first operational amplifier circuit 9.

(3) RF 증폭기(3)를 단일의 연산 증폭 회로로 구성한다. (3) The RF amplifier 3 is composed of a single operational amplifier circuit.

(4) 에러 검출 또는 에러 보정 회로(24)에 있어서, 이하의 동작을 행한다. (4) In the error detection or error correction circuit 24, the following operations are performed.

(a) 피크값이 일정 레벨보다 낮아진 것을 검출하여 디스크면의 상처라고 판정한다. (a) Detecting that the peak value is lower than a predetermined level, it is determined that the disc surface is damaged.

(b) 보텀값이 일정 레벨보다 높아진 것을 검출하여 미러 변조라고 판정한다. (b) It is determined that the bottom value is higher than a predetermined level and determines that the mirror modulation is performed.

(c) 피크값과 보텀값과의 차분값을 이용하여, RF 증폭기(3, 3 a∼3d) 또는 RF 증폭기(19, 19a)의 게인 제어를 행한다. (c) Gain control of the RF amplifiers 3, 3a to 3d or the RF amplifiers 19 and 19a is performed using the difference value between the peak value and the bottom value.

상술한 바와 같이 본 발명에 따르면, 슬라이스 레벨의 조정 기능을 소규모의 면적으로 실현할 수 있다.As described above, according to the present invention, the function of adjusting the slice level can be realized in a small area.

Claims

In the signal processing circuit,

An amplifier circuit for amplifying the input signal,

A conversion circuit for converting the output from the amplifier circuit to a digital signal based on a first reference value;

A feedback circuit for integrating the digital signal from the conversion circuit and feeding back a second reference value of the amplifier circuit,

The amplifier circuit includes a first amplifier circuit located on the input side and a second amplifier circuit located on the output side,

And a waveform shaping circuit for shaping the waveform between the first amplifying circuit and the second amplifying circuit.

The method of claim 1,

And the amplifying circuit amplifies the difference between the input signal and the second reference value.

delete

The method of claim 2,

At least a part of the amplifier circuit includes a fully differential amplifier circuit,

And an output of one of the fully differential amplifier circuits is input to the conversion circuit as the first reference value.

The method of claim 1,

And the feedback circuit integrates the digital signal from the conversion circuit and feeds it back to the first amplifier circuit.

The method of claim 2,

The feedback circuit includes an integration capacitor,

And a charge and discharge circuit for charging and discharging said integrating capacitor in accordance with the level of the digital signal from said conversion circuit.

In the signal processing circuit,

An amplifier circuit for amplifying the input signal,

A detection amplifier circuit for amplifying the input signal,

And a detection circuit for detecting a DC component of the input signal from at least one of a peak value and a bottom value of the signal amplified by the detection amplifier circuit.

The method according to claim 1 or 7,

The signal processing circuit processes an output signal from the optical pickup,

And a circuit different from the signal processing circuit is formed by one chip by a CMOS integrated circuit.

The method of claim 7, wherein

The detection circuit includes at least one of a peak hold circuit for detecting and holding a peak value of a signal before being amplified by the amplifying circuit and a bottom hold circuit for detecting and holding a bottom value of a signal before being amplified by the amplifying circuit. Including signal processing circuit.

The method of claim 7, wherein

The detection circuit,

At least two stages of the detection amplifier circuit of the first detection amplifier circuit located on the input side and the second detection amplifier circuit located on the output side;

A peak hold circuit for detecting and holding a peak value of an output signal of the second detection amplifier circuit;

And a bottom hold circuit for detecting and holding a bottom value of an output signal of the second detection amplifier circuit.

The method of claim 7, wherein

The detection circuit,

A first detecting amplifier circuit located at an input side;

A second detecting amplifier circuit for amplifying the output signal of the first detecting amplifier circuit;

A third detecting amplifier circuit for amplifying the output signal of the second detecting amplifier circuit;

A peak hold circuit for detecting and holding a peak value of an output signal of the third detection amplifier circuit;

And a bottom hold circuit for detecting and holding a bottom value of an output signal of the third detection amplifier circuit.

The method of claim 9,

And the amplifying circuit comprises at least two stage amplifying circuits of a first amplifying circuit positioned at an input side and a second amplifying circuit positioned at an output side.

The method of claim 9,

The amplification circuit,

A first amplifier circuit located at an input side,

A waveform shaping circuit for shaping a waveform of an output signal of the first amplifying circuit;

A second amplifier circuit for amplifying an output signal of the waveform shaping circuit;

Located on the output side, including a third amplifier circuit for amplifying the output signal of the second amplifier circuit,

The second and third amplifier circuits include a fully differential amplifier circuit,

A signal processing circuit of which one output of the third amplifying circuit is input to the conversion circuit as the first reference value.

The method of claim 13,

The method of claim 9,

The feedback circuit,

Integral capacitors,

delete