KR100720547B1 - 비트 역인터리버 및 이를 이용한 ｄｍｂ 수신기 - Google Patents

Abstract

본 발명은 수신기 내의 비트 역인터리버(Bit Deinterleaver)가 무선 채널 상태가 좋은 경우 뿐만 아니라 무선 채널 상태가 좋지 않은 경우에도 비트 역인터리버가 동작할 수 있도록 하기 위한 것으로서, 입력 비트가 들어올 때마다 차례로 슈퍼 프레임 단위로 입력 비트에 어드레스를 생성하고, 일정한 지연후에 출력 슈퍼 프레임 시작 신호를 생성하는 메모리 어드레스 제어부와, 상기 메모리 어드레스 제어부에서 생성된 어드레스를 이용하여 각 메모리 브랜치에 해당 입력비트를 저장하고, 상기 출력 슈퍼 프레임 시작 신호를 입력으로 저장된 입력 비트를 출력하는 메모리와, 입력 비트의 개수를 세어 센 입력 비트수가 슈퍼 프라임 크기만큼의 비트 수인 경우에는 기존의 역인터리빙 방식에 의하여 역인터리빙 하도록 하고, 센 입력 비트 수가 슈퍼 프라임 크기와 다른 경우에는 센 비트 수가 슈퍼 프레임 크기가 될 때마다 출력 슈퍼 프레임 시작 신호를 생성하여 메모리 어드레스 제어부에서 생성되는 출력 슈퍼 프레임 시작 신호를 강제적인 변경하는 카운터 제어부를 포함하여 구성되는데 있다.

비트 역인터리버, DMB 수신기, 슈퍼 프레임

Description

비트 역인터리버 및 이를 이용한 ＤＭＢ 수신기{bit De-interlever and DMB receiver using the same}

도 1 은 일반적인 DMB 수신기의 개념적인 블럭도를 나타낸 도면

도 2 는 DMB 수신기의 비트 인터리버 및 비트 역인터리버의 개념도

도 3 은 종래기술에 따른 비트 역인터리버의 구조를 나타낸 도면

도 4 는 무선 채널의 상태가 좋은 경우에 비트 역인터리버의 입력 및 출력을 나타낸 타이밍도

도 5 는 종래기술에 따른 무선 채널의 상태가 좋지 않은 경우에 비트 역인터리버의 입력 및 출력을 나타낸 타이밍도

도 6 은 본 발명에 따른 비트 역인터리버의 구조를 나타낸 도면

도 7 은 본 발명에 따른 무선 채널의 상태가 좋지 않은 경우에 비트 역인터리버의 입력 및 출력을 나타낸 타이밍도

*도면의 주요부분에 대한 부호의 설명

10 : 튜너 11 : AGC

12 : A/D 변환기 13 : 서처(searcher)

141~14n : 트래커(tracker) 151~15n : 역확산기

16 : RAKE 합성기

17 : 프레임 및 슈퍼 프레임 타이밍 추출회로

18 : 파일럿 비터비 복호기 19 : 시간 역인터리버

20 : 파일럿 역인터리빙 21 : 비터비 복호기

22 : 파일럿 RS 복호기 23 : 바이트 역인터리빙

24 : 데이터 모드 검출기 25 : RS 복호기

26 : A/V 데이터 복호기 27 : 주파수 옵셋 추정기

30 : 파일럿 복조부 40 : FEC

100 : 메모리 어드레스 제어부 200 : 메모리

300 : 카운트 제어부

본 발명은 위성 DMB 시스템에 관한 것으로, 특히 수신기 내의 비트 역인터리버 및 이를 이용한 DMB 수신기에 관한 것이다.

DMB(Digital Multimedia Broadcasting: 디지털 멀티미디어 방송, 이하 DMB)시스템은 크게 지상파 DMB와 위성 DMB로 나눌 수 있다.

상기 지상파 DMB는 OFDM을 기반으로 하여 이동 중에 오디오 및 비디오 서비스를 제공하며, 상기 위성 DMB는 CDM을 기반으로 하여 위성체와 이를 보완하는 지상의 갭필러를 이용하여 이동 중에 오디오 및 비디오 서비스를 가능하게 하는 것이다.

현재 한국 및 일본에서 채택된 위성 DMB의 기술표준은 ITU에서 규정한 시스템 방식으로 기본적으로 CDM(Code Division Multiplexing : 부호 분할 다중 방식, 이하 CDM)전송방식을 취하며, CD급 음질과 다양한 채널을 이용한 날씨, 교통, 비디오 정보 등을 방송하는 대표적인 통신, 방송 융합의 신개념 서비스이다.

위성 DMB는 상향 13.824 ~ 13.883GHz대역과 하향 2.630 ~ 2.655GHz 및 12.21 ~ 12.23GHz대역의 주파수를 사용하며, 최대 64채널(한국, 일본 각 32채널)을 지원하고, 전국방송으로서 커버리지가 넓은 특징이 있다.

또한, 위성 DMB의 전송채널은 무선 이동수신 채널로서, 수신신호의 크기(Amplitude)가 시변(Time-Varying)할 뿐만 아니라, 이동 수신의 영향으로 수신신호 스펙트럼의 도플러 천이(Doppler shift)가 발생한다.

이러한 채널환경 하에서의 송수신을 고려하여, 위성 DMB 송신 방식은 CDM 방식을 채택하였으며, 시간 영역 신호에 대한 인터리빙(Interleaving)을 수행하여, 전송 채널에서 발생하는 에러를 정정할 수 있도록 하였다.

이때, 상기 CDM 방식은 전송하려는 데이터에 데이터보다 훨씬 빠른 전송률을 갖는 의사잡음(Pseudo Noise) 신호를 곱함으로써 주파수 확산을 시켜 전송하는 방식으로 넓은 대역에 걸쳐 신호가 존재하므로 협대역신호 간섭(Narrow-band interference)에 강한 특성을 가진다. 또한, 레이크(rack) 구조의 수신기를 통해 다중 경로에 의한 수신성능 열화를 줄일 수 있다.

그러나, 제어채널인 상기 파일럿 채널은 인터리버 사이즈 및 길쌈 부호화율(Convolutional Coding Rate)에 대한 정보를 담고 있으므로 반드시 복조되어야 한 다. 따라서, 수신기 내의 비트 역인터리버가 무선 채널 상태가 좋지 않을 경우에 비트 역인터리버의 동작이 제대로 이루어지지 않게 되어 오류 정정 능력이 떨어지게 된다. 이에 따라, 인터리버 사이즈 및 길쌈 부호화율(Convolutional Coding Rate)에 대한 정보를 복조하는데 문제를 가지게 된다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 수신기 내의 비트 역인터리버(Bit Deinterleaver)가 무선 채널 상태가 좋은 경우 뿐만 아니라 무선 채널 상태가 좋지 않은 경우에도 비트 역인터리버가 동작할 수 있도록 하는데 그 목적이 있다.

또한, 이전에 입력된 메모리내의 비트를 최대한 활용할 수 있도록 하여 오류 정정 능력을 향상시키도록 하는데 다른 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 비트 역인터리버의 특징은 입력 비트가 들어올 때마다 차례로 슈퍼 프레임 단위로 입력 비트에 어드레스를 생성하고, 일정한 지연후에 출력 슈퍼 프레임 시작 신호를 생성하는 메모리 어드레스 제어부와, 상기 메모리 어드레스 제어부에서 생성된 어드레스를 이용하여 각 메모리 브랜치에 해당 입력비트를 저장하고, 상기 출력 슈퍼 프레임 시작 신호를 입력으로 저장된 입력 비트를 출력하는 메모리와, 입력 비트의 개수를 세어 센 입력 비트수가 슈퍼 프라임 크기만큼의 비트 수인 경우에는 기존의 역인터리빙 방식에 의하여 역인터리빙 하도록 하고, 센 입력 비트 수가 슈퍼 프라임 크기와 다른 경우 에는 센 비트 수가 슈퍼 프레임 크기가 될 때마다 출력 슈퍼 프레임 시작 신호를 생성하여 메모리 어드레스 제어부에서 생성되는 출력 슈퍼 프레임 시작 신호를 강제적인 변경하는 카운터 제어부를 포함하여 구성되는데 있다.

이때, 상기 카운터 제어부는 생성되는 출력 슈퍼 프레임 시작신호를 생성한 후에 입력 비트의 개수를 세는 카운터를 0(zero)으로 세팅하는 것이 바람직하다.

그리고 상기 카운터 제어부는 생성되는 출력 슈퍼 프레임 시작신호를 생성한 후에 상기 메모리 어드레스 제어부 내의 카운터 값을 0으로 세팅하는 것이 바람직하다.

또한, 상기 카운터 제어부에서 생성되는 출력 슈퍼 프레임 시작에 해당하는 비트는 27번 메모리 브랜치로 이동하는 것이 바람직하다.

아울러, 상기 카운터 제어부에서 생성되는 출력 슈퍼 프레임 크기는 39168 비트인 것이 바람직하다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 비트 역인터리버를 이용한 위성 DMB 시스템의 특징은 위성 DMB 방송 규격에 따라 전송된 DMB 신호를 디지털 신호로 바꾸고, 이를 다시 복조하여 출력하는 DMB 수신기에 있어서, 상기 DMB 수신기의 FEC(Forward Error Correction)단의 비트 역인터리버가 상기 도시된 구조로 구성되는데 있다.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 비트 역인터리버 및 이를 이용한 위성 DMB 시스템의 바람직 한 실시예에 대하여 첨부한 도면을 참조하여 설명한다. 이때, 중복되는 설명을 피하고, 설명의 용이성을 위해 종래의 비트 인터리버와 본 발명의 비트 인터리버를 비교해가면서 설명하도록 한다.

도 1 은 일반적인 DMB 수신기의 개념적인 블럭도를 나타낸 도면이다.

도 1과 같이, 안테나로 입력된 수신신호는 튜너(10)를 거쳐 기저대역(Baseband)으로 변환되며, AGC(11)는 A/D(12)로 입력되는 신호의 크기를 일정하게 유지시키기 위하여, 수신된 신호의 전력(power)을 측정하여 계산된 이득값을 곱해주고, A/D(12)는 AGC(11)에 의해 크기가 비교적 일정해진 신호를 표본화(Sampling)하여 아날로그 신호를 디지털 신호로 변환시켜준다.

이때, 상기 CDM 전송방식에서 신호를 복조하기 위해서는 신호의 확산에 사용된 의사잡음 시퀀스(pseudo-noise sequence)의 포착이 우선되어야 하는데 이 과정은 신호의 포착(acquisition)과 추적(tracking)의 두 단계로 이루어진다.

상기 의사잡음시퀀스의 구분 단위를 칩(chip)이라 하는데, 상기 신호 포착이란 수신기에서 신호동기를 1/2 칩 이내로 확보하는 과정이며, 서처(searcher)(13)에서 수행된다. 또한, 상기 신호 추적은 이렇게 찾은 신호의 동기를 미세하게 맞추는 것을 말하며 트래커(tracker)(141~14n)에서 수행된다.

이렇게 해서 동기를 맞춘 신호는 역확산부(151~15n)를 통해 수신기에서 생성한 의사잡음시퀀스를 곱함으로써 역확산시키고, CDM 채널을 구분하는데 사용된 WALSH 코드를 곱함으로써 원하는 CDM 채널의 심볼을 추출한다.

이 과정은 서처(searcher)(13)가 찾아준 모든 다중 경로에서 수행되며, 각각 을 핑거(Finger)라 부른다.

이때, 주파수 옵셋 추정기(27)는 각 핑거 별로 주파수 옵셋을 추정하여 이를 합성한 뒤에, 튜너로 피드백하여 주파수 옵셋을 보정하는 역할을 한다.

이렇게 해서 추출한 심볼은 RAKE 합성기(16)에서 합성되는데, 이때 수신채널환경을 추정(Channel Estimation)해서 보상함으로써 수신성능을 향상시키는 방식을 취하기도 한다.

이때, 상기 RAKE 합성기(16)에서의 RAKE 합성은 복조를 원하는 모든 CDM 채널에 대해서 수행되며, 이후 파일럿 비터비 복호기(18), 파일럿 역인터리빙(20), 파일럿 RS 복호기(22)로 구성된 파일럿 복조부(30)에서 파일럿 신호를 추출해서 복호하게 된다.

그리고 데이터 모드 검출기(24)를 거쳐 비트 역인터리빙(19), 비터비 복호기(21), 바이트 역인터리빙(23), RS 복호기(25)로 구성되는 FEC(Forward Error Correction)(40)을 통해 데이터의 오류를 정정한다. 이렇게 상기 FEC(40)에서 오류 정정된 데이터는 A/V 데이터 복호기(26)를 통해 복호되어 출력된다.

이때, 위성 DMB는 CDMA를 기반으로 하는 시스템으로 여러 데이터 채널이 시간적으로 병렬로 수신되는 구조를 가진다. 따라서, 무선 채널의 연집 오류(Burst Error)에 강인한 오류 정정을 위하여 비트 역인터리버(19)가 FEC(40)의 맨 앞 단에 위치한다.

즉, 도 2와 같이 위성 DMB의 비트 인터리버와 비트 역인터리버는 각각 메모리의 브랜치(branch) 들로 구성된다.

이때, 비트 인터리버와 비트 역인터리버는 슈퍼 프레임(super frame) 단위(39168개의 bit)의 입력 데이터를 비트 단위로 각 메모리 브랜치에 순차적으로 입력하는 구조를 가지고 있다.

따라서, 해당 메모리 브랜치에 들어있는 비트 데이터 전체가 1 비트 이동(shift) 하게 되면서 출력 비트가 나오게 되는데, 비트 인터리버에 입력 비트가 각기 다른 메모리 길이의 브랜치로 들어가기 때문에 출력으로 나오는데 걸리는 지연이 각각 달라지게 된다.

그러므로, 비트 인터리버의 입력인 슈퍼 프레임 단위의 비트 데이터는 인터리빙(Interleaving) 후에 그 위치가 여러 슈퍼 프레임에 걸쳐서 섞이게 되며, 이렇게 전송되는 비트 데이터는 수신 후 비트 역인터리버(19)를 거쳐 원래의 순서로 되돌려지게 된다.

이때, 비트 역인터리버(19)의 내부 메모리를 통과해야하기 때문에 일정한 값의 지연 후에 인터리빙 전의 원래 순서로 되돌려지게 된다.

따라서, 인터리빙 후에 전송 도중 연집 오류가 발생하더라도 연집 오류가 발생한 비트들의 위치가 역인터리빙(Deinterleaving) 후에는 다시 원래의 비트 위치로 돌아가게 되므로 결과적으로 흩어지는 효과를 얻게된다.

이에 따라, 연집 오류가 발생하더라도 역인터리빙을 통하여 랜덤 오류화 하는 것이 비트 역인터리버(19)의 주된 기능이라고 하겠다.

비터비 디코더(Viterbi Decoder)는 랜덤 오류에 강인한 면을 가지고 있기 때문에 오류 정정시 연집 오류를 막아줌으로써 오류 정정 능력을 더욱 향상시킬 수 있다.

그래서 도 2에서 m은 비트 인터리빙 모드에 따라 다른 값을 가지고, 위성 DMB는 8개의 모드를 지원한다.

즉, 모드(mode)에 따라 0(mode 0), 53(mode 1), 109(mode 2), 218(mode 3), 436(mode 4), 654(mode 5), 981(mode 6), 1308(mode 7)로 정해져 있다.

이 값은 파일럿 채널(pilot channel)을 통해 수신기로 전달되며, 파일럿 채널(pilot channel)의 복호화 후에 데이터 채널로 전달된다.

여기서 모드는 각 브랜치의 메모리의 크기를 결정하게 된다. 그리고 비트 역인터리버는 각 데이터 채널에 대해 독립적으로 동작한다.

도 3은 일반적인 비트 역인터리버 구조이다.

도 3과 같이 입력 비트는 메모리 어드레스 제어부(Memory Address Control Logic)(100)에 들어가 이 메모리 어드레스 제어부(100)가 연산하는 메모리 브랜치(200)에 입력으로 들어가고, 이 메모리 브랜치(200)로부터 출력 비트를 생성한다.

이때, 상기 메모리 어드레스 제어부(100)는 입력 비트가 들어올 때마다 각 메모리 브랜치(200)에 차례로 입력 비트에 어드레스(address)를 생성한다. 또한 슈퍼 프레임 시작의 처음 비트는 항상 27번째 메모리 브랜치(200)에 입력되는 약속을 따라야 한다.(위성 DMB 송신기의 spec에 의해 정의된 부분이다.)

그러므로 무선 채널의 상태가 좋은 경우에는 도 4와 같이 FEC(40)의 입력은 정확하게 슈퍼 프레임 단위로 들어오게 된다. 도 4는 슈퍼 프레임 단위로 정확한 개수를 유지하며 입력 비트가 수신되는 경우이다.

이렇게 입력 비트가 들어오면 이에 따라 메모리 브랜치(200)가 결정되게 되고, 이때의 출력은 입력에 대하여 미리 결정된 지연 K 후에 나타나게 된다.

이러한 지연은 메모리 어드레스 제어부(100) 내의 카운터에 의하여 유지된다.

기존의 비트 역인터리버의 구조에 따르면 이 카운터는 슈퍼 프레임 스타트 신호가 입력되면 일정한 K 값 후에 출력 슈퍼 프레임 시작 신호를 만들게 된다.

도 4에서 슈퍼 프레임 스타트 신호는 슈퍼 프레임 시작을 의미하는 신호이다.

하지만, 수신 전력이 낮다든지 심각한 페이딩(fading) 상황과 같이 무선 채널의 상태가 좋지 않은 경우에는 FEC(40)의 입력이 슈퍼 프레임 단위로 정확하게 들어오는 것을 보장할 수 없게 된다.

도 5의 경우는 무선 채널의 상태가 좋지 않아 슈퍼 프레임 내 비트 개수가 원래 정해진 비트 수(39168 bit)와 다른 비트 개수의 데이터가 입력으로 들어오는 경우이다.

도 5에서 나타내고 있는 실시예와 같이, 두 번째 슈퍼 프레임 시작 신호가 예상한 위치와 다른 위치에서 발생했다.

이와 같은 경우가 발생하면 기존의 방식으로 동작하게 되면 입력 비트가 메모리 브랜치(200)에 순차적으로 들어가서 출력 비트가 나오게 되기 때문에, 슈퍼 프레임의 크기가 달라지게 되면 슈퍼 프레임 시작 시점의 비트가 27번째 메모리 브랜치(200)에 들어가지 않게 되는 경우가 발생한다.

이런 상황이 발생하게 되면 옳지 않은 메모리 브랜치(200)에 입력 비트가 들어가고 출력 비트가 나오게 되므로 역인터리빙이 불가능해진다.

이를 개선하기 위해 본 발명에서는 도 6과 같은 구조를 제안한다.

도 6과 같이, 메모리 어드레스 제어부(100)의 앞에 내부 카운터를 제어하는 카운터 제어부(300)를 더 구성한다.

상기 카운터 제어부(300)의 기능은 입력 비트의 개수를 세어 슈퍼 프라임 크기만큼 비트 수인 39168개인 경우에는 기존의 역인터리빙 방식에 의하여 역인터리빙 하도록 한다.

그리고 도 7과 같이 입력 비트 수 39168과 다른 경우에는 상기 카운터 제어부(300)에서 센 비트 수가 39168이 될 때마다 입력 비트의 개수를 세는 카운터를 0(zero)으로 만들고, 다음 단의 메모리 어드레스 제어부(100) 내의 카운터 값을 0으로 만들어주는 제어 신호를 보내어 출력 슈퍼 프레임 시작 신호가 생성되도록 한다.

그러면, 이후에 입력으로 들어오는 슈퍼 프레임 시작 신호와 함께 강제적으로 이 슈퍼 프레임 시작에 해당하는 비트가 27번 메모리 브랜치로 가도록 하는 제어 신호를 보낸다.

따라서, 무선 채널이 안 좋은 경우에는 입력 비트로 들어오는 의미 없는 비트가 메모리에 들어가게 되겠지만, 이때, 메모리 브랜치의 순서를 항상 유지할 수 있게 되므로 입력되어 있던 메모리의 내용을 올바로 읽는 것이 가능하게 된다.

이와 같이 메모리에 입력된 비트를 최대한 활용할 수 있게 되고, 또한 의미 없는 비트가 입력으로 들어오더라도 메모리 브랜치에 쓰고 읽는 순서만 정확하게 유지된다면 역인터리빙 후에는 의미 없는 비트가 흩어지는 효과를 볼 수 있게 되므로 복호를 통하여 어느 정도는 정정 가능해지는 효과를 얻을 수 있을 것이다.

이상에서 설명한 바와 같은 본 발명에 따른 DMB 수신기의 비트 역인터리버는 무선 채널의 상태가 좋지 않은 경우에도 역인터리빙이 가능한 구조를 갖게 되고, 이전에 무선 채널의 상태가 좋았던 경우에 입력된 비트를 최대한 활용할 수 있게 할 수 있어 오류 정정시 오류 정정 능력을 향상시키도록 할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (6)

1. 입력 비트가 들어올 때마다 차례로 슈퍼 프레임 단위로 입력 비트에 어드레스를 생성하고, 일정한 지연후에 출력 슈퍼 프레임 시작 신호를 생성하는 메모리 어드레스 제어부와,

   상기 메모리 어드레스 제어부에서 생성된 어드레스를 이용하여 각 메모리 브랜치에 해당 입력비트를 저장하고, 상기 출력 슈퍼 프레임 시작 신호를 입력으로 저장된 입력 비트를 출력하는 메모리와,

   입력 비트의 개수를 카운트하여, 카운트되는 입력 비트 수가 슈퍼 프라임 크기의 비트 수와 다른 경우에는 카운트되는 비트 수가 슈퍼 프레임 크기가 될 때마다 출력 슈퍼 프레임 시작 신호를 생성하여 메모리 어드레스 제어부에서 생성되는 출력 슈퍼 프레임 시작 신호를 강제적으로 변경하는 카운터 제어부를 포함하는 것을 특징으로 하는 비트 역인터리버.
2. 제 1 항에 있어서,

   상기 카운터 제어부는 생성되는 출력 슈퍼 프레임 시작신호를 생성한 후에 입력 비트의 개수를 세는 카운터를 0(zero)으로 세팅하는 것을 특징으로 하는 비트 역인터리버.
3. 제 1 항에 있어서,

   상기 카운터 제어부는 생성되는 출력 슈퍼 프레임 시작신호를 생성한 후에 상기 메모리 어드레스 제어부 내의 카운터 값을 0으로 세팅하는 것을 특징으로 하는 비트 역인터리버.
4. 제 1 항에 있어서,

   상기 카운터 제어부에서 생성되는 출력 슈퍼 프레임 시작에 해당하는 비트는 27번 메모리 브랜치로 이동하는 것을 특징으로 하는 비트 역인터리버.
5. 제 1 항에 있어서,

   상기 카운터 제어부에서 생성되는 출력 슈퍼 프레임 크기는 39168 비트인 것을 특징으로 하는 비트 역인터리버.
6. 위성 DMB 방송 규격에 따라 전송된 DMB 신호를 디지털 신호로 바꾸고 이를 다시 복조하여 출력함에 있어, 데이터의 오류를 정정하는 FEC 단을 포함하는 DMB 수신기에 있어서,

   상기 FEC 단은 인터리버로 재배열되어 출력된 신호를 원래의 순서로 바꾸는 비트 역인터리버를 포함하며, 상기 역인터리버는

   입력 비트가 들어올 때마다 차례로 슈퍼 프레임 단위로 입력 비트에 어드레스를 생성하고, 일정한 지연후에 출력 슈퍼 프레임 시작 신호를 생성하는 메모리 어드레스 제어부와,

   상기 메모리 어드레스 제어부에서 생성된 어드레스를 이용하여 각 메모리 브랜치에 해당 입력비트를 저장하고, 상기 출력 슈퍼 프레임 시작 신호를 입력으로 저장된 입력 비트를 출력하는 메모리와,

   입력 비트의 개수를 카운트하여, 카운트되는 입력 비트 수가 슈퍼 프라임 크기의 비트 수와 다른 경우에는 카운트되는 비트 수가 슈퍼 프레임 크기가 될 때마다 출력 슈퍼 프레임 시작 신호를 생성하여 메모리 어드레스 제어부에서 생성되는 출력 슈퍼 프레임 시작 신호를 강제적으로 변경하는 카운터 제어부를 포함하는 것을 특징으로 하는 DMB 수신기.

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