KR100718120B1 - Fabrication method of Solder for flip-chip - Google Patents

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Abstract

플립 칩 솔더 제조방법이 개시된다. 개시된 플립 칩 솔더 제조방법은, (a)기판 상에 전극층을 증착하고 소정 형태로 패터닝한 다음, 전극층 상에 패시베이션층을 증착하고 패시베이션층 사이에 전극층이 노출되도록 패터닝하는 단계와 (b)전극층과 패시베이션층의 상면에 제1감광층을 도포하고 전극층 및 패시베이션층의 일부가 노출되도록 패터닝하는 단계와 (c)제1감광층, 전극층 및 패시베이션층의 상면에 제1 및 제2솔더 금속층을 순서대로 증착한 다음, 제2솔더 금속층의 표면에 제2감광층을 도포하고 전극층의 상면에 증착된 제2솔더 금속층이 노출되도록 패터닝하는 단계 및 (d)노출된 제2솔더 금속층의 상면에 솔더 범프를 형성한 다음, 제1 및 제2감광층을 제거하는 단계를 포함한다. 솔더 형성시 솔더 및 금속층 식각 공정을 제거하여 솔더 불량을 감소시켜 반도체 칩 패키지 공정의 전체적인 불량률을 감소시킬 수 있다. A method of manufacturing a flip chip solder is disclosed. A method of manufacturing a flip chip solder includes the steps of: (a) depositing an electrode layer on a substrate and patterning the electrode layer in a predetermined pattern, depositing a passivation layer on the electrode layer, and patterning the electrode layer between the passivation layers to expose the electrode layer; Applying a first photosensitive layer on an upper surface of the passivation layer and patterning the electrode layer and a portion of the passivation layer to expose the first passivation layer; and (c) patterning the first and second solder metal layers on the upper surface of the first photosensitive layer, (D) applying a solder bump on the upper surface of the exposed second solder metal layer; and (d) forming a second solder metal layer on the upper surface of the second solder metal layer by patterning the second solder metal layer, And then removing the first and second photosensitive layers. Solder and metal layer etch processes can be removed during solder formation to reduce solder failure and reduce the overall defect rate of the semiconductor chip package process.

Description

플립 칩 솔더 제조 방법{Fabrication method of Solder for flip-chip}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a flip-

도 1a 내지 도 1o는 본 발명의 실시예에 따른 플립 칩 솔더 제조 방법의 공정도. FIGS. 1A through 1O are process drawings of a flip chip solder manufacturing method according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호설명>Description of the Related Art [0002]

10 ; 기판 11 ; 금속층10; Substrate 11; Metal layer

12 ; 패시베이션층 13 ; 제3감광층12; A passivation layer 13; The third photosensitive layer

14 ; 솔더 금속층 15 ; 제4감광층14; Solder metal layer 15; The fourth photosensitive layer

16 ; 솔더 범프 16a ; 솔더 볼16; Solder bumps 16a; Solder ball

본 발명은 플립 칩 솔더 제조 방법에 관한 것으로, 보다 상세하게는 솔더의 손상을 방지하여 불량율을 감소시키는 플립 칩 솔더 제조 방법에 관한 것이다.The present invention relates to a flip chip solder manufacturing method, and more particularly, to a flip chip solder manufacturing method that prevents damage to a solder and reduces a defective ratio.

고성능 미세 전자 장치는 다른 미세 전자 장치와 전기적 연결을 위해 솔더 볼 또는 솔더 범프를 사용한다. 예를 들어, VLSI 칩은 솔더 볼 또는 솔더 범프에 의해 회로 보드에 전기적으로 연결된다. 이러한 연결 기술을 C4(Controlled Collapse Chip Connection) 또는 플립 칩 기술이라고 한다. High performance microelectronic devices use solder balls or solder bumps for electrical connection with other microelectronic devices. For example, a VLSI chip is electrically connected to a circuit board by solder balls or solder bumps. This connection technology is called Controlled Collapse Chip Connection (C4) or flip chip technology.                         

솔더 범프 기술은 처음 IBM에 의해 개발되었으며 미국특허 제5,234,149호에는 쉐도우 마스크를 이용하여 솔더 범프를 형성하는 방법이 개시되어 있다. 상기 종래 기술에서 전극으로는 알루미늄을 이용하고 금속층으로는 Ti, Cr, Cu 등을 이용하였고 캡핑층으로는 Au, Ti을 사용하였다. 캡핑층의 상면에는 PbTi 솔더를 증착하여 솔더 범프를 형성하였다. Solder bump technology was first developed by IBM, and U.S. Patent No. 5,234,149 discloses a method of forming solder bumps using a shadow mask. In the above-mentioned prior art, aluminum, Ti, Cr, Cu, etc. were used for the electrodes and Au and Ti were used for the capping layers. PbTi solder was deposited on the top surface of the capping layer to form a solder bump.

지금까지 전해도금에 의한 솔더 범프 기술이 개발되어 왔는데 전해도금은 대면적 기판과 솔더 범프에 특히 유용하다. 미국특허 제5,162,257호에 개시된 전해도금을 이용한 솔더의 제조방법은 "Under bump metallurgy"(UBM)층을 미세전기(microelectric) 기판 상에 스퍼터링 또는 이베포레이션을 이용하여 형성한다. 이러한 UBM은 기판과 접촉을 향상시키기 위한 층과 솔더가 부착될 수 있는 금속층 및 이러한 층 사이의 계면층 등으로 이루어져 구성된다. 상기 종래 기술에서 복수의 층은 공정 후에 여러 단계의 식각 공정을 필요로 한다. 하지만, 여러 식각 공정을 수행하더라도 UBM층을 완전히 제거하기 어렵고 또 이 층들이 솔더 범프 사이에 전기적인 쇼트를 일으킬 위험이 있다.Up until now, solder bump technology has been developed by electrolytic plating, which is particularly useful for large area substrates and solder bumps. The method of manufacturing solder using electrolytic plating disclosed in U.S. Patent No. 5,162,257 is to form an "Under bump metallurgy" (UBM) layer on a microelectronic substrate by sputtering or evaporation. Such a UBM is composed of a layer for improving contact with the substrate, a metal layer to which the solder can be adhered, and an interface layer between the layers. In the prior art, a plurality of layers require several stages of etching process after the process. However, even with several etch processes, it is difficult to completely remove the UBM layer and there is a risk that these layers will cause an electrical short between the solder bumps.

미국특허 제5,767,010호에 개시된 종래 기술에서는 알루미늄 전극과 패시베이션층 상에 Ti를 증착하고 상면에 UBM층을 증착한다. 이후 감광층을 패터닝한 후 전해도금에 의해 솔더 범프를 형성한 후 감광제 스트립퍼로 다시 감광제를 제거한다. 식각 공정에 의해 UBM층을 제거하는데 UBM 제거는 주로 염산을 사용한다. Ti층은 알루미늄 플로라이드로 버퍼링된 하이드로 플루오릭 산을 사용하여 제거한다. 하지만 이 식각제는 솔더 범프의 Ti를 선별적으로 식각하여 솔더 범프 표면에 약 4~5μm 정도의 Pb 리치층을 형성하는데 이 Pb 리치층은 후속 식각 공정인 Ti 식각 공정에서 PbO2로 변화된다. PbO2는 솔더 범프를 리플로우하여 솔더볼을 형성하는 과정에서 잔류 입자로 남아 불량의 원인이 된다. In the prior art disclosed in U.S. Patent No. 5,767,010, Ti is deposited on an aluminum electrode and a passivation layer, and a UBM layer is deposited on an upper surface. Thereafter, the photosensitive layer is patterned, and then solder bumps are formed by electrolytic plating, and then the photosensitive agent is removed again with the photosensitive agent stripper. Removal of UBM layer by etching process mainly uses hydrochloric acid. The Ti layer is removed using hydrofluoric acid buffered with aluminum fluoride. However, this etchant selectively etches the Ti of the solder bump to form a Pb-rich layer of about 4 to 5 μm on the surface of the solder bump. This Pb-rich layer is changed to PbO 2 in the subsequent etching process. PbO 2 remains as residual particles in the process of reflowing solder bumps to form solder balls, which causes defects.

따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 솔더의 손상을 제거하여 불량율을 감소시킨 플립 칩의 솔더 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and an object of the present invention is to provide a method of manufacturing a solder of a flip chip in which a defect rate is reduced by removing damage to the solder.

상기 기술적 과제를 달성하기 위하여 본 발명은,According to an aspect of the present invention,

(a)기판 상에 전극층을 증착하고 소정 형태로 패터닝한 다음, 상기 전극층 상에 패시베이션층을 증착하고 상기 패시베이션층 사이에 상기 전극층이 노출되도록 패터닝하는 단계;(a) depositing an electrode layer on a substrate and patterning the electrode layer in a predetermined pattern, depositing a passivation layer on the electrode layer, and patterning the electrode layer between the passivation layers to expose the electrode layer;

(b)상기 전극층과 패시베이션층의 상면에 제1감광층을 도포하고 상기 전극층 및 패시베이션층의 일부가 노출되도록 패터닝하는 단계;(b) applying a first photosensitive layer on an upper surface of the electrode layer and the passivation layer, and patterning the electrode layer and the passivation layer to expose a part of the electrode layer and the passivation layer;

(c)상기 제1감광층, 전극층 및 패시베이션층의 상면에 제1 및 제2솔더 금속층을 순서대로 증착한 다음, 상기 제2솔더 금속층의 표면에 제2감광층을 도포하고 상기 전극층의 상면에 증착된 제2솔더 금속층이 노출되도록 패터닝하는 단계; 및(c) sequentially depositing first and second solder metal layers on the first photosensitive layer, the electrode layer, and the passivation layer, applying a second photosensitive layer on the surface of the second solder metal layer, Patterning the deposited second solder metal layer to expose; And

(d)노출된 상기 제2솔더 금속층의 상면에 솔더 범프를 형성한 다음, 상기 제1 및 제2감광층을 제거하는 단계;를 포함하는 것을 특징으로 하는 플립 칩 솔더 제조 방법을 제공한다. (d) forming a solder bump on the exposed upper surface of the second solder metal layer, and then removing the first and second photosensitive layers.

여기서, 상기 전극층 및 패시베이션층은 스트라이프 형태로 패터닝하는 것이 바람직하다.Here, it is preferable that the electrode layer and the passivation layer are patterned in a stripe pattern.

상기 전극층은 Al로 형성할 수 있으며, 상기 패시베이션층은 폴리이미드, 실리콘 옥사이드를 포함하는 금속 산화물, 또는 실리콘 나이트라이드를 포함하는 금속 질화물로 형성하할 수 있다.The electrode layer may be formed of Al, and the passivation layer may be formed of a metal oxide including polyimide, silicon oxide, or a metal nitride including silicon nitride.

상기 (d)단계에서, 상기 솔더 범프는 전해도금법으로 형성할 수 있다.In the step (d), the solder bump may be formed by electrolytic plating.

상기 제(c)단계에서, 상기 감광층은 플라즈마 또는 자외선으로 표면처리하여 친수성을 주는 것이 바람직하다. In the step (c), it is preferable that the photosensitive layer is hydrophilized by surface treatment with plasma or ultraviolet rays.

상기 제(d)단계에서, 상기 솔더 범프는 스크린 프린팅법으로 형성할 수 있다. In the step (d), the solder bump may be formed by a screen printing method.

상기 (c)단계는,The step (c)

상기 제1솔더 금속층을 이베포레이션법을 이용하여 상기 전극층의 상면에 증착하는 단계; 및Depositing the first solder metal layer on the upper surface of the electrode layer using an ionization method; And

상기 제1솔더 금속층의 상면에 전해도금법으로 상기 제2솔더 금속층을 플레이팅하는 단계;를 포함한다.And plating the second solder metal layer on the upper surface of the first solder metal layer by electrolytic plating.

여기서, 상기 제1솔더 금속층을 상기 전극층의 상면에 증착하기 전, 상기 전극층을 보호하는 보호 금속층을 이베포레이션법을 이용하여 상기 제1감광층, 전극층 및 패시베이션층의 표면에 증착하는 것이 바람직하다.Here, it is preferable that a protective metal layer for protecting the electrode layer is deposited on the surface of the first photosensitive layer, the electrode layer, and the passivation layer by evaporation before depositing the first solder metal layer on the upper surface of the electrode layer .

상기 제1 및 제2솔더 금속층은 Ni로 형성할 수 있으며, 상기 보호 금속층은 Ti로 형성할 수 있다.The first and second solder metal layers may be formed of Ni, and the protective metal layer may be formed of Ti.

상기 (d)단계는,The step (d)

노출된 상기 제2솔더 금속층 상에 상기 솔더 범프를 형성하는 단계;Forming the solder bump on the exposed second solder metal layer;

상기 제2감광층의 다이싱 포지션에 광을 조사하는 단계; 및Irradiating the dicing position of the second photosensitive layer with light; And

상기 제1 및 제2감광층을 스트리퍼를 이용하여 제거하는 단계;를 포함한다.And removing the first and second photosensitive layers using a stripper.

상기 (d)단계 다음에, 상기 솔더 범프에 열을 가하여 리플로우시킴으로써 솔더 볼로 형성하는 단계를 더 포함할 수 있다.After the step (d), the solder bump may be reflowed to form solder balls.

본 발명은 솔더 식각 공정을 제거하여 습식 식각에 의해 발생할 수 있는 솔더 손상 문제를 차단하고 공정을 단순화하였다.The present invention eliminates the solder etch process and blocks solder damage problems that may occur by wet etching and simplifies the process.

이하 본 발명의 실시예에 따른 플립 칩 솔더 제조 방법을 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a flip chip solder according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1a 내지 도 1o는 본 발명의 실시예에 따른 플립 칩 솔더 제조방법을 간략히 나타낸 공정도이다.FIGS. 1A to 1O are schematic views illustrating a method of manufacturing a flip chip solder according to an embodiment of the present invention.

먼저 도 1a에 도시된 바와 같이, 기판(10) 상에 금속층(11)을 증착한다. 금속층(11)으로는 주로 알루미늄을 이용하며, 스퍼터링(sputtering)법 또는 이베포레이션(evaporation)법을 이용하여 증착한다. 다음 도 1b에 도시된 바와 같이, 금속층(11) 상에 제1감광층(PR1)을 도포하고 그 상면에 마스크(M1)를 위치시키고 노광, 현상, 식각 및 세정 공정을 포함하는 포토공정을 실행하여 도 1c에 도시된 바와 같이 금속층(11)을 소정 형태로 패터닝하여 전극 라인을 형성한다. 금속층(11)은 일반적으로 스트라이프 패턴으로 형성한다. First, as shown in FIG. 1A, a metal layer 11 is deposited on a substrate 10. The metal layer 11 is mainly made of aluminum and is deposited using a sputtering method or an evaporation method. Next, as shown in FIG. 1B, a photolithography process including a first photosensitive layer PR1 is applied on the metal layer 11, a mask M1 is placed on the first photosensitive layer PR1, and exposure, development, etching, and cleaning processes are performed As shown in FIG. 1C, the metal layer 11 is patterned into a predetermined shape to form an electrode line. The metal layer 11 is generally formed in a stripe pattern.                     

다음, 도 1d에 도시된 바와 같이 전극 라인(11) 상에 패시베이션층(12)을 증착하는데, 패시베이션층(12)은 일반적으로 실리콘 옥사이드를 포함하는 금속 산화물, 실리콘 나이트라이드를 포함하는 금속 질화물, 또는 폴리이미드를 사용한다. 다시 패시베이션층(12) 상면에 제2감광층(PR2)을 도포하고 마스크(M2)를 위치시킨 다음, 도 1e에 도시된 바와 같이 노광, 현상, 식각, 세정 공정을 포함한 포토공정을 실행한다. Next, passivation layer 12 is deposited on electrode line 11 as shown in FIG. 1d, where passivation layer 12 typically comprises a metal oxide comprising silicon oxide, a metal nitride including silicon nitride, Or polyimide is used. The second photosensitive layer PR2 is applied to the upper surface of the passivation layer 12 to position the mask M2 and then a photolithography process including exposure, development, etching, and cleaning is performed as shown in FIG.

상술한 포토 공정을 실행하면 도 1f에 도시된 바와 같이 전극층(11)이 노출되고 전극층(11) 사이에는 소정 형태의 패시베이션층(12)이 위치하여 전극층(11) 간 절연을 시킨다. 전극층(11)을 스트라이프 패턴으로 패터닝하는 경우 패시베이션층(12)도 일반적으로 스트라이프 패턴으로 패터닝한다.1F, the electrode layer 11 is exposed and a predetermined type of passivation layer 12 is positioned between the electrode layers 11 to insulate the electrode layers 11. [ When the electrode layer 11 is patterned in a stripe pattern, the passivation layer 12 is also generally patterned in a stripe pattern.

다음, 도 1g에 도시된 바와 같이 전극층(11) 및 패시베이션층(12)의 상면에 30~40μm 정도의 두께로 제3감광층(13)을 도포하고 그 상면에 마스크(M3)를 위치시켜 노광, 현상 및 식각공정을 실행하여 도 1h에 도시된 바와 같이 전극층(11)이 노출되도록 제3감광층(13)을 패터닝한다. 패시베이션층(12) 의 상면에 위치하는 제3감광층(13)은 식각하지 않고 잔류시킨다.Next, as shown in FIG. 1G, the third photosensitive layer 13 is applied to the upper surface of the electrode layer 11 and the passivation layer 12 to a thickness of about 30 to 40 .mu.m, the mask M3 is placed on the third photosensitive layer 13, , Development and etching are performed to pattern the third photosensitive layer 13 so that the electrode layer 11 is exposed as shown in Fig. 1H. The third photosensitive layer 13 located on the upper surface of the passivation layer 12 is left without being etched.

도 1h에 도시된 구조체의 상면에 도 1i에 도시된 바와 같이 솔더 범프가 접합될 수 있도록 제1솔더 금속층(14')을 이베포레이션법으로 도포하고 다시 그 상면에 전해도금법으로 제2솔더 금속층(14)을 플레이팅한다. 여기서, 제1 및 제2솔더 금속층(14', 14)으로는 Ni를 주로 사용하는데, 제1솔더 금속층(14')은 전극층(11) 및 패시베이션층(12)의 상면과 제3감광층(13)의 측면에 얇게 도포되어 전극층(11) 및 패시베이션층(12)을 연결하는 전기적 통로의 기능을 한다.The first solder metal layer 14 'is applied by iVaporation so that the solder bumps can be bonded to the upper surface of the structure shown in FIG. 1H, and then the second solder metal layer 14' is formed on the upper surface thereof by electrolytic plating, (14). The first solder metal layer 14 'is formed on the upper surface of the electrode layer 11 and the passivation layer 12 and the upper surface of the third photosensitive layer 14' 13 to function as an electrical path for connecting the electrode layer 11 and the passivation layer 12. [

여기서, 식각 공정 수행시 전극층(11)을 보호하고 솔더 잔류물이 남지 않도록 보호 금속층(미도시)을 제1솔더금속층(14')을 증착하기 전 제3감광층(13), 전극층(11) 및, 패시베이션층(12)의 상면에 증착할 수 있다. 예를 들어 보호 금속층으로 Ti층을 Ni층을 증착하기 전에 이베포레이션법으로 증착할 수 있다. Ti층은 1000~4000Å정도로 증착하고, Ni층은 1000~3000Å 정도로 증착하는 것이 적합하며, 전해도금으로 증착된 Ni층은 2~5μm 정도의 두께가 적절하다.The protective layer 13 is formed on the third photosensitive layer 13 and the electrode layer 11 before the first solder metal layer 14 'is deposited so that the electrode layer 11 is protected and the solder residue is not left during the etching process. And the upper surface of the passivation layer 12. For example, a Ti layer with a protective metal layer can be deposited by an evaporation method prior to depositing the Ni layer. The Ti layer is preferably deposited to a thickness of about 1000 to 4000 ANGSTROM, the Ni layer is preferably deposited to a thickness of about 1000 to 3000 ANGSTROM, and the Ni layer deposited by electrolytic plating is preferably about 2 to 5 mu m thick.

다음 도 1j에 도시된 바와 같이, 제2솔더 금속층(14) 상면에 제4감광층(15)을 도포하고 도 1g에서 사용한 마스크와 동일한 마스크(M3)를 위치시키고 노광, 현상 및, 식각 공정을 실행하여 도 1k에 도시된 바와 같이 전극층(12)의 상면에 위치한 제2솔더 금속층(14)을 노출시키도록 제4감광층(15)을 패터닝한다. 전해도금법으로 솔더 범프를 플레이팅하는 경우 제4감광층(15)에 친수성의 특성을 주기 위해 플라즈마 처리 또는 자외선으로 표면 처리를 하는 것이 바람직하다. Next, as shown in FIG. 1J, a fourth photosensitive layer 15 is applied to the upper surface of the second solder metal layer 14, a mask M3 similar to the mask used in FIG. 1G is positioned, and the exposure, development, The fourth photosensitive layer 15 is patterned to expose the second solder metal layer 14 located on the upper surface of the electrode layer 12 as shown in FIG. 1K. When plating the solder bumps by the electrolytic plating method, it is preferable to perform the plasma treatment or the ultraviolet ray surface treatment so as to impart the hydrophilic property to the fourth photosensitive layer 15.

도 1l에는 제3 및 제4감광층(13, 15)이 제1 및 제2솔더 금속층(14', 14)을 사이에 두고 적층된 구조에 솔더 범프(16)를 형성시키는 공정이 개시되어 있다. 형성된 구조체를 솔더 용액에 담가 솔더 플레이팅을 실시하면 솔더 범프(16)는 전극층(12) 상면에 위치하는 제2솔더 금속층(14)의 상면에 형성된다. 솔더 범프(16)는 전해 도금법 이외에 스크린 프린팅법으로 형성될 수 있다. 스크린 프린팅법으로 솔더 범프(16)를 형성하는 경우 제4감광층(15)의 표면처리 공정은 생략할 수 있다.A process of forming a solder bump 16 on a structure in which the third and fourth photosensitive layers 13 and 15 are laminated with the first and second solder metal layers 14 'and 14 interposed therebetween is disclosed in FIG. 11 . The solder bumps 16 are formed on the upper surface of the second solder metal layer 14 located on the upper surface of the electrode layer 12. In this case, The solder bumps 16 may be formed by a screen printing method other than the electrolytic plating method. When the solder bumps 16 are formed by the screen printing method, the surface treatment process of the fourth photosensitive layer 15 may be omitted.

다음, 제3 및 제4감광층(13, 15)의 제거를 용이하게 하기 위해 도 1m에 도시 된 바와 같이 복수의 칩으로 분리시키기 위해 다이싱 될 위치(P)에 레이저를 조사하여 제3 및 제4감광층(13, 15) 및 제1 및 제2솔더 금속층(14, 14')과 웨이퍼 간의 접착부분을 커팅한다. Next, in order to facilitate removal of the third and fourth photosensitive layers 13 and 15, a laser beam is irradiated to the position P to be diced so as to be separated into a plurality of chips as shown in FIG. The adhesive portions between the fourth and fifth photosensitive layers 13 and 15 and the first and second solder metal layers 14 and 14 'and the wafer are cut.

솔더 범프(16)만을 잔류시키도록 식각제(PR-stripper)를 이용해 제3 및 제4감광층(14, 15)을 리프트-오프 시킨다. 그러면 도 1n에 도시된 바와 같이, 제3 및 제4감광층(13, 15) 사이에 위치하던 제1 및 제2솔더 금속층(14', 14)도 함께 제거되고 전극층(12)의 상면에 위치하는 제2솔더 금속층(14)에 접합되는 솔더 범프(16)만이 잔류하게 된다. 솔더 범프(16)에 열을 가하여 리플로우시킴으로써 솔더 볼(16a) 형태로 변화시킨 형태가 도 1o에 도시되어 있다.The third and fourth photosensitive layers 14 and 15 are lifted off using an etchant (PR-stripper) to leave only the solder bumps 16 remaining. Then, as shown in FIG. 1n, the first and second solder metal layers 14 'and 14, which were located between the third and fourth photosensitive layers 13 and 15, are removed together and are positioned on the upper surface of the electrode layer 12 Only the solder bumps 16 bonded to the second solder metal layer 14 remain. The solder bump 16 is heat-reflowed to form a solder ball 16a, which is shown in Fig.

본 발명은 솔더 범프 식각 또는 Ti 식각 등의 공정을 제거할 수 있어 공정 단계를 단축시킬 수 있으며 식각 과정시 잔류하는 금속 입자로 인한 불량이 감소될 수 있어 반도체 칩 패키지 공정에 이용시 반도체 칩의 불량을 감소시킬 수 있다.The present invention can eliminate the processes such as solder bump etching and Ti etching to shorten the process steps and reduce defects due to residual metal particles during the etching process, .

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Although a number of matters have been specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. Therefore, the scope of the present invention is not to be determined by the described embodiments but should be determined by the technical idea described in the claims.

상술한 바와 같이, 본 발명에 따른 플립 칩 솔더 제조 방법은 공정 순서를 단순화시키고 솔더 또는 금속 잔류물로 인한 불량 문제를 해결하여 반도체 칩 패키지 공정 이용시 반도체 칩의 불량을 감소시킬 수 있다.As described above, the flip chip solder manufacturing method according to the present invention can simplify the process sequence and solve defective problems due to solder or metal residues, thereby reducing the defects of the semiconductor chip when the semiconductor chip package process is used.

Claims (14)

(a)기판 상에 전극층을 증착하고 소정 형태로 패터닝한 다음, 상기 전극층 상에 패시베이션층을 증착하고 상기 패시베이션층 사이에 상기 전극층이 노출되도록 패터닝하는 단계;(a) depositing an electrode layer on a substrate and patterning the electrode layer in a predetermined pattern, depositing a passivation layer on the electrode layer, and patterning the electrode layer between the passivation layers to expose the electrode layer; (b)상기 전극층과 패시베이션층의 상면에 제1감광층을 도포하고 상기 전극층 및 패시베이션층의 일부가 노출되도록 패터닝하는 단계;(b) applying a first photosensitive layer on an upper surface of the electrode layer and the passivation layer, and patterning the electrode layer and the passivation layer to expose a part of the electrode layer and the passivation layer; (c)상기 제1감광층, 전극층 및 패시베이션층의 표면에 제1 및 제2솔더 금속층을 순서대로 증착한 다음, 상기 제2솔더 금속층의 표면에 제2감광층을 도포하고 상기 전극층의 상면에 증착된 제2솔더 금속층이 노출되도록 패터닝하는 단계; 및(c) sequentially depositing first and second solder metal layers on the surfaces of the first photosensitive layer, the electrode layer, and the passivation layer, applying a second photosensitive layer on the surface of the second solder metal layer, Patterning the deposited second solder metal layer to expose; And (d)노출된 상기 제2솔더 금속층의 상면에 솔더 범프를 형성한 다음, 상기 제1 및 제2감광층을 제거하는 단계;를 포함하는 것을 특징으로 하는 플립 칩 솔더 제조 방법. (d) forming a solder bump on the exposed upper surface of the second solder metal layer, and then removing the first and second photosensitive layers. 제 1 항에 있어서,The method according to claim 1, 상기 전극층 및 패시베이션층은 스트라이프 형태로 패터닝하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the electrode layer and the passivation layer are patterned in a stripe pattern. 제 1 항에 있어서,The method according to claim 1, 상기 전극층은 Al로 형성하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the electrode layer is formed of Al. 제 1 항에 있어서,The method according to claim 1, 상기 패시베이션층은 폴리이미드, 실리콘 옥사이드를 포함하는 금속 산화물, 또는 실리콘 나이트라이드를 포함하는 금속 질화물로 형성하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the passivation layer is formed of polyimide, a metal oxide comprising silicon oxide, or a metal nitride comprising silicon nitride. 제 1 항에 있어서, 상기 (d)단계에서,The method of claim 1, wherein, in step (d) 상기 솔더 범프는 전해도금법으로 형성하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the solder bumps are formed by electrolytic plating. 제 5 항에 있어서, 상기 제(c)단계에서,6. The method of claim 5, wherein, in the step (c) 상기 감광층은 플라즈마 또는 자외선으로 표면처리하여 친수성을 주는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the photosensitive layer is surface-treated with plasma or ultraviolet rays to impart hydrophilicity thereto. 제 5 항에 있어서, 상기 제(d)단계에서,6. The method of claim 5, wherein in the step (d) 상기 솔더 범프는 스크린 프린팅법으로 형성하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the solder bumps are formed by a screen printing method. 제 5 항에 있어서, 상기 제(c)단계는,6. The method of claim 5, wherein step (c) 상기 제1솔더 금속층을 이베포레이션법을 이용하여 상기 제1감광층, 전극층 및 패시베이션층의 표면에 증착하여 전기적 통로를 형성하는 단계; 및Depositing the first solder metal layer on the surface of the first photosensitive layer, the electrode layer, and the passivation layer by using an evelopment method to form an electrical path; And 상기 제1솔더 금속층의 상면에 전해도금법으로 상기 제2솔더 금속층을 플레이팅하는 단계;를 포함하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.And plating the second solder metal layer on the upper surface of the first solder metal layer by electrolytic plating. 제 8 항에 있어서, 9. The method of claim 8, 상기 제1솔더 금속층을 상기 전극층의 상면에 증착하기 전, 상기 전극층을 보호하는 보호 금속층을 이베포레이션법을 이용하여 상기 제1감광층, 전극층 및 패시베이션층의 표면에 증착하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.And a protective metal layer for protecting the electrode layer is deposited on the surface of the first photosensitive layer, the electrode layer, and the passivation layer by evaporation before depositing the first solder metal layer on the upper surface of the electrode layer. Method of manufacturing chip solder. 제 1 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,10. A method according to any one of claims 1, 8 and 9, 상기 제1솔더 금속층은 Ni인 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the first solder metal layer is Ni. 제 1 항 또는 제 8 항에 있어서,The method according to claim 1 or 8, 상기 제2솔더 금속층은 Ni인 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the second solder metal layer is Ni. 제 9 항에 있어서,10. The method of claim 9, 상기 보호 금속층은 Ti인 것을 특징으로 하는 플립 칩 솔더 제조 방법.Wherein the protective metal layer is Ti. 제 1 항에 있어서, 상기 (d)단계는,The method of claim 1, wherein the step (d) 노출된 상기 제2솔더 금속층 상에 상기 솔더 범프를 형성하는 단계;Forming the solder bump on the exposed second solder metal layer; 상기 제2감광층의 다이싱 포지션에 광을 조사하는 단계; 및Irradiating the dicing position of the second photosensitive layer with light; And 상기 제1 및 제2감광층을 스트리퍼를 이용하여 제거하는 단계;를 포함하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.And removing the first and second photosensitive layers using a stripper. 제 1 항에 있어서, 상기 (d)단계 다음에,The method of claim 1, wherein, after step (d) 상기 솔더 범프에 열을 가하여 리플로우시킴으로써 솔더 볼로 형성하는 단계를 더 포함하는 것을 특징으로 하는 플립 칩 솔더 제조 방법.Further comprising forming solder balls by applying heat to the solder bumps to reflow the solder bumps.
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