KR100709374B1

KR100709374B1 - Display apparatus having function of sync compensator and method thereof

Info

Publication number: KR100709374B1
Application number: KR1020060004920A
Authority: KR
Inventors: 조계욱
Original assignee: 삼성전자주식회사
Priority date: 2006-01-17
Filing date: 2006-01-17
Publication date: 2007-04-20

Abstract

동기보상이 가능한 영상처리장치 및 그의 동기보상방법이 개시된다. 동기 검출부는 입력영상신호로부터 설정된 개수의 동기신호를 순차적으로 검출하며, 동기 보상부는 검출된 각 동기신호의 크기 중 설정된 상대적 위치로부터 산출되는 레지스터값을 기초로 동기신호의 보상신호를 생성하며, 동기 생성부는 생성되는 보상신호와 자체 발생한 클럭신호를 가산하여 최종 동기신호를 생성한다. 따라서, 왜곡된 동기신호를 적응적으로 보상하여 안정화된 동기신호를 생성함으로써 흔들림없는 영상을 시청자에게 제공하는 것이 가능하다. An image processing apparatus capable of synchronous compensation and a synchronous compensation method thereof are disclosed. The sync detector sequentially detects a set number of sync signals from the input video signal, and the sync compensator generates a compensation signal of the sync signal based on a register value calculated from a set relative position among the magnitudes of the detected sync signals. The generation unit generates the final synchronization signal by adding the generated compensation signal and the self-generated clock signal. Therefore, it is possible to provide a viewer with a shake-free image by adaptively compensating for the distorted sync signal and generating a stabilized sync signal.

동기보상, LCD, 하강 에지, Sync Tip Sync Compensation, LCD, Falling Edge, Sync Tip

Description

Display apparatus having function of sync compensator and method

도 1은 본 발명의 바람직한 실시예에 따른 동기보상이 가능한 영상처리장치를 개략적으로 도시한 블록도,1 is a block diagram schematically showing an image processing apparatus capable of synchronous compensation according to a preferred embodiment of the present invention;

도 2는 동기 검출부로 입력되는 CVBS 신호의 일 예를 도시한 도면,2 is a diagram illustrating an example of a CVBS signal input to a synchronization detector;

도 3은 도 1에 도시된 동기 보상부를 도시한 블록도,3 is a block diagram illustrating a synchronization compensator shown in FIG. 1;

도 4a는 하강에지 검출방식에 의하여 레지스터값을 산출하는 방식을 설명하기 위한 동기신호, 4A is a synchronization signal for explaining a method of calculating a register value by a falling edge detection method;

도 4b는 동기 팁 검출방식에 의하여 레지스터값을 산출하는 방식을 설명하기 위한 동기신호를 도시한 도면, 그리고,4B is a diagram illustrating a synchronization signal for explaining a method of calculating a register value by a synchronization tip detection method;

도 5는 도 1에 의한 동기보정방법을 개략적으로 설명하기 위한 흐름도이다.5 is a flowchart schematically illustrating a synchronization correction method according to FIG. 1.

* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing

150 : 동기 검출부 160 : 동기 보상부150: synchronization detection unit 160: synchronization compensation unit

162 : 레지스터 산출부 164 : 저장부162: register calculating unit 164: storage unit

166 : 평균 산출부 168 : 비교부166: average calculation unit 168: comparison unit

170 : 동기 생성부 180 : 신호포맷터170: synchronization generating unit 180: signal formatter

본 발명은 동기보상이 가능한 영상처리장치 및 그의 동기보상방법에 관한 것으로서, 보다 상세하게는, 왜곡된 동기신호를 적응적으로 보상하여 안정화된 동기신호를 생성하는 동기보상이 가능한 영상처리장치 및 그의 동기보상방법에 관한 것이다.The present invention relates to an image processing apparatus capable of synchronizing compensation and a synchronization compensating method thereof, and more particularly, to an image processing apparatus capable of synchronizing compensating to generate a stabilized synchronizing signal by adaptively compensating a distorted synchronizing signal and its synchronization compensation method. Motivational compensation method.

일반적으로 신호소스원으로부터 제공되는 영상신호는 색차, 휘도 및 동기신호를 포함하고 있으며, CVBS(Composite Video Banking Sync) 방식, Component 방식 등 다양한 형태로 제공된다. In general, a video signal provided from a signal source source includes color difference, luminance, and synchronization signal, and is provided in various forms such as a composite video banking sync (CVBS) method and a component method.

CVBS 방식은 색차, 휘도 및 동기신호로 이루어진 영상신호를 한 개의 신호선을 통해 영상처리장치로 전송하는 규격을 지원하며, 컴포넌트 방식은 세 개의 신호선을 이용하여 휘도, 및 두 개의 색차신호를 전송하는 규격을 지원한다.The CVBS method supports a standard for transmitting a video signal composed of chrominance, luminance, and synchronization signals to an image processing apparatus through one signal line, and the component method uses a standard for transmitting luminance and two color difference signals using three signal lines. Support.

영상신호가 CVBS 방식인 경우 영상처리장치는 입력되는 영상신호로부터 동기신호를 분리하며, 영상신호가 컴포넌트 방식인 경우 동기신호를 가지는 휘도신호로부터 동기신호를 분리한 후 영상처리한다.When the video signal is a CVBS method, the image processing apparatus separates the sync signal from the input video signal, and when the video signal is a component method, separates the sync signal from the luminance signal having the sync signal and processes the video signal.

그러나, 종래의 영상처리장치는 입력되는 영상신호로부터 동기신호를 검출하여 분리하는 과정에 있어서 왜곡된 동기신호를 검출하거나 전혀 동기신호를 검출하지 못 하는 경우가 빈번히 발생한다. 이로써, 영상처리장치에서 출력되는 영상은 정확하게 동기화되지 못 하므로 표시패널에 불안정하게 표시되며, 시청자에게 흔들리거나 왜곡된 영상을 제공하게 된다.However, the conventional image processing apparatus frequently detects a distorted synchronization signal or no synchronization signal at all in the process of detecting and separating the synchronization signal from the input image signal. As a result, the images output from the image processing apparatus may not be synchronized correctly, and thus may be unstablely displayed on the display panel, thereby providing a shaken or distorted image to the viewer.

본 발명이 이루고자 하는 기술적 과제는, 동기신호의 왜곡에 따라 영상이 흔들리거나 동기신호가 정확하게 동기되지 못 하는 현상을 해소할 수 있는 동기보상이 가능한 영상처리장치 및 그의 동기보상방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an image processing apparatus capable of synchronizing compensation and a method of synchronizing compensation thereof, which can solve a phenomenon in which an image is shaken or a synchronization signal is not synchronized correctly due to distortion of the synchronization signal. .

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 동기보상이 가능한 영상처리장치는, 입력영상신호로부터 설정된 개수의 동기신호를 순차적으로 검출하는 동기 검출부; 상기 검출된 각 동기신호의 크기 중 설정된 상대적 위치로부터 산출되는 레지스터값을 기초로 상기 동기신호의 보상신호를 생성하는 동기 보상부; 및 상기 생성되는 보상신호와 자체 발생한 클럭신호를 가산하여 최종 동기신호를 생성하는 동기 생성부;를 포함한다.In order to solve the above technical problem, an image processing apparatus capable of synchronization compensation according to the present invention, the synchronization detection unit for sequentially detecting a set number of synchronization signals from the input image signal; A synchronization compensator configured to generate a compensation signal of the synchronization signal based on a register value calculated from a set relative position among the magnitudes of the detected synchronization signals; And a synchronization generator for generating a final synchronization signal by adding the generated compensation signal and a clock signal generated by the self.

보다 상세하게는, 상기 동기 보상부는, 상기 동기신호의 기저영역으로부터 상기 상대적 위치에 대응되는 위치값을 오버롤 싱크 영역(Overall Sync Range)에서 검출하고 상기 검출된 위치값을 설정된 비트로 환산하여 상기 레지스터값을 산출하는 하강에지 검출방식 및 상기 상대적 위치 이하의 영역의 면적 중심값을 상기 비트로 환산하여 상기 레지스터값을 산출하는 동기 팁 검출방식 중 하나로 상기 레지스터값을 산출하는 레지스터 산출부; 상기 산출된 각 동기신호의 레지스터값을 저장하는 저장부; 및 상기 저장된 각 레지스터값의 평균값을 산출하여 상기 보상신호로 출력하는 평균 산출부;를 포함한다.More specifically, the sync compensator detects a position value corresponding to the relative position from the base region of the sync signal in an overall sync range and converts the detected position value into a set bit to convert the register value. A register calculation unit configured to calculate the register value using one of a falling edge detection method for calculating a value and a sync tip detection method for calculating the register value by converting an area center value of an area below the relative position into the bits; A storage unit for storing the calculated register value of each synchronization signal; And an average calculator configured to calculate an average value of each stored register value and output the averaged value as the compensation signal.

바람직하게는, 상기 동기 보상부는, 현재 산출되는 레지스터값과 상기 산출 된 보상신호를 비교하여, 상기 현재 레지스터값이 상기 보상신호에 대하여 기설정된 허용치를 벗어나면, 상기 보상신호를 재생성하도록 하는 플래그 신호를 상기 레지스터 산출부로 출력하는 비교부;를 더 포함하며, 상기 레지스터 산출부는 상기 현재 레지스터값부터 상기 설정된 개수만큼의 동기신호에 대한 레지스터값을 산출한다.Preferably, the synchronization compensator compares the currently calculated register value with the calculated compensation signal, and regenerates the compensation signal when the current register value is out of a predetermined tolerance value for the compensation signal. And a comparator for outputting to the register calculator, wherein the register calculator is configured to calculate register values for the set number of synchronization signals from the current register value.

한편, 상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 동기보상방법은, (a) 입력영상신호로부터 설정된 개수의 동기신호를 순차적으로 검출하는 단계; (b) 상기 검출된 각 동기신호의 크기 중 설정된 상대적 위치로부터 레지스터값을 산출하는 단계; (c) 상기 산출되는 레지스터값을 기초로 상기 동기신호의 보상신호를 생성하는 단계; 및 (d) 상기 생성되는 보상신호와 자체 발생한 클럭신호를 가산하여 최종 동기신호를 생성하는 단계;를 포함한다.On the other hand, in order to solve the above technical problem, the synchronization compensation method according to the present invention, (a) sequentially detecting a set number of synchronization signals from the input image signal; (b) calculating a register value from a set relative position among the magnitudes of the detected synchronization signals; (c) generating a compensation signal of the synchronization signal based on the calculated register value; And (d) generating a final synchronization signal by adding the generated compensation signal and a clock signal generated therein.

상세하게는, 상기 (b) 단계는, 상기 동기신호의 기저영역으로부터 상기 상대적 위치에 대응되는 위치값을 오버롤 싱크 영역(Overall Sync Range)에서 검출하고 상기 검출된 위치값을 설정된 비트로 환산하여 상기 레지스터값을 산출하는 하강에지 검출방식 및 상기 상대적 위치 이하의 영역의 면적 중심값을 상기 비트로 환산하여 상기 레지스터값을 산출하는 동기 팁 검출방식 중 하나로 상기 레지스터값을 산출하며, 상기 (c) 단계는, (c1) 상기 산출된 각 동기신호의 레지스터값을 저장하는 단계; 및 (c2) 상기 저장된 각 레지스터값의 평균값을 산출하여 상기 보상신호로 출력하는 단계;를 포함한다.Specifically, the step (b) detects a position value corresponding to the relative position from the base region of the synchronization signal in an overall sync range and converts the detected position value into a set bit to convert the register into a predetermined bit. The register value is calculated by one of a falling edge detection method for calculating a value and a sync tip detection method for calculating the register value by converting an area center value of an area below the relative position into the bits, and the step (c) includes: (c1) storing the calculated register values of the respective synchronization signals; And (c2) calculating an average value of each stored register value and outputting the averaged value as the compensation signal.

또한, 상기 (c) 단계는, (c3) 현지 산출되는 레지스터값과 상기 출력된 보상 신호를 비교하여, 상기 현재의 레지스터값이 상기 보상신호의 기설정된 허용치를 벗어나면, 상기 보상신호를 재생성하도록 하는 플래그신호를 상기 (b) 단계로 제공하는 단계;를 더 포함하며, 상기 (b) 단계는 상기 현재 레지스터값부터 상기 설정된 개수만큼의 동기신호에 대한 레지스터값을 산출단계;를 포함한다.In addition, the step (c), (c3) comparing the locally calculated register value and the output compensation signal, if the current register value is out of the predetermined tolerance value of the compensation signal, to regenerate the compensation signal And providing the flag signal to the step (b), wherein the step (b) includes calculating a register value for the set number of synchronization signals from the current register value.

이하에서는 첨부된 도면들을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1은 본 발명의 바람직한 실시예에 따른 동기보상이 가능한 영상처리장치를 개략적으로 도시한 블록도이다.1 is a block diagram schematically illustrating an image processing apparatus capable of synchronous compensation according to a preferred embodiment of the present invention.

도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 동기보상이 가능한 영상처리장치(100)는 자동이득 설정부(Automatic Gain Controller, 이하 "AGC"라 한다)(110), 제1아날로그/디지털 컨버터(Analog/Digital Converter, 이하 "ADC"라 한다)(120), 영상 필터(130), 디코더(140), 동기 검출부(150), 동기 보상부(160), 동기 생성부(170), 신호 포맷터(180) 및 제2ADC(190)를 갖는다.Referring to FIG. 1, an image processing apparatus 100 capable of synchronous compensation according to an exemplary embodiment of the present invention may include an automatic gain controller 110, a first analog / digital signal. Converter (Analog / Digital Converter, hereinafter referred to as " ADC ") 120, image filter 130, decoder 140, sync detector 150, sync compensator 160, sync generator 170, signal It has a formatter 180 and a second ADC 190.

신호소스원으로부터 제공되는 입력영상신호가 CVBS 신호인 경우, CVBS 신호는 AGC(110) 및 동기 검출부(150)로 입력된다. CVBS 신호는 도 2에 도시된 바와 같이 동기신호, 버스트(Burst) 및 실제영상데이터가 복합적으로 구성된 아날로그 신호이다. 신호소스원은 RF 신호를 전송하는 방송국, DVDP(Digital Video Disk Player)와 같은 영상출력기기 등 다양한 장치가 될 수 있다. When the input video signal provided from the signal source source is a CVBS signal, the CVBS signal is input to the AGC 110 and the synchronization detector 150. As shown in FIG. 2, the CVBS signal is an analog signal including a combination of a synchronization signal, a burst, and actual image data. The signal source source may be various devices such as a broadcasting station for transmitting an RF signal, an image output device such as a digital video disk player (DVDP).

AGC(110)는 CVBS 신호의 동기(sync) 크기를 검출하여 신호의 표준레벨을 자동으로 설정한다. 예를 들어, NTSC 방식의 경우 AGC(110)에서 설정되는 표준레벨은 700mV이며, PAL 방식의 경우 714mV이다.The AGC 110 detects the sync size of the CVBS signal and automatically sets the standard level of the signal. For example, the standard level set in the AGC 110 in the case of the NTSC method is 700mV, 714mV in the case of the PAL method.

제1ADC(120)는 AGC(110)로부터 출력되는 아날로그 CVBS 신호를 디지털신호로 변환한다.The first ADC 120 converts the analog CVBS signal output from the AGC 110 into a digital signal.

영상 필터(130)는 디지털신호로 변환된 CVBS 신호를 휘도신호와 색채신호로 분리한다. 본 발명에 있어서, 영상 필터(130)로는 Adaptive 3Dimension Comb 필터를 사용할 수 있다. Adaptive 3Dimension Comb 필터는 움직임 영상과 정지영상에 따라 휘도신호와 색채신호를 3D 또는 2D로 분리처리한다.The image filter 130 separates the CVBS signal converted into a digital signal into a luminance signal and a color signal. In the present invention, the image filter 130 may use an adaptive 3Dimension Comb filter. Adaptive 3Dimension Comb filter separates luminance signal and color signal into 3D or 2D according to motion image and still image.

디코더(140)는 영상 필터(130)로부터 출력되는 휘도신호와 색채신호를 방송방식(예를 들어, NTSC, PAL, SECAM 등)에 적합하게 디코딩한다.The decoder 140 decodes the luminance signal and the color signal output from the image filter 130 according to a broadcasting method (for example, NTSC, PAL, SECAM, etc.).

동기 검출부(150)는 입력되는 CVBS 신호로부터 동기신호를 순차적으로 검출하고, 검출된 동기신호를 순차적으로 디코더(140)로 제공한다. 보다 자세히 설명하면, 동기 검출부(150)는 CVBS 신호를 설정된 절대적 위치에서 슬라이싱(Slicing)하여 다수의 동기신호를 검출한다. 여기서, 동기 검출부(150)는 기설정된 개수(

)만큼의 동기신호를 검출한다. The synchronization detector 150 sequentially detects the synchronization signal from the input CVBS signal, and sequentially provides the detected synchronization signal to the decoder 140. In more detail, the synchronization detector 150 detects a plurality of synchronization signals by slicing the CVBS signal at a predetermined absolute position. Here, the synchronization detector 150 is a predetermined number (

Detects as many synchronization signals as

도 2는 동기 검출부로 입력되는 CVBS 신호의 일 예를 도시한 도면이다.2 is a diagram illustrating an example of a CVBS signal input to a synchronization detector.

도 2를 참조하면, 동기 검출부(150)는 입력되는 CVBS 신호 중 기준(standard)으로부터 설정된 절대적 위치(예를 들어, 25%)에 대응되는 지점에서 슬라이싱되는 신호를 동기신호로 판단하여 검출(①)한다. 반면, 동기 검출부(150)는 CVBS 신호 중 설정된 절대적 위치(예를 들어, 25%)에 대응되는 위치에서 슬라이싱되지 않는 신호는 동기신호로서 검출하지 않는다(②).Referring to FIG. 2, the synchronization detector 150 detects a signal that is sliced at a point corresponding to an absolute position (for example, 25%) set from a standard among the input CVBS signals as a synchronization signal, and detects (①). )do. On the other hand, the synchronization detector 150 does not detect a signal that is not sliced at a position corresponding to an absolute position (for example, 25%) set among the CVBS signals as a synchronization signal (2).

도 3은 도 1에 도시된 동기 보상부를 도시한 블록도이다. 3 is a block diagram illustrating a synchronization compensator shown in FIG. 1.

동기 보상부(160)는 동기 검출부(150)에서 검출된

개의 각 동기신호 중 설정된 상대적 위치로부터 산출되는 레지스터값을 기초로 동기신호의 보상신호를 생성한다. 따라서, 동기신호의 높이 즉, 크기가 다양하여도 설정된 상대적 위치는 적응적으로 조정되므로

개의 동기신호에 대한 레지스터값이 모두 산출된다. 이를 위하여, 동기 보상부(160)는 도 3에 도시된 바와 같이 레지스터 산출부(162), 저장부(164), 평균 산출부(166) 및 비교부(168)를 갖는다. The sync compensator 160 is detected by the sync detector 150.

A compensation signal of the synchronization signal is generated based on a register value calculated from the set relative positions among the respective synchronization signals. Therefore, even if the height of the synchronization signal, that is, the set relative position is varied, it is adaptively adjusted.

All register values for the three synchronization signals are calculated. To this end, the synchronization compensator 160 includes a register calculator 162, a storage 164, an average calculator 166, and a comparator 168 as shown in FIG. 3.

레지스터 산출부(162)는 하강 에지(Falling Edge) 검출방식 및 동기 팁(Sync Tip) 검출방식 중 어느 하나로 각 동기신호의 레지스터값을 산출한다. The register calculator 162 calculates a register value of each sync signal using either a falling edge detection method or a sync tip detection method.

도 4a는 하강에지 검출방식에 의하여 레지스터값을 산출하는 방식을 설명하기 위한 동기신호, 도 4b는 동기 팁 검출방식에 의하여 레지스터값을 산출하는 방식을 설명하기 위한 동기신호를 도시한 도면이다. 4A illustrates a synchronization signal for explaining a method of calculating a register value by a falling edge detection method, and FIG. 4B illustrates a synchronization signal for describing a method of calculating a register value by a sync tip detection method.

도 4a를 참조하면, 하강에지 검출방식은 동기신호의 하강 에지 중 상대적 위치(예를 들어, 25%)에 대응되는 위치값(③)을 오버롤 싱크 영역(Overall Sync Range)에서 검출한 후, 검출된 위치값(③)을 설정된 비트로 환산하여 레지스터값을 산출하는 방식이다. 여기서, 상대적 위치는 기준(standard)으로부터의 위치가 아니라 동기신호로 판단된 신호의 크기(h) 중 기저영역부터의 위치이며, 위치값(③)은 Overall Sync 영역에 이미 환산된 레지스터값들(예를 들어, 0~255) 중 위치값(③)에 대응되는 레지스터값으로 산출된다.Referring to FIG. 4A, the falling edge detection method detects a position value ③ corresponding to a relative position (eg, 25%) of falling edges of a synchronization signal in an overall sync range and then detects it. The register value is calculated by converting the set position value ③ into the set bit. Here, the relative position is not the position from the standard, but the position from the base region of the magnitude (h) of the signal determined as the synchronization signal, and the position value ③ is the register values (which are already converted into the Overall Sync region). For example, it is calculated as a register value corresponding to the position value ③ of 0 to 255).

여기서, 오버롤 싱크 영역은 화면의 영상이 표시되는 활성영역의 일부와 비 활성영의 일부를 포함하는 영역을 의미한다. Here, the overall sync area refers to an area including a part of the active area where the image of the screen is displayed and a part of the non-active area.

또한, 도 4b를 참조하면, 동기 팁 검출방식은 동기신호의 상대적 위치(예를 들어, 25%) 이하의 영역(사선으로 도시됨)의 면적을 산출한 후, 산출된 면적의 중심값(④)을 레지스터값으로 산출하는 방식이다.In addition, referring to FIG. 4B, the sync tip detection method calculates an area of an area (shown by a diagonal line) or less than a relative position (for example, 25%) of the sync signal, and then calculates the center value (4) of the calculated area. ) Is calculated as a register value.

저장부(164)는 레지스터 산출부(162)에서 산출된

개의 동기신호의 레지스터값을 저장한다.The storage unit 164 is calculated by the register calculator 162.

Stores register values of two synchronization signals.

평균 산출부(166)는 저장부(164)에 저장된

개의 레지스터값의 평균값을 산출하여 보상신호로서 출력한다.The average calculator 166 is stored in the storage 164.

The average value of the register values is calculated and output as a compensation signal.

비교부(168)는 레지스터 산출부(162)에서 순차적으로 산출되는 레지스터값과 평균 산출부(166)에서 산출된 동기신호의 보상신호를 비교한다. 그리고, 비교부(168)는 순차적으로 산출되는 레지스터값이 산출된 보상신호에 대하여 기설정된 허용치(tolerance, 보상신호±b, 여기서 b는 상수)를 벗어나면, 왜곡된 동기신호가 입력된 것으로 판단하고, 그에 대한 플래그(flag) 신호를 레지스터 산출부(162)에게 제공한다. The comparator 168 compares the register values sequentially calculated by the register calculator 162 and the compensation signals of the synchronization signals calculated by the average calculator 166. The comparator 168 determines that the distorted sync signal is input when the register value sequentially calculated is out of a predetermined tolerance value (compensation signal ± b, where b is a constant) for the calculated compensation signal. The flag signal is provided to the register calculator 162.

이에 의하여, 레지스터 산출부(162)는 기설정된 허용치를 벗어난 레지스터값부터

개의 동기신호에 대한 레지스터값을 재산출하며, 결과적으로 동기 보상부(160)는 새로운 보상신호를 재생성한다.As a result, the register calculating unit 162 starts from a register value that deviates from a preset allowable value.

The register values for the two synchronization signals are recalculated, and as a result, the synchronization compensation unit 160 regenerates the new compensation signals.

다시 도 1을 참조하면, 동기 생성부(170)는 평균 산출부(166)에서 산출된 보상신호와 자체 발생한 클럭신호를 합산하여 최종 동기신호를 생성한다. Referring back to FIG. 1, the sync generator 170 generates a final sync signal by summing the compensation signal calculated by the average calculator 166 and a clock signal generated by itself.

신호 포맷터(180)는 동기 생성부(170)에서 생성된 최종 동기신호와 디코더(140)로부터 제공되는 영상데이터를 4:2:2 또는 4:4:4와 같은 신호로 출력 포맷을 변환한다. The signal formatter 180 converts the output format of the final sync signal generated by the sync generator 170 and the image data provided from the decoder 140 into a signal such as 4: 2: 2 or 4: 4: 4.

한편, 입력되는 영상신호가 컴포넌트 신호(comp)인 경우, 컴포넌트 신호(comp)는 동기신호를 가지는 휘도신호(Y) 및 색차신호(Pb, Pr)를 갖는다. YPbPr로 이루어진 컴포넌트 신호(comp)는 제2ADC(190)로 입력되며, 휘도신호(Y)는 동기 검출부(150)로 입력된다. On the other hand, when the input image signal is a component signal (comp), the component signal (comp) has a luminance signal (Y) and a color difference signal (Pb, Pr) having a synchronization signal. The component signal comp consisting of YPbPr is input to the second ADC 190, and the luminance signal Y is input to the synchronization detector 150.

그리고, 동기 검출부(150)는 휘도신호(Y)에서 동기신호를

개 검출하여 디코더(140)로 제공하며, 동기 보정부(160), 동기 생성부(170) 및 신호 포맷터(180)는 상술한 동작을 수행하여 컴포넌트 신호(comp)의 최종 영상신호를 출력한다. In addition, the synchronization detector 150 generates a synchronization signal from the luminance signal Y.

Is detected and provided to the decoder 140, and the sync corrector 160, the sync generator 170, and the signal formatter 180 perform the above-described operation to output the final video signal of the component signal comp.

먼저, 도 5는 입력영상신호로서 CVBS 신호가 AGC(110)로 입력되는 경우를 예로 들어 설명한다. First, FIG. 5 illustrates a case where a CVBS signal is input to the AGC 110 as an input image signal.

도 1 내지 도 5를 참조하면, CVBS는 AGC(110), 제1ADC(120), 영상 필터(130) 및 디코더(140)를 거쳐 신호처리된다. 1 through 5, the CVBS is signal processed through the AGC 110, the first ADC 120, the image filter 130, and the decoder 140.

동기 검출부(150)는 CVBS 신호를 설정된 절대적 위치에서 슬라이싱하여

개의 동기신호를 검출한다(S510). The synchronization detector 150 slices the CVBS signal at a set absolute position.

Two synchronization signals are detected (S510).

S510단계가 수행되면, 레지스터 산출부(162)는 상술한 하강 에지 검출방식 및 동기 팁 검출방식 중 어느 하나로 각 동기신호의 레지스터값을 산출한다(S520). 즉, 레지스터 산출부(162)는

개의 각 동기신호의 크기 중 상대적 위치로부터 레지스터값을 산출한다.When step S510 is performed, the register calculator 162 calculates a register value of each sync signal using any one of the falling edge detection method and the sync tip detection method described above (S520). That is, the register calculator 162

The register value is calculated from the relative position among the magnitudes of the respective synchronization signals.

산출된

개의 레지스터값은 저장부(164)에 저장된다(S530).Calculated

Register values are stored in the storage unit 164 (S530).

평균 산출부(166)는 S530단계에서 저장된

개의 레지스터값의 평균값을 산출하여 보상신호로서 출력한다(S540).The average calculating unit 166 is stored in step S530

The average value of the register values is calculated and output as a compensation signal (S540).

S540단계가 수행되면, 동기 생성부(170)는 S540단계에서 산출된 보상신호와 자체 발생한 클럭신호를 합산하여 최종 동기신호를 생성한다(S550). When the operation S540 is performed, the synchronization generating unit 170 generates the final synchronization signal by summing the compensation signal calculated in operation S540 and the clock signal generated in itself (S550).

그리고, 신호 포맷터(180)는 S550단계에서 생성된 최종 동기신호와 디코더(140)로부터 제공되는 영상데이터를 4:2:2 또는 4:4:4와 같은 신호로 포맷변환한다(S560). The signal formatter 180 converts the final sync signal generated in operation S550 and the image data provided from the decoder 140 into a signal such as 4: 2: 2 or 4: 4: 4 (S560).

이와 함께, 비교부(168)는 S520단계에서 순차적으로 산출되는 레지스터값과 S540단계에서 산출되는 동기신호의 보상신호를 비교한다(S570). In addition, the comparator 168 compares the register value sequentially calculated in step S520 and the compensation signal of the synchronization signal calculated in step S540 (S570).

S570단계에서, 산출된 레지스터값이 산출된 보상신호에 대하여 기설정된 허용치(허용치=보상신호±b, 여기서 b는 상수)를 벗어난 것으로 판단되면, 비교부(168)는 왜곡된 동기신호가 입력된 것으로 판단하고, 그에 대한 플래그(flag) 신호를 레지스터 산출부(162)에게 제공한다. In operation S570, when it is determined that the calculated register value deviates from the preset allowable value (allowed value = compensation signal ± b, where b is a constant) for the calculated compensation signal, the comparator 168 inputs a distorted sync signal. If so, the flag signal is provided to the register calculator 162.

제공되는 플래그 신호에 의하여, 레지스터 산출부(162)는 기설정된 허용치를 벗어난 레지스터값부터

개의 동기신호에 대한 레지스터값을 순차적으로 재산출하고(S580), S530단계 내지 S560단계를 재수행한다. By the provided flag signal, the register calculating section 162 starts from a register value out of a predetermined allowable value.

The register values for the two synchronization signals are sequentially recalculated (S580), and steps S530 to S560 are performed again.

본 발명에 따른 동기보상이 가능한 영상처리장치 및 그의 동기보상방법에 의하면, 동기신호의 크기 중 상대적 위치에 대응하는 위치로부터 레지스터값을 소정 개수 산출하고, 산출된 레지스터값들의 평균값을 보정신호로 이용하여 최종 영상을 출력한다. 이에 의하여, 본 발명은 동기신호의 왜곡에 따라 영상이 흔들리거나 동기신호가 정확하게 동기되지 못 하는 현상을 미연에 방지하는 것이 가능하다.According to an image processing apparatus capable of synchronizing compensation and a synchronizing compensation method thereof according to the present invention, a predetermined number of register values are calculated from a position corresponding to a relative position among the magnitudes of a synchronizing signal, and the average value of the calculated register values is used as a correction signal. To output the final image. Accordingly, the present invention can prevent the phenomenon that the image is shaken or the synchronization signal is not synchronized correctly due to the distortion of the synchronization signal.

또한, 적응적으로 레지스터값을 산출한 후 평균값을 산출함으로써 영상이 흔들리거나 또는 동기신호 자체가 무너져 영상이 화면상에 동기화되지 못 하는 현상을 방지할 수 있음은 물론이다.In addition, by calculating the average value after adaptively calculating the register value, it is a matter of course that the image is not shaken or the synchronization signal itself is collapsed, thereby preventing the image from being synchronized on the screen.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며 후술하는 특허청구범위 뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Although the present invention has been described in detail through the representative embodiments, those skilled in the art to which the present invention pertains can make various modifications without departing from the scope of the present invention with respect to the embodiments described above. I will understand. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined by the claims below and equivalents thereof.

Claims

A synchronization detector for sequentially detecting a set number of synchronization signals from the input video signal;

A synchronization compensator configured to generate a compensation signal of the synchronization signal based on a register value calculated from a set relative position among the magnitudes of the detected synchronization signals; And

And a synchronizing generator for generating a final synchronizing signal by adding the generated compensation signal and a clock signal generated therein.

The method of claim 1,

The synchronization compensation unit,

A falling edge detection method and a relative edge detection method for detecting a position value corresponding to the relative position from the base region of the synchronization signal in an overall sync range and converting the detected position value into a set bit to calculate the register value; A register calculating unit configured to calculate the register value by one of a sync tip detection method of calculating the register value by converting an area center value of an area below a position into the bits;

A storage unit for storing the calculated register value of each synchronization signal; And

And an average calculating unit for calculating an average value of each stored register value and outputting the averaged value as the compensation signal.

The method of claim 2,

The synchronization compensation unit,

A comparator for comparing the currently calculated register value with the calculated compensation signal and outputting a flag signal to the register calculating unit to regenerate the compensation signal when the current register value is out of a predetermined tolerance value for the compensation signal. More;

And the register calculator calculates register values for the set number of synchronization signals from the current register value.

(a) sequentially detecting a set number of synchronization signals from the input video signal;

(b) calculating a register value from a set relative position among the magnitudes of the detected synchronization signals;

(c) generating a compensation signal of the synchronization signal based on the calculated register value; And

and (d) generating a final synchronization signal by adding the generated compensation signal and the clock signal generated therein.

The method of claim 4, wherein

In step (b),

A falling edge detection method and a relative edge detection method for detecting a position value corresponding to the relative position from the base region of the synchronization signal in an overall sync range and converting the detected position value into a set bit to calculate the register value; The register value is calculated by one of a sync tip detection method of calculating the register value by converting an area center value of an area below a position into the bits.

In step (c),

(c1) storing the calculated register values of the respective synchronization signals; And

(c2) calculating an average value of each stored register value and outputting the averaged value as the compensation signal.

The method of claim 4, wherein

In step (c),

(c3) comparing a register value calculated locally with the output compensation signal to generate a flag signal for regenerating the compensation signal when the current register value is out of a predetermined tolerance value of the compensation signal; Providing;

And (b) calculating a register value for the set number of synchronization signals from the current register value.