KR100707595B1 - Method for forming isolation layer of semiconductor device - Google Patents
Method for forming isolation layer of semiconductor device Download PDFInfo
- Publication number
- KR100707595B1 KR100707595B1 KR1020050131379A KR20050131379A KR100707595B1 KR 100707595 B1 KR100707595 B1 KR 100707595B1 KR 1020050131379 A KR1020050131379 A KR 1020050131379A KR 20050131379 A KR20050131379 A KR 20050131379A KR 100707595 B1 KR100707595 B1 KR 100707595B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- device isolation
- nitride film
- forming
- isolation layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Abstract
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 실리콘 기판 위에 질화막을 형성하고, 질화막 위에 사진 공정을 이용하여 감광막 패턴을 형성한다. 이후, 감광막 패턴을 마스크로 하여 질화막을 선택적으로 식각하여 기판을 소정의 폭으로 노출하는 오프닝을 갖는 질화막 패턴을 형성한다. 다음으로, 질화막 패턴 사이의 오프닝에 소자 분리막을 형성한다. 이후, 질화막 패턴을 제거하고, 소자 분리막이 형성된 기판 위에 폴리 실리콘층을 형성한다. 여기서, 소자 분리막은 RTP 공정을 이용하여 형성하는 것이 바람직하다. 또한, 폴리 실리콘층은 소자 분리막의 두께보다 낮게 형성하는 것이 바람직하다. 본 발명은 박막 제조 공정으로 소자 분리막을 형성함으로써, 트랜치형 소자 분리막보다 쉽게 형성할 수 있으며, 소자의 집적도를 향상시킬 수 있다.In the method of forming an isolation layer of a semiconductor device according to the present invention, a nitride film is formed on a silicon substrate, and a photoresist pattern is formed on the nitride film by using a photo process. Thereafter, the nitride film is selectively etched using the photoresist pattern as a mask to form a nitride film pattern having an opening for exposing the substrate to a predetermined width. Next, an element isolation film is formed in the opening between the nitride film patterns. Thereafter, the nitride film pattern is removed, and a polysilicon layer is formed on the substrate on which the device isolation film is formed. Herein, it is preferable to form the device isolation film using an RTP process. In addition, the polysilicon layer is preferably formed lower than the thickness of the device isolation film. According to the present invention, the device isolation film is formed by a thin film manufacturing process, so that the device isolation film can be formed more easily than the trench type device isolation film, and the degree of integration of the device can be improved.
STI(Shallow Trench Isolation), 소자 분리막, RTP(Rapid Thermal Process) Shallow Trench Isolation (STI), Device Isolation Layer, Rapid Thermal Process (RTP)
Description
도 1은 종래의 방법에 의해 형성된 트랜치 소자 분리막을 나타낸 단면도이다.1 is a cross-sectional view illustrating a trench device isolation layer formed by a conventional method.
도 2 내지 도 7은 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 순차적으로 나타낸 단면도들이다.2 to 7 are cross-sectional views sequentially illustrating a method of forming a device isolation layer of a semiconductor device according to the present invention.
<도면의 주요 부호에 대한 설명><Description of Major Symbols in Drawing>
10: 실리콘 기판 20: 트렌치10: silicon substrate 20: trench
20a: 트렌치 입구 22: 패드 산화막20a: trench inlet 22: pad oxide film
24: 패드 질화막 30: 트렌치 산화막24: pad nitride film 30: trench oxide film
40: 질화막 40a: 감광막 패턴40:
42: 질화막 패턴 50: 소자 분리막42: nitride film pattern 50: device isolation film
60: 폴리 실리콘층 70: 게이트 산화막60: polysilicon layer 70: gate oxide film
80: 게이트80: gate
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 더욱 구체적으로는 박막 제조 공정으로 소자 분리막을 형성하여 반도체 소자의 집적도를 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for manufacturing a semiconductor device, and more particularly, to a device isolation film forming method of a semiconductor device capable of improving the degree of integration of a semiconductor device by forming a device isolation film in a thin film manufacturing process.
반도체 장치의 고집적화를 실현하기 위하여는, 반도체 장치를 구성하는 각종 반도체 소자들, 예컨대 트랜지스터, 커패시터 및 각종 배선들을 매우 좁은 영역에 형성해야 한다. 따라서, 반도체 장치를 구성하는 각 구성 요소들 사이의 거리가 좁기 때문에, 각 구성 요소들 사이의 절연을 더욱 강화할 필요가 있다. 종래에는 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서, 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드 산화막이 널리 사용되어 왔다. In order to realize high integration of the semiconductor device, it is necessary to form various semiconductor elements constituting the semiconductor device, for example, transistors, capacitors, and various wirings in a very narrow area. Therefore, since the distance between each component which comprises a semiconductor device is narrow, it is necessary to further strengthen the insulation between each component. Conventionally, a LOCOS field oxide film, which is formed by locally oxidizing a silicon substrate, has been widely used as a means for electrically separating semiconductor elements constituting a semiconductor device.
그러나, 로코스형 필드 산화막은 그 형성 과정에서 발생하는 버즈 비크(bird's beak)로 인하여 반도체 소자들이 형성되는 활성 영역을 일부 침범하게 되므로 반도체 장치의 고집적화를 방해한다. 따라서, 형성되는 영역은 적으면서 동시에 절연성이 뛰어난 필드 산화막이 필요하였는데, 그 대표적인 예가 트랜치형 필드 산화막이며, 특히 얕은 트랜치형 소자 분리막(Shallow Trench Isolation, STI)이 널리 사용되고 있다. However, the locos type field oxide film interferes with high integration of the semiconductor device because the locus-type field oxide film partially invades the active region where the semiconductor devices are formed due to a bird's beak generated in the formation process. Therefore, a field oxide film having a small area and excellent insulation is required. A representative example is a trench field oxide film, and a shallow trench isolation (STI) is particularly widely used.
도 1을 참조하여 종래의 STI의 형성 방법을 설명하면 다음과 같다. 실리콘 기판(10)에 패드 산화막(22) 및 패드 질화막(24)을 차례대로 형성한다. A method of forming a conventional STI will now be described with reference to FIG. 1. The
그리고 나서, 패드 질화막(24) 위에 감광제를 도포한 다음, 포토리소그래피(Photolithography) 공정을 통해 기판의 활성 영역 및 필드 영역을 구분하는 감광막 패턴(도시하지 않음)을 형성한다. Then, a photoresist is applied onto the
다음으로, 감광막 패턴을 식각 저지막으로 사용하여 패드 질화막(24), 패드 산화막(22)를 차례대로 식각한다. 그와 동시에 또는 별도의 공정으로 기판(10)의 내부를 소정의 깊이로 식각하여 트랜치(Trench; 20)를 형성한다. 이렇게 트랜치(20)를 형성한 후에는 감광막 패턴을 세정 공정을 통해 제거한다.Next, the
다음으로, 열산화 공정을 통해 트랜치(20) 내부에 STI 라이닝 산화물을 얇게 형성함으로써 실리콘 표면을 개질한다. 그리고 나서, TEOS(tetraethly orthosilicate) 산화 필름을 이용한 CVD(Chemical Vapor Deposition) 산화물 또는 고밀도 플라즈마 CVD 산화물 등의 트랜치 산화물(30)을 트랜치(20)의 내부에 매립한다.Next, the silicon surface is modified by forming a thin STI lining oxide inside the
다음으로, 트랜치 산화물(30)은 패드 질화막(24)의 전면에 증착되는데, 트랜치(20)에 충진한 직후에는 그 표면이 하부의 굴곡에 의해 고르지 않게 되므로, 후속 공정을 위해 트랜치 산화물(30)의 전면을 화학적 기계적 폴리싱(Chemical Mechanical Polishing: CMP)공정을 이용하여 평탄화한다.Next, the
다음으로, 기판(10) 위의 패드 산화막(22) 및 패드 질화막(24)을 습식 식각하여 제거함으로써, 소자 분리막으로 사용되는 STI를 완성하게 된다.Next, the
이와 같이 형성되는 STI는 반도체 소자의 고집적화에 따라 소형으로 형성되는데, 0.25 ㎛이하의 CD(Critical Dimension)를 가지는 STI의 경우에는 트랜치(20) 내부에 STI 산화물(30)을 매립하는 것이 용이하지 않다. 즉, 트랜치(20)의 폭이 너무 작게 형성되어 있으므로 그 입구(20a)가 좁아서 트랜치(20) 내부에 충실히 매립 되지 못한다. 트랜치(20)의 입구(20a)가 너무 좁으면 CVD 산화물이 트랜치(20)의 상부 모서리 근방에 주로 증착되어 트랜치 내부에 공극(Void)이 형성될 위험성이 증가하게 된다. The STI formed as described above is compact in accordance with the high integration of semiconductor devices. In the case of the STI having a CD (Critical Dimension) of 0.25 μm or less, it is not easy to embed the
또한, 소자 분리막에 사용하는 산화물은 TEOS 산화막을 사용하는데, TEOS 산화막은 경도(Hardness)가 약하여 후속 열 공정을 진행할 때 줄어들게 됨으로써, 경계면에서 흠(defect)을 유발하기 쉬운 단점이 있다. In addition, the oxide used in the device isolation layer uses a TEOS oxide film. The TEOS oxide film is weak in hardness and is reduced during a subsequent thermal process, and thus has a disadvantage of easily causing defects at the interface.
본 발명은 박막 제조 공정으로 소자 분리막을 형성하여 반도체 소자의 집적도를 향상시킬 수 있는 반도체 소자의 소자 분리막을 형성하는 방법을 제공하는 것이다.The present invention provides a method of forming a device isolation film of a semiconductor device capable of improving the degree of integration of the semiconductor device by forming a device isolation film in a thin film manufacturing process.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 실리콘 기판 위에 질화막을 형성하는 단계와, 질화막 위에 사진 공정을 이용하여 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 질화막을 선택적으로 식각하여 기판을 소정의 폭으로 노출하는 오프닝이 형성되도록 질화막 패턴을 형성하는 단계와, 질화막 패턴 사이의 오프닝에 소자 분리막을 형성하는 단계와, 질화막 패턴을 제거하는 단계와, 소자 분리막이 형성된 기판 위에 폴리 실리콘층을 형성하는 단계를 포함한다.A method of forming a device isolation film of a semiconductor device according to the present invention includes forming a nitride film on a silicon substrate, forming a photosensitive film pattern on the nitride film using a photo process, and selectively etching the nitride film using the photosensitive film pattern as a mask. Forming a nitride film pattern so as to form an opening that exposes a predetermined width, forming a device isolation film in the opening between the nitride film pattern, removing the nitride film pattern, and forming a polysilicon layer on the substrate on which the device isolation film is formed. Forming a step.
여기서, 소자 분리막은 RTP 공정을 이용하여 형성하는 것이 바람직하다. 또한, 폴리 실리콘층은 소자 분리막의 두께보다 낮게 형성하는 것이 바람직하다.Herein, it is preferable to form the device isolation film using an RTP process. In addition, the polysilicon layer is preferably formed lower than the thickness of the device isolation film.
실시예Example
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.In the following description, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description. For the same reason, some components in the accompanying drawings are somewhat exaggerated, omitted, or schematically illustrated, and the size of each component does not necessarily reflect the actual size.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 형성하는 방법을 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views illustrating a method of forming an isolation layer of a semiconductor device in accordance with an embodiment of the present invention.
도 2를 참조하면, 실리콘 기판(10) 위에 질화막(40)을 형성한다. 여기서, 질화막(40)은 예를 들어, PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식을 이용하여 SiN으로 이루어진 질화막을 형성한다.Referring to FIG. 2, the
다음으로, 도 3에 도시된 바와 같이, 질화막(40) 위에 사진 공정을 이용하여 감광막 패턴(40a)을 형성한다. 이후, 감광막 패턴(40a)을 마스크로 하여 질화막(40)을 선택적으로 식각하여 기판(10)을 소정의 폭으로 노출하는 오프닝(41)이 형성되도록 질화막 패턴(42)을 형성한다.Next, as shown in FIG. 3, the
다음으로, 도 4에 도시된 바와 같이, 질화막 패턴(42)이 형성된 기판(10) 위에 소자 분리막(50)을 형성한다. 여기서, 소자 분리막(50)은 박막 제조 공정인 RTP(Rapid Thermal Process) 공정을 이용하여 형성한다. Next, as shown in FIG. 4, the
이때, 소자 분리막(50)은 RTP로 형성되기 때문에 질화막 패턴(42)이 있는 영역에는 산화막이 성장하지 않으므로, 질화막 패턴(42)의 상부에는 소자 분리막(50)이 형성이 되지 않고, 질화막 패턴(42) 사이의 기판(10)을 소정의 폭으로 노출하는 오프닝(41)에만 형성된다.In this case, since the
여기서, 소자 분리막(50)을 배치 형태(batch type)로 진행하는 노(Furnace) 장비에서 형성하지 않고, RTP를 사용하여 형성하기 때문에 공정 속도를 높일 수 있다. 이후, 도 5와 같이, 질화막 패턴(42)을 제거하여 기판(10) 위에 소자 분리막(50) 만을 남긴다.In this case, the
다음으로, 도 6에 도시된 바와 같이, 소자 분리막(50)이 형성된 기판(10) 위에 폴리 실리콘층(60)을 형성한다. 폴리 실리콘층(60)은 소자 분리막(50)의 두께보다 낮게 형성한다. 여기서, 소자 분리막(50) 상부에 형성된 폴리 실리콘층(60)은 소자가 형성될 부분이다.Next, as shown in FIG. 6, the
다음으로, 도 7에 도시된 바와 같이, 소자 분리막(50) 상부의 폴리 실리콘층(60)에 게이트 산화막(70) 및 게이트(80)를 형성한다. 이후, 일반적인 로직 프로세스를 진행하여 소자를 형성한다.Next, as shown in FIG. 7, the
이와 같은 방법으로 소자 분리막을 형성하면 반도체 소자의 집적도를 향상시킬 수 있다. 뿐만 아니라, 박막 제조 공정으로 형성된 소자 분리막은 트랜치형 소자 분리막(STI)보다 쉽게 만들 수 있다.If the device isolation layer is formed in this manner, the degree of integration of the semiconductor device may be improved. In addition, the device isolation layer formed by the thin film manufacturing process may be easier than the trench type device isolation layer (STI).
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 박막 제조 공정으로 소자 분리막을 형성함으로써, 트랜치형 소자 분리막보다 쉽게 형성할 수 있으며, 소자의 집적도를 향상시킬 수 있다.In the method of forming a device isolation layer of a semiconductor device according to the present invention, the device isolation layer may be formed by a thin film manufacturing process, so that the device isolation layer may be formed more easily than the trench type device isolation layer, and the degree of integration of the device may be improved.
또한, 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 소자 분리막을 배치 형태로 진행하는 노(Furnace) 장비에서 형성하지 않고, RTP를 사용하여 형성하기 때문에 공정 속도를 높일 수 있다.In addition, the method of forming a device isolation layer of the semiconductor device according to the present invention may increase the process speed since the device isolation layer is formed by using RTP instead of the furnace equipment that proceeds in a batch form.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.Although preferred embodiments of the invention have been disclosed, although specific terms have been used, these are merely used in a general sense to easily explain the technical content of the present invention and to help understand the present invention, and are not intended to limit the scope of the present invention. . It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050131379A KR100707595B1 (en) | 2005-12-28 | 2005-12-28 | Method for forming isolation layer of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050131379A KR100707595B1 (en) | 2005-12-28 | 2005-12-28 | Method for forming isolation layer of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100707595B1 true KR100707595B1 (en) | 2007-04-13 |
Family
ID=38161856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050131379A KR100707595B1 (en) | 2005-12-28 | 2005-12-28 | Method for forming isolation layer of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100707595B1 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0167600B1 (en) * | 1994-12-30 | 1999-02-01 | 김주용 | Element isolation method of semiconductor apparatus |
-
2005
- 2005-12-28 KR KR1020050131379A patent/KR100707595B1/en not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0167600B1 (en) * | 1994-12-30 | 1999-02-01 | 김주용 | Element isolation method of semiconductor apparatus |
Non-Patent Citations (2)
Title |
---|
1000745500000 |
1001676000000 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20080318392A1 (en) | Shallow trench isolation structure and method for forming the same | |
JP3645142B2 (en) | Semiconductor wafer processing method and semiconductor device manufacturing method | |
KR20060109055A (en) | Method for forming isolation layer of semiconductor device | |
US6682987B2 (en) | Methods of forming a trench isolation region in a substrate by removing a portion of a liner layer at a boundary between a trench etching mask and an oxide layer in a trench and integrated circuit devices formed thereby | |
JP3651344B2 (en) | Manufacturing method of semiconductor device | |
KR100707595B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100620707B1 (en) | Method for Forming Shallow Trench Isolation of Semiconductor Device | |
US20080026542A1 (en) | Method of Manufacturing Semiconductor Device | |
JPH11121609A (en) | Manufacture of semiconductor device | |
JP2011003792A (en) | Method of manufacturing semiconductor device | |
KR100564561B1 (en) | Method for trench isolation in semiconductor device without void | |
US7645679B2 (en) | Method for forming isolation layer in semiconductor devices | |
KR20050028618A (en) | Method for forming isolation layer of semiconductor device | |
KR100613342B1 (en) | Semiconductor device and method of manufacturing the same | |
KR100808051B1 (en) | Method of forming isolating layer for semiconductor device | |
US7429518B2 (en) | Method for forming shallow trench isolation of semiconductor device | |
KR100835420B1 (en) | Method for fabricating semiconductor device | |
KR100984854B1 (en) | Method for forming element isolation layer of semiconductor device | |
KR101006510B1 (en) | Method for forming isolation layer of semiconductor device | |
KR100521449B1 (en) | Isolation Layer of Semiconductor Device and manufacturing process thereof | |
KR100561974B1 (en) | A Manufacturing Method of Semiconductor Element | |
KR100815962B1 (en) | Manufacturing method of semiconductor device | |
JP2002050682A (en) | Method for manufacturing semiconductor device and reticle mask | |
KR20050012584A (en) | Method for forming isolation layer of semiconductor device | |
JPH0547921A (en) | Manufacture of semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120319 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |