KR100706821B1 - 플라잉 캐패시터 멀티레벨 인버터의 제어 장치 및 그의제어 방법 - Google Patents

플라잉 캐패시터 멀티레벨 인버터의 제어 장치 및 그의제어 방법 Download PDF

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Abstract

본 발명은 플라잉 캐패시터 멀티 레벨 인버터 장치에서 고조파 성분을 최소화할 수 있는 인버터 제어 장치 및 그의 제어 방법에 관한 것이다.
본 발명은 톱니파 캐리어 신호를 이용하여 생성된 게이트 신호를 입력으로 하여 플라잉 캐패시터 멀티 레벨 인버터 장치의 출력 전압에 포함된 고조파 성분을 저감하는 것을 특징으로 한다.

Description

플라잉 캐패시터 멀티레벨 인버터의 제어 장치 및 그의 제어 방법{Control Apparatus And Method of Flying Capacitor Multi-level Inverter}
도 1은 종래 플라잉 캐패시터 3-레벨 인버터 구조를 나타내는 도면이다.
도 2는 종래 위상차 펄스 폭 변조 기법의 3-레벨 인버터의 동작을 설명하기 위한 도면이다.
도 3은 종래 위상차 펄스 폭 변조 기법의 출력 전압 벡터를 나타내는 도면이다.
도 4는 본 발명에 따른 플라잉 캐패시터 3-레벨 인버터를 나타내는 도면이다.
도 5는 도 4에 도시된 펄스 폭 변조 기법의 3-레벨 인버터의 동작을 설명하기 위한 도면이다.
도 6은 도 4에 도시된 펄스 폭 변조 기법의 출력 전압 벡터를 나타내는 도면이다.
도 7은 도 4에 도시된 펄스 폭 변조 기법의 멀티 레벨에 적용된 경우를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 3상 플라잉 캐패시터 3레벨 인버터부
11 : 직류 전원 12,13 : 캐패시터
20 : 레그 21 : 플라잉 캐패시터
22,23,24,25 : 전력 반도체 스위치 26,27,28,29 : 다이오드
30 : 톱니파 캐리어 신호 발생부 40 : 지령 전압 신호 발생부
50 : 게이트 신호 발생부 60 : 인버터부
본 발명은 인버터 제어 장치 및 그의 제어 방법에 관한 것으로, 특히 플라잉 캐패시터 멀티 레벨 인버터 장치에서 고조파 성분을 최소화할 수 있는 인버터 제어 장치 및 그의 제어 방법에 관한 것이다.
플라잉 캐패시터 멀티레벨 인버터는 스위치 직렬연결을 통해 대용량 정격을 구현하는 3상 멀티레벨 인버터 토폴로지 중 캐패시터 클램프(capacitor-clamped) 방식을 사용하여 직렬 연결된 스위치가 정격전압 내에서 동작할 수 있도록 회로가 구성된 형태이다. 이러한 3상 플라잉 캐패시터 멀티-레벨 인버터는 각 스위칭 소자의 직렬연결을 통해 높은 전압 정격을 구현하고 전압의 레벨이 증가함에 따라 정 현적인 전압 파형을 출력한다. 이에 따라, 3상 플라잉 캐패시터 멀티-레벨 인버터는 고조파 감소와 출력 필터의 크기를 줄일 수 있고 스위칭 과도상태 동안 발생하는 dv/dt와 서지(Surge)전압이 감소하여 EMI현상이 저감된다. 또한, 3상 플라잉 캐패시터 멀티-레벨 인버터는 같은 스위칭 주파수에서 비교할 때 상용(2-레벨)인버터보다 인버터 출력전압의 고조파를 2배 이상 줄일 수 있어 고압 대용량 인버터에 적합하다.
그러나, 플라잉 캐패시터 멀티레벨 인버터는 스위칭 동작을 할 때 캐패시터 전압 변동이 발생한다. 이 캐패시터 전압 불균형은 출력전압 파형 왜곡 및 차단 전압 증가로 인한 스위치 소자의 파괴 등의 손상 문제를 일으킨다. 이러한 전압 불균형 문제를 해결하기 위해 사용된 삼각파 캐리어를 이용하는 PWM 기법은 캐패시터 전압 균형 측면에서는 우수한 효과를 얻을 수 있지만 인버터의 출력 파형 품질이 좋지 않은 단점이 있다. 이에 대하여 도 1 및 도 2를 결부하여 상세히 설명하기로 한다.
도 1은 플라잉 캐패시터 멀티레벨 인버터 중 가장 기본이 되는 3 레벨 인버터 장치의 구조를 나타내는 도면이다. 도 1을 참조하면 3상 플라잉 캐패시터 3 레벨 인버터부(10)는 3개의 레그(20) 형태로 형성된다. 도 1에서는 한 레그만 도시되어 있다.
3 개의 레그(20) 각각은 직류(DC) 전원(11)에 직렬로 연결된 스위치들(22,23,24,25)과, 스위치들(22,23,24,25)의 입력단자와 출력 단자 사이에 각각 접속된 다이오드(26,27,28,29)를 구비한다.
스위치들(22,23,24,25)은 제1 스위치쌍(22,25)과 제2 스위치쌍(23,24)을 구비한다. 제1 스위치쌍(22,25)은 제11 및 제12 스위치(22,25)로 이루어지며, 제1 스위치쌍(22,25)의 양단에는 제1 및 제2 직류 링크 캐패시터(12,13)가 직렬로 연결된다. 제2 스위치쌍(23,24)은 제21 및 제22 스위치(23,24)로 이루어지며, 제2 스위치쌍(23,24)의 양단에는 플라잉 캐패시터(21)가 연결된다.
이러한 구성을 가지는 인버터부(60)에서 각 레그(20)의 출력 전압과 스위치들의 턴 온/오프 상태를 정리하면 표 1과 같다. 표 1에서 x는 각 상을 (a상, b상, c상) 나타낸다.
레그 출력 전압 (VXN) 스위칭 상태 스위칭 시퀀스
SX1 SX2 SX3 SX4
Vdc P ON ON OFF OFF
Vdc/2 O O1 ON OFF ON OFF
O2 OFF ON OFF ON
0 N OFF OFF ON ON
레그 출력 전압이 Vdc일 때, 제11 및 제21 전력 반도체 스위치(22,23)는 턴온되고 제12 및 제22 전력 반도체 스위치(25,24)는 턴 오프된다.
레그 출력 전압이 Vdc/2일 때, 제11 및 제22 전력 반도체 스위치(22,24)는 턴온되고 제12 및 제21 전력 반도체 스위치(23,26)는 턴-오프된다. 또는 제12 및 제21 전력 반도체 스위치(25,23)는 턴온되고 제11 및 제22 전력 반도체 스위치(22,24)는 턴-오프된다.
레그 출력 전압이 0일 때, 제12 및 제22 전력 반도체 스위치(25,24)는 턴온되고, 제11 및 제21 전력 반도체 스위치(22,23)는 턴오프된다.
이와 같이 P와 N의 스위칭 상태는 출력 전압이 직류 전원(11)에 의해 출력되는 상태이며, O1과 O2의 스위칭 상태는 플라잉 캐패시터(21)와 직류 전원(11)의 조합 혹은 플라잉 캐패시터(21) 만에 의해 출력 되는 상태이다. 그러므로 O1과 O2의 스위칭 상태는 플라잉 캐패시터(21) 전압 변동에 영향을 미치는 스위칭 상태이다.
정리된 표로부터 제1 전력 반도체 스위치쌍(22,25)을 구성하는 제11 및 제12 전력 반도체 스위치(22,25)와 제2 전력 반도체 스위치쌍(23,24)을 구성하는 제21 및 제22 전력 반도체 스위치(23,24)는 서로 상보적으로 동작하므로 제11 스위치(22)와 제21 전력 반도체 스위치(23)의 스위칭 상태로 인버터부 출력 가능한 레그 전압을 표현 한다.
인버터 출력 전류가 연속적으로 출력되어 흘러나간다고 가정하면, O1과 O2의 스위칭 상태는 각각 플라잉 캐패시터(21)의 충전과 방전하는 상태이고 같은 레그(20) 전압 Vdc/2를 출력한다. 이 두 가지 상태가 전압 리던던시이며, 최소의 주기 동안 같은 비율로 사용하면, 플라잉 캐패시터(21) 전압의 충전과 방전량이 같아져 전압이 일정한 값을 유지한다. 출력 전압 주파수에 비해 스위칭 주파수가 충분히 크면 스위칭 주기 동안 출력 전류(Iload)가 일정하다고 가정할 수 있다. 이때, 각 전력 반도체 스위치의 듀티비(xm : m은 스위치 번호)에 따라 N 점을 기준으로 한 레그(20) 출력 전압(VxN)은 수학식 1과 같다.
Figure 112005062223846-pat00001
이때, 플라잉 캐패시터(21)로 흐르는 전류(Icx)는 수학식 2와 같다.
Figure 112005062223846-pat00002
그러므로, 플라잉 캐패시터(21)에 걸려 있는 전압(Vcx)은 수학식 3과 같다.
Figure 112005062223846-pat00003
이 때, 플라잉 캐패시터(21)에 걸리는 전압의 변화율은 P와 N의 스위칭 상태에서 0이고, O1과 O2의 스위칭 상태에서는 각각 Iload/Cx, -Iload/Cx 이다. 그러므로 두 개의 스위칭부를 구성하는 전력 반도체 스위치의 듀티비(Duty ratio)가 서로 같으면(αx1 =αx2), 플라잉 캐패시터(21) 전압의 변화량이 영이 된다. 그리고, 플라잉 캐패시터(21) 전압 균형을 위해 전력 반도체 스위치의 듀티비가 서로 같아지려면, 두 가지 전력 반도체 스위치 상태 O1과 O2를 같은 비율로 사용해야 한다.
도 2는 플라잉 캐패시터 전압을 균형 제어하기 위해 종래 위상차 변위 펄스 폭 변조 기법을 도 1의 3-레벨 인버터부에 적용할 때 임의의 지령전압(V*는 2상 좌 표 기준 지령전압이고 Va *, Vb *, Vc *는 3상 좌표 기준 지령전압이며 서로 같은 량)에서의 동작 예이며 캐리어 신호, 게이트 신호 및 스위치 상태를 나타낸다.
여기서, 위상차 변위 펄스 폭 변조 기법은 레그 전압의 레벨 수가 N(여기서, N은 3이상의 자연수)일 때 한 레그의 스위칭부 개수만큼 캐리어 신호가 필요하며, 캐리어 주기를 (N-1)로 나눈 만큼 캐리어 신호가 천이되어 각 캐리어가 배치된다.
이에 따라 도 2에 도시된 캐리어 신호는 전력 반도체 스위치 온-오프 신호 판단 기준이 되는 제1 삼각파 캐리어 신호(C1)와, 제1 삼각파 캐리어 신호(C1)가 가로로 TS 만큼 천이 되어 배치된 제2 삼각파 캐리어 신호(C2)를 포함한다. 0점을 기준으로 위쪽과 아래쪽에 제1 및 제2 캐리어신호(C1,C2)가 TS마다 교번되어 배치되므로 두 가지 스위치 상태 O1과 O2가 2TS동안 같은 비율로 배치되어 캐패시터 전압 균형 제어 역할을 한다. 그러나, 0점을 기준으로 위쪽은 위로 향하는 삼각형 캐리어 신호(C1,C2), 아래쪽은 아래를 향하는 삼각형 캐리어 신호(C1,C2)로 같은 형태를 이루고 있지 않다. 또한, 도 2에 도시된 출력 전압을 벡터로 나타낸 도 3 에 도시된 바와 같이 출력 스위치 신호는 지령 전압에 인접한 세 개의 인버터 출력 전압 벡터[POO,PON,PNN]과 인접하지 않는 하나의 인버터 출력 전압 벡터[O,O,O]의 합성으로 출력한다. 이에 따라서, 3상 지령치의 변화와는 상관없이 스위칭 상태가 모두 같은 출력 전압 벡터[O,O,O]가 항상 발생하여 이것이 출력파형에 고조파 성분으로 작용한다.
따라서, 본 발명의 목적은 플라잉 캐패시터 멀티 레벨 인버터 장치에서 고조파 성분을 최소화할 수 있는 인버터 제어 장치 및 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 톱니파 캐리어 신호를 이용하여 생성된 게이트 신호에 응답하여 플라잉 캐패시터 멀티 레벨 인버터 장치의 출력전압에 포함된 고조파 성분을 저감하는 것을 특징으로 한다.
상기 인버터 장치는 상기 톱니파 캐리어 신호를 생성하는 톱니파 신호 발생부와; 다수개의 교류 출력 전압을 설정하기 위해 지령 전압 신호를 생성하는 지령 전압 신호 발생부와; 상기 톱니파 캐리어 신호와 상기 지령 전압 신호를 이용하여 상기 게이트 신호를 생성하는 게이트 신호 발생부를 상기 인버터부에 더 구비하는 것을 특징으로 한다.
상기 제어 기법은 3상 플라잉 캐패시터 멀티레벨 인버터에 적용되는 것을 특징으로 한다.
상기 톱니파 캐리어 신호는 플라잉 캐패시터 3 레벨 인버터에 적용될 경우 2Ts 주기를 가지며 Ts시간만큼 천이되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 플라잉 캐패시터 3 레벨 인버터 장치의 제어 방법은 인버터부에 상기 게이트 신호를 공급하여 상기 제1 및 제2 전력 반도체 스위치쌍 각각을 제어하는 것을 특징으로 한다.
상기 게이트 신호에 응답하여 출력전압을 인버터부에서 생성하는 단계는 상기 게이트 신호에 응답하여 3 단계로 변하는 출력전압을 3 레벨 플라잉 캐패시터 인버터부에서 생성하는 단계를 포함하는 것을 특징으로 한다.
플라잉 캐패시터 3 레벨 인버터에 적용될 경우 상기 톱니파 캐리어 신호를 생성하는 단계는 2Ts 주기의 제1 톱니파 캐리어 신호를 생성하는 단계와; 상기 제1 톱니파 캐리어 신호를 Ts시간만큼 천이하여 제2 톱니파 캐리어 신호를 생성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 5를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4는 본 발명에 따른 펄스 폭 변조 기법의 플라잉 캐패시터 3 레벨 인버터 장치를 나타내는 도면이다.
도 4를 참조하면, 본 발명에 따른 펄스 폭 변조 기법의 인버터 장치는 톱니파 신호 발생부(30)와, 지령 전압 신호 발생부(40)와, 게이트 신호 발생부(50) 및 플라잉 캐패시터 3 레벨 인버터부(10)를 구비한다.
톱니파 캐리어 신호 발생부(30)는 샘플링 주기마다 톱니파 캐리어 신호(SS)를 발생한다.
지령 전압 신호 발생부(40)는 외부로부터 공급된 주파수 지령 신호에 따라 지령 전압 신호(OVS)를 생성한다.
게이트 신호 발생부(50)는 톱니파 캐리어 신호(SS)와 지령 전압 신호(OVS)에 응답하여 인버터부(20)에 포함된 다수의 전력 반도체 스위치(22,23,24,25)를 제어하기 위한 다수의 게이트 신호(GPS)를 생성한다.
도 5에 도시된 바와 같이 캐리어 신호는 전력 반도체 스위치 온-오프 신호 판단 기준이 되는 2Ts 주기의 제1 톱니파 캐리어 신호(SC1)와, 제1 톱니파 캐리어 신호(SC1)가 가로로 TS 만큼 천이 되어 배치된 제2 톱니파 캐리어 신호(SC2)를 포함한다. 이 경우, 톱니파를 이용한 캐리어 신호(SC1,SC2)는 O1과 O2의 스위칭 상태가 같은 비율로 배치된다.
게이트 신호(Sa1,Sa2,Sb1,Sb2,Sc1,Sc2)는 제1 및 제2 톱니파 캐리어 신호(SC1,SC2)와 지령 전압(Va *, Vb *, Vc *)신호를 비교함으로써 형성된다.
스위칭 상태는 [POO], [PON], [PNN], [ONN]의 조합으로 출력된다. 즉, 스위칭 상태는 [PO2O2], [PO2N], [PNN], [O2NN], [PO1O1], [PO1N], [PNN], [O1NN]으로 출력된다.
도 6는 도 5에서의 전력 반도체 스위치 상태에 대한 출력 전압을 공간 벡터 상에 나타내는 도면이다.
도 6에 도시된 바와 같이 3-레벨 인버터 한 레그에는 3가지 스위칭상태가 존재하므로 전부 27(3×3×3)개의 스위칭 상태가 존재한다. 그리고, 공간 벡터는 편 의상 육각형의 60°구간씩을 6개(A, B, C, D, E, F)의 섹터로 나뉜다. 한 섹터는 다시 4개의 삼각형 영역으로 나뉜다. 이 때, 출력 스위치 신호 패턴은 지령전압(V*)에 인접한 네 개의 인버터 출력 전압벡터[POO, PON, PNN, ONN]의 합성으로 출력한다.
한편, 플라잉 캐패시터 N-레벨 인버터도 도 7에 도시된 바와 같이 (N-1)TS의 주기를 갖는 톱니파 캐리어 (N-1)개를 TS 만큼 천이하여 배치하는 과정을 거쳐 캐리어 신호를 만들어 적용하면 쉽게 일반화가 가능하다.
상술한 바와 같이, 본 발명에 따른 플라잉 캐패시터 멀티레벨 인버터 제어 장치 및 그 제어방법은 톱니파 캐리어 신호를 이용하여 게이트 신호를 생성한다. 이 게이트 신호에 응답하여 인버터부는 출력 전압을 생성한다.
이에 따라, 본 발명에 따른 인버터 제어 장치 및 그의 제어방법은 톱니파 캐리어 신호에 의해 플라잉 캐패시터의 전압 제어 및 인버터부의 출력 전압의 고조파 성분을 저감하여 출력 파형을 개선할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 톱니파 캐리어 신호를 생성하는 단계;
    상기 톱니파 캐리어 신호를 이용하여 생성된 게이트 신호를 인버터부의 제어 입력 신호로 사용하여 상기 인버터부의 출력 전압을 생성하는 단계를 포함하고,
    상기 인버터부가 플라잉 캐패시터 N(N은 3 이상의 자연수)레벨 인버터에 적용될 때 상기 톱니파 캐리어 신호를 생성하는 단계는,
    (N-1)Ts 주기의 제1 톱니파 캐리어 신호를 생성하는 단계;
    상기 제1 톱니파 캐리어 신호를 Ts시간만큼 각각 천이하여 제2 내지 제(N-1) 톱니파 캐리어 신호를 각각 생성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 인버터 제어방법.
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