KR100704146B1 - Manufacturing method of silicon on insulator wafer - Google Patents

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Abstract

본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 소정 두께의 산화막을 형성하는 단계와, 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계와, 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계와, 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계와, 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a silicon on insulator (hereinafter, referred to as SOI) substrate, wherein a buried oxide layer is formed at a predetermined depth of a first wafer, and then, Forming an oxide film, bonding a second wafer onto the first wafer, selectively removing the oxide film to expose a lower portion of the first wafer, and replacing the buried oxide layer as an etch stop layer Selectively removing a lower portion of the exposed first wafer, and removing the buried oxide layer to expose an upper portion of the first wafer, and then removing an upper portion of the exposed first wafer by a predetermined thickness. By including, because the existing high-cost chemical mechanical polishing (CMP) process, etc. is not used, the process is relatively simple, easy to implement, high quality There are works that can be produced an SOI substrate having the characteristics of an ultra-thin effect.

나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온 Nano device, semiconductor, SOI, silicon wafer, buried oxide layer, oxygen ion

Description

ＳＯＩ 기판의 제조방법{Manufacturing method of silicon on insulator wafer}Manufacturing method of SOI substrate {Manufacturing method of silicon on insulator wafer}

도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 SOI 기판의 제조방법을 설명하기 위한 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing an SOI substrate according to an embodiment of the present invention.

*** 도면의 주요 부분에 대한 부호 설명 ****** Explanation of symbols on main parts of drawing ***

100 : 제1 실리콘웨이퍼, 110 : 매립산화막층,100: first silicon wafer, 110: buried oxide film layer,

120 : 제1 산화막, 200 : 제2 실리콘웨이퍼,120: first oxide film, 200: second silicon wafer,

210 : 제2 산화막210: second oxide film

본 발명은 초고집적, 초고속 및 저전력 특성의 반도체 집적회로 구현에 있어서 핵심인 초박형 상부 실리콘막을 가진 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 보다 상세하게는 나노급 반도체 소자 제작에 필수적인 균일한 두께와 고품질의 양호한 계면 특성을 가지는 초박형 SOI 기판의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a silicon on insulator (SOI) substrate having an ultra-thin upper silicon film, which is the key to the implementation of ultra-high integration, ultra-fast, and low-power semiconductor integrated circuits. The present invention relates to a method for manufacturing an ultra-thin SOI substrate having uniform thickness and high quality and good interfacial properties, which are essential for fabricating nanoscale semiconductor devices.

일반적으로, SOI 기판은 많은 전자소자를 집적화할 때 기존의 실리콘 기판이 가지고 있는 소자들 간의 불완전한 절연과 기생 정전 용량의 발생 등의 문제점을 해결할 수 있는 차세대의 전자 소자의 기판으로 개발되어 왔다.In general, SOI substrates have been developed as substrates of next-generation electronic devices that can solve problems such as incomplete insulation and generation of parasitic capacitance between devices existing in silicon substrates when integrating many electronic devices.

이러한 SOI 기판의 구조는 실리콘웨이퍼(Silicon Wafer) 상에 절연막이 있고, 이 상부에 다시 단결정 실리콘막이 존재하는 것을 말하며, 광의의 정의로는 하부의 기판과 절연막의 종류에 관계없이 최상부에 실리콘 단결정이 형성되어 있는 구조를 말한다.The structure of the SOI substrate refers to the presence of an insulating film on a silicon wafer, and a single crystal silicon film is formed on top of the silicon wafer. In the broad definition, a silicon single crystal is formed on the top of the substrate regardless of the type of the substrate and the insulating film. Refers to the formed structure.

이러한 SOI 기판의 제조기술은 1960년대 SOS(Silicon On Sapphire)의 연구로 시작되었으며, 초기에는 재결정화법(ZMR; Zone-Melting and Recrystallization), 다공질 실리콘 산화, 실리콘의 횡면 에피텍셜 성장법 등이 연구되었으나, 지속적인 기술경쟁과 시장의 선택에 따라 현재는 사이목스(SIMOX; Separation by Implantation of Oxygen) 기술, 스마트 컷(smart cut)을 이용하는 UNIBOND 기술, ELTRAN(Epitaxial Layer TRANsfer) 기술 등이 주류를 이루고 있다.The manufacturing technology of the SOI substrate started with the research of Silicon On Sapphire (SOS) in the 1960s.In the early stages, recrystallization (ZMR), porous silicon oxidation, and silicon lateral epitaxial growth method were studied. In line with the ongoing technological competition and market choice, Siemens (SIMOX) technology, UNIBOND technology using smart cut, and Epitaxial Layer TRANsfer (ELTRAN) technology are the mainstream.

상기 종래의 SIMOX 기술에 따르면, 먼저, 실리콘 내부로 산소를 약 1~9×1017 atoms/㎠로 주입시킨 후에 실리콘의 재결정화와 매몰 산화막의 안정화 및 결함제거를 위하여 약 1300 내지 1500℃의 고온에서 열처리(anneal) 및 산화를 실시한다.According to the conventional SIMOX technology, first, oxygen is injected into the silicon at about 1 to 9 × 10 17 atoms / cm 2, and then a high temperature of about 1300 to 1500 ° C. is used to recrystallize the silicon, stabilize the buried oxide film, and remove defects. Annealing and oxidation are carried out at.

그러나, 상기와 같이 종래의 SIMOX 기술은 두께가 균일하고 불순물의 농도가 낮은 실리콘 층을 제작하기 어렵고, 계면과 계면 부근의 높은 결함 밀도 및 조도 불량 등 소자에 불리한 영향을 끼치기는 문제점이 있다.However, as described above, the conventional SIMOX technology has a problem in that it is difficult to fabricate a silicon layer having a uniform thickness and low impurity concentration, and adversely affect the device such as high defect density and poor roughness at and near the interface.

또한, 상기 종래의 UNIBOND 기술에 따르면, 먼저, 절연막을 형성시킨 실리콘웨이퍼에 수소이온을 주입한 다음, 또 다른 실리콘웨이퍼와 접합하여 후속 열처리 과정을 통해 수소이온 주입 웨이퍼에 이온 주입위치 밑부분이 떨어져 나감으로써 얇은 실리콘층을 형성하는 스마트 컷(smart cut) 방법을 이용함으로써, 다른 종래의 방법들에 비해 higher crystal quality, higher BOX quality, less surface roughness 및 low price process in thick film SOI 등의 효과를 기대할 수 있으나, 여전히 두께 균일도(thickness uniformity)가 부족함과 아울러 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 등 여러 단계의 공정으로 인해 생산성이 낮아지는 문제점이 있다.In addition, according to the conventional UNIBOND technology, first, a hydrogen ion is implanted into a silicon wafer on which an insulating film is formed, and then bonded to another silicon wafer, and then a lower portion of the ion implantation position is dropped on the hydrogen ion implanted wafer through a subsequent heat treatment process. By using the smart cut method to form a thin silicon layer by exiting, the effect of higher crystal quality, higher box quality, less surface roughness and lower price process in thick film SOI than other conventional methods can be expected. However, there is still a problem that the productivity is lowered due to the lack of thickness uniformity and various steps such as chemical mechanical polishing (CMP).

또한, 상기 종래의 엘트란(ELTRAN) 기술은 먼저, 실리콘웨이퍼 상에 다공질의 실리콘층을 형성시키고 그 상부에 다결정 실리콘층을 에피택셜(epitaxial)로 형성시킨 다음, 절연막을 형성시킨 실리콘웨이퍼와 접합한 후, 단결정을 형성시킨 웨이퍼의 실리콘웨이퍼 전부와 다공질 실리콘층을 연마 및 식각공정으로 제거함으로써 평탄한 실리콘층을 얻는 기술로서, 실리콘 막의 두께 제어가 비교적 용이하나, 기존의 CMOS 공정과의 정합성이 용이하지 않으며, 막질 저하, 입자 발생과 표면 조도 악화 및 신뢰성 문제 등으로 일부 응용에 한정되는 문제점이 있다.In addition, the conventional ELTRAN technology first forms a porous silicon layer on a silicon wafer, epitaxially forms a polycrystalline silicon layer thereon, and then joins the silicon wafer having an insulating film formed thereon. After removing all the silicon wafers and the porous silicon layer of the wafer on which the single crystal is formed by a polishing and etching process to obtain a flat silicon layer, the thickness of the silicon film is relatively easy to control, but is easily matched with a conventional CMOS process. However, there are problems that are limited to some applications due to film quality degradation, particle generation and surface roughness deterioration, and reliability problems.

상기와 같이 예컨대, UTB SOI CMOS 소자 제조에 사용되는 UTB SOI 기판 제조를 위한 종래의 기술들(SIMOX, UNIBOND 및 ELTRAN 등)은 두께 균일도, 결함밀도 및 수 nm급의 상부 실리콘 두께 제어 특성 등의 나노급 소자에서 요구되는 초박막 SOI 웨이퍼 규격을 완전히 만족시키지는 못하고 있는 실정이다.As described above, for example, conventional technologies for manufacturing a UTB SOI substrate used in manufacturing a UTB SOI CMOS device (SIMOX, UNIBOND, and ELTRAN, etc.) include nanometers such as thickness uniformity, defect density, and several nm upper silicon thickness control characteristics. It is a situation that does not completely satisfy the ultra-thin SOI wafer specification required in the class device.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 나노급 반도체 소자 제작에 필수적인 균일한 두께와 고품질의 양호한 계면 특성을 가지는 초박형 SOI 기판의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing an ultra-thin SOI substrate having a uniform thickness and high quality and good interfacial properties, which are essential for manufacturing a nanoscale semiconductor device.

전술한 목적을 달성하기 위하여 본 발명의 일 측면은, (a) 제1 웨이퍼 내에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 산화막을 형성하는 단계; (b) 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계; (c) 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계; (d) 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계; 및 (e) 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부 표면을 제거하는 단계를 포함하는 SOI 기판의 제조방법을 제공하는 것이다.One aspect of the present invention to achieve the above object, (a) after forming a buried oxide layer in the first wafer to form an oxide film on the surface of the first wafer; (b) bonding a second wafer onto the first wafer; (c) selectively removing the oxide film to expose a lower portion of the first wafer; (d) selectively removing a lower portion of the exposed first wafer using the buried oxide layer as an etch stop layer; And (e) removing the buried oxide layer to expose the top surface of the first wafer, and then removing the exposed top surface of the first wafer.

여기서, 상기 단계(a)는, (a-1) 상기 제1 웨이퍼의 표면에 산소이온을 주입하여 상기 제1 웨이퍼 내에 상기 매립산화막층을 형성하는 단계; 및 (a-2) 상기 매립산화막층의 계면이 균일해짐과 아울러 거친 표면의 결함이 제거되도록 열처리 및 산화공정을 실시하여 상기 제1 웨이퍼의 표면에 상기 산화막을 형성하는 단계를 포함하여 이루어짐이 바람직하다.Here, the step (a) comprises the steps of (a-1) implanting oxygen ions on the surface of the first wafer to form the buried oxide film layer in the first wafer; And (a-2) forming the oxide film on the surface of the first wafer by performing a heat treatment and an oxidation process so that the interface between the buried oxide layer is uniform and the defects of the rough surface are removed. Do.

바람직하게는, 상기 단계(b)에서, 상기 제2 웨이퍼의 표면에 소정 두께의 산화막을 형성하는 단계를 더 포함하여 이루어진다.Preferably, the step (b) further comprises the step of forming an oxide film having a predetermined thickness on the surface of the second wafer.

바람직하게는, 상기 단계(e)에서, 상기 노출된 제1 웨이퍼의 상부 표면은 그 표면층의 결함저감 및 박막화하기 위하여 산화/식각, 화학기계적 연마(CMP) 또는 수소 열처리 방법 중 적어도 어느 하나의 방법에 의해 제거한다.Preferably, in step (e), the exposed upper surface of the first wafer is at least one of oxidation / etching, chemical mechanical polishing (CMP) or hydrogen heat treatment methods to reduce and thin the surface layer defects. Remove by

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. Like numbers refer to like elements in the figures.

도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 SOI 기판의 제조방법을 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing an SOI substrate according to an embodiment of the present invention.

도 1a를 참조하면, 컨트롤 웨이퍼(control wafer)로 사용되는 제1 실리콘웨이퍼(100)의 표면에 소정의 산소이온(oxygen ion)(105)을 주입한다.Referring to FIG. 1A, a predetermined oxygen ion 105 is implanted into a surface of a first silicon wafer 100 used as a control wafer.

이때, 상기 산소이온(105)은 약 30 내지 200KeV 에너지범위에서 약 1 내지 5×1017~18 atoms/㎠로 주입함이 바람직하다.At this time, the oxygen ion 105 is preferably injected at about 1 to 5 × 10 17-18 atoms / cm 2 in the energy range of about 30 to 200 KeV.

도 1b를 참조하면, 실리콘을 재결정화시키고 결함을 제거하는 동시에 소정깊이에 매립산화막층(110)이 형성되도록 열처리 및 산화공정을 실시한다. 이때, 상기 주입된 산소이온(105)에 의해 상기 제1 실리콘웨이퍼(100)의 소정깊이에는 매립산화막층(110)이 형성되며, 전체 표면부에는 산화에 의해 약 50 내지 200nm 두께범위로 박스(box)형태의 제1 산화막(120)이 형성된다.Referring to FIG. 1B, a heat treatment and an oxidation process are performed to form a buried oxide layer 110 at a predetermined depth while recrystallizing silicon and removing defects. In this case, the buried oxide layer 110 is formed at a predetermined depth of the first silicon wafer 100 by the implanted oxygen ions 105, and the entire surface portion of the buried oxide film layer 110 is formed in a thickness range of about 50 to 200 nm by oxidation. A first oxide film 120 in the form of a box is formed.

따라서, 상기 매립산화막층(110)의 계면이 균일해짐과 아울러 거친 표면의 결함이 제거된다. 즉, 상기 산화 분위기에서 열처리를 추가적으로 실시하면 표면의 결함이 상기 매립산화막층(110)의 계면으로 집중되어 계면 상태와 막질이 크게 개선될 수 있다. 이러한 산화 공정은 경우에 따라 생략될 수 있으며, 필요할 경우에는 결함을 낮추고 계면 조도를 개선하며, 상기 제1 실리콘웨이퍼(100)의 두께를 얇게 할 수 있는 방법으로 적극 활용될 수 있다.Therefore, the interface between the buried oxide layer 110 is uniform and the rough surface defects are removed. That is, when the heat treatment is further performed in the oxidizing atmosphere, defects on the surface may be concentrated at the interface of the buried oxide layer 110, thereby greatly improving the interface state and film quality. This oxidation process may be omitted in some cases, and if necessary, it may be actively used as a method for reducing defects, improving interfacial roughness, and reducing the thickness of the first silicon wafer 100.

또한, 상기 제1 산화막(120)의 형성에 의해 상기 제1 실리콘웨이퍼(100)의 두께가 1차적으로 얇아진다.In addition, the thickness of the first silicon wafer 100 is primarily thinned by the formation of the first oxide film 120.

한편, 상기 열처리 공정은 약 1300℃ 내지 1500℃의 온도범위에서 실시됨이 바람직하다.On the other hand, the heat treatment process is preferably carried out in a temperature range of about 1300 ℃ to 1500 ℃.

도 1c를 참조하면, 핸들 웨이퍼(handle wafer)로 사용되는 제2 실리콘웨이퍼(200)를 준비한다. 이때, 상기 제2 실리콘웨이퍼(200)의 전체 표면부에는 약 5 내지 1000nm 두께범위로 박스(box)형태의 제2 산화막(210)을 형성함이 바람직하다.Referring to FIG. 1C, a second silicon wafer 200 used as a handle wafer is prepared. In this case, it is preferable to form the second oxide film 210 in the form of a box in a thickness range of about 5 to 1000 nm on the entire surface of the second silicon wafer 200.

도 1d를 참조하면, 상기 제1 실리콘웨이퍼(100) 상부의 제1 산화막(120)과 상기 제2 실리콘웨이퍼(200) 하부의 제2 산화막(210)을 통상의 웨이퍼 본딩(bonding) 방법(예컨대, 수소 본딩법 등)에 의해 서로 마주보도록 접합시킨다.Referring to FIG. 1D, a method of bonding a first oxide film 120 on the first silicon wafer 100 and a second oxide film 210 on the bottom of the second silicon wafer 200 (eg, a conventional wafer bonding method) And bonding to each other by hydrogen bonding or the like.

도 1e를 참조하면, 상기 제1 실리콘웨이퍼(100)의 하부가 노출되도록 상기 제1 실리콘웨이퍼(100)의 하부에 형성된 제1 산화막(120)을 선택적으로 제거한다.Referring to FIG. 1E, the first oxide film 120 formed on the lower portion of the first silicon wafer 100 is selectively removed so that the lower portion of the first silicon wafer 100 is exposed.

도 1f를 참조하면, 상기 매립산화막층(110)을 식각정지층으로 이용하여 상기 매립산화막층(110)이 노출되도록 상기 노출된 제1 실리콘웨이퍼(100)의 하부를 선 택적으로 제거한다.Referring to FIG. 1F, a portion of the exposed first silicon wafer 100 is selectively removed to expose the buried oxide layer 110 by using the buried oxide layer 110 as an etch stop layer.

이때, 상기 노출된 제1 실리콘웨이퍼(100)는 예컨대, 화학 기계적 연마(CMP), 습식 또는 건식 식각법에 의해 제거함이 바람직하다.In this case, the exposed first silicon wafer 100 may be removed by, for example, chemical mechanical polishing (CMP), wet or dry etching.

도 1g 및 도 1h를 참조하면, 상기 제1 실리콘웨이퍼(100)의 상부가 노출되도록 상기 매립산화막층(110)을 예컨대, 습식 식각법에 의해 제거한 후, 상기 노출된 제1 실리콘웨이퍼(100)의 상부를 소정두께로 제거한다.1G and 1H, the buried oxide layer 110 is removed by, for example, a wet etching method so that the upper portion of the first silicon wafer 100 is exposed, and then the exposed first silicon wafer 100 is exposed. The upper part of is removed to a predetermined thickness.

이때, 상기 노출된 제1 실리콘웨이퍼(100)의 상부는 그 표면층의 결함저감 및 박막화하기 위하여 산화/식각, 화학기계적 연마(CMP) 또는 수소 열처리 방법 중 적어도 어느 하나의 방법에 의해 제거함이 바람직하다.At this time, the exposed upper portion of the first silicon wafer 100 is preferably removed by at least one of oxidation / etching, chemical mechanical polishing (CMP) or hydrogen heat treatment method in order to reduce the defect and thin film of the surface layer. .

한편, 도 1a 및 도 1b의 공정 과정에서 금속 불순물이 주입될 수 있으므로 주입된 금속 불순물의 영향을 줄이기 위하여 도 1b의 공정 후에 상기 제1 산화막(120)을 제거하고, 계속해서 저온, 저농도 불순물이 주입된 고품질의 실리콘 에피막을 증착하면 고품질, 고순도의 실리콘 박막을 제조할 수도 있다.Meanwhile, since the metal impurities may be implanted in the process of FIGS. 1A and 1B, the first oxide layer 120 is removed after the process of FIG. 1B to reduce the influence of the implanted metal impurities, and then the low temperature and low concentration impurities are continuously removed. By depositing the injected high quality silicon epitaxial film, a high quality, high purity silicon thin film can be produced.

또한, 도 1b의 공정 후에 상기 제1 실리콘웨이퍼(100) 상부의 제1 산화막(120)을 제거하고 SiGe 버퍼(buffer)층, SiGe 완충(relaxation)막 및 스트레인드(strained) 실리콘막을 증착하여 스트레인드 실리콘막을 갖는 초박형 SOI 기판을 제조할 수도 있다.In addition, after the process of FIG. 1B, the first oxide film 120 on the first silicon wafer 100 is removed, and a strain of SiGe buffer layer, SiGe buffer layer, and strained silicon film is deposited. It is also possible to manufacture an ultra-thin SOI substrate having a hard silicon film.

전술한 본 발명에 따른 SOI 기판의 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가 능하고 이 또한 본 발명에 속한다.While a preferred embodiment of the method for manufacturing the SOI substrate according to the present invention has been described above, the present invention is not limited thereto, and the present invention is not limited thereto, and various modifications are made within the scope of the claims and the detailed description of the invention and the accompanying drawings. It is possible to do so and this also belongs to the present invention.

이상에서 설명한 바와 같은 본 발명의 SOI 기판의 제조방법에 따르면, 나노급 반도체 소자 제작에 필수적인 균일한 두께와 고품질의 양호한 계면 특성을 가지는 초박형 SOI 기판을 제공할 수 있는 이점이 있다.According to the method for manufacturing the SOI substrate of the present invention as described above, there is an advantage that can provide an ultra-thin SOI substrate having a uniform thickness and high quality good interfacial properties essential for the fabrication of nanoscale semiconductor devices.

또한, 본 발명에 따르면, 기존에 실시되고 있는 기술을 활용하고, 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않을 수 있기 때문에 공정이 비교적 단순하고 실시가 용이한 이점이 있다.In addition, according to the present invention, the process is relatively simple and easy to implement because it utilizes existing techniques, and expensive chemical mechanical polishing (CMP) process and the like may not be used.

또한, 본 발명에 따르면, 나노급 반도체 소자, 차세대 신소자 연구, 초고성능 회로 및 시스템 설계 제작과 이를 응용한 제품의 실용화를 앞당기는데 기여할 수 있는 이점이 있다.In addition, according to the present invention, there is an advantage that can contribute to advance the practical application of nano-scale semiconductor device, next-generation new device research, ultra-high performance circuit and system design fabrication and applied products.

Claims (10)

(a) 제1 웨이퍼 내에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 산화막을 형성하는 단계;(a) forming an oxide layer on the surface of the first wafer after forming the buried oxide layer in the first wafer; (b) 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계;(b) bonding a second wafer onto the first wafer; (c) 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계;(c) selectively removing the oxide film to expose a lower portion of the first wafer; (d) 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계; 및(d) selectively removing a lower portion of the exposed first wafer using the buried oxide layer as an etch stop layer; And (e) 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부 표면을 제거하는 단계를 포함하는 SOI 기판의 제조방법.(e) removing the buried oxide layer to expose the upper portion of the first wafer, and then removing the exposed upper surface of the first wafer. 제 1 항에 있어서, 상기 단계(a)는,The method of claim 1, wherein step (a) (a-1) 상기 제1 웨이퍼의 표면에 산소이온을 주입하여 상기 제1 웨이퍼 내에 상기 매립산화막층을 형성하는 단계; 및(a-1) forming the buried oxide layer in the first wafer by implanting oxygen ions into the surface of the first wafer; And (a-2) 상기 매립산화막층의 계면이 균일해짐과 아울러 거친 표면의 결함이 제거되도록 열처리 및 산화공정을 실시하여 상기 제1 웨이퍼의 표면에 상기 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 기판의 제조방법.(a-2) forming the oxide film on the surface of the first wafer by performing a heat treatment and an oxidation process so that the interface of the buried oxide layer is uniform and the rough surface defect is removed. Method of manufacturing an SOI substrate. 제 2 항에 있어서, 상기 산소이온은 30 내지 200KeV 에너지범위에서 1 내지 5×1017~18 atoms/㎠로 주입하는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 2, wherein the oxygen ion is implanted at 1 to 5 × 10 17 to 18 atoms / cm 2 in an energy range of 30 to 200 KeV. 제 2 항에 있어서, 상기 열처리는 1300 내지 1500℃의 온도범위에서 실시하는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 2, wherein the heat treatment is performed at a temperature in the range of 1300 to 1500 ° C. 4. 제 1 항에 있어서, 상기 단계(b)에서, 상기 제2 웨이퍼의 표면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, further comprising forming an oxide film on the surface of the second wafer in the step (b). 제 1 항에 있어서, 상기 단계(b)에서, 상기 제2 웨이퍼를 접합시키기 전에 상기 제1 웨이퍼의 접합 표면에 형성된 산화막을 제거한 후 상기 제2 웨이퍼를 접합시키는 것을 특징으로 하는 SOI 기판의 제조방법.2. The method of claim 1, wherein in step (b), the second wafer is bonded after removing the oxide film formed on the bonding surface of the first wafer before bonding the second wafer. . 제 1 항에 있어서, 상기 단계(b)에서, 상기 제2 웨이퍼를 접합시키기 전에 상기 제1 웨이퍼의 접합 표면을 재산화시킨 후 상기 제2 웨이퍼를 접합시키는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, wherein in step (b), the bonding surface of the first wafer is re-bonded prior to bonding the second wafer and then the second wafer is bonded. 제 1 항에 있어서, 상기 단계(e)에서, 상기 노출된 제1 웨이퍼의 상부는 그 표면층의 결함저감 및 박막화하기 위하여 산화/식각, 화학기계적 연마(CMP) 또는 수소 열처리 방법 중 적어도 어느 하나의 방법에 의해 상기 노출된 제1 웨이퍼의 상부 표면이 제거되는 것을 특징으로 하는 SOI 기판의 제조방법.2. The method of claim 1, wherein in step (e), the top of the exposed first wafer is subjected to at least one of oxidation / etching, chemical mechanical polishing (CMP) or hydrogen heat treatment methods to reduce and reduce the defect of the surface layer. And a top surface of the exposed first wafer is removed by a method. 제 1 항에 있어서, 상기 단계(a)를 실시한 후 상기 산화막을 제거하고, 불순물이 주입된 실리콘 에피막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, further comprising removing the oxide film after the step (a) and depositing a silicon epitaxial film into which impurities are implanted. 제 1 항에 있어서, 상기 단계(a)를 실시한 후 상기 산화막을 제거하고, SiGe 버퍼층, SiGe 완충막 및 스트레인드 실리콘막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 SOI 기판의 제조방법.The method of claim 1, further comprising removing the oxide film and depositing a SiGe buffer layer, a SiGe buffer film, and a strained silicon film after performing step (a).
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