KR100703257B1 - 디스플레이 장치 - Google Patents

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KR100703257B1
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리차드리 핑크
지비 야니브
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나노-프로프리어터리, 인크.
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  • Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
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Abstract

전자 방출 디스플레이용 다수의 그리드 구조는 각각의 그리드 부분이 서로 독립적으로 제어되도록 허용하여 각각의 그리드 부분이 어드레스됨에 따라 이들 각각의 픽셀 위치로부터 전자가 방출될 수 있다.

Description

디스플레이 장치{DISPLAY APPARATUS}
50여년 동안, 캐소드 레이 튜브(CRT)는 시각 정보를 디스플레이하기 위한 주요 장치였다. CRT는 광도, 컬러, 대비 및 해상력과 관련하여 상당한 디스플레이 품질을 제공하였지만, 크고, 거대하고 전력 소모가 크다. 이는 휴대가능하고 쉽게 큰 사이즈(50'' 대각선 또는 그 이상)로 확대될 수 있는 기술은 아니다. 이러한 보완점을 충족시키기 위한 몇 가지 디스플레이 기술이 개발중이거나 또는 제조가 완료되었다.
이들 기술중 하나로서, 전계 방출 디스플레이(FED)가 최근 몇년 동안 개발중이다. 이는 얇고, 콤팩트한 경량의 형태로 CRT와 같은 이미지 품질을 제공할 것이다. FED는 인광체가 코팅된 페이스플레이트에서 제어되고 집중되는 전자 소스로서 콜드 캐소드(cold cathode) 기술을 기초로 한다. 인광체 상의 전자 충돌은 이미지를 형성하는데 사용되는 광을 발생시킨다. CRT에서, 적색, 녹색 및 청색 컬러를 발생시키기 위해 상이한 인광체가 사용된다.
FED에서 사용되는 콜드 캐소드는 반도체 또는 금속 마이크로팁의 어레이, 마이크로팁 어레이 또는 플랫 표면 상에 다양한 탄소막 코팅, 및 광대역갭 재료의 코팅으로 가변된다. 탄소막은 다이아몬드 또는 다이아몬드형 코팅, 흑연, 비정질, AmorphicTM, 탄소 나노튜브 및 다른 플레러네(fullerene) 탄소 상(phase), 및 임의의 혼합물 및 이들의 모든 상으로부터 재료의 모든 범위에 이른다. 다른 콜드 캐소드 기술로는 일함수를 보다 낮추고, 팁을 경화시키거나 또는 팁을 날카롭게하기 위해 탄소 또는 다른 재료의 코팅을 갖는 마이크로팁 구조물이 있다. 본 명세서에 개시되는 것은 임의의 그리고 이들 콜드 캐소드 기술 모두와 관련된다.
대부분의 마이트로팁 기술은 팁으로부터 전자를 추출하는데 사용되는 전계가 팁 부근에 위치된 게이트 전극과 이들자체 팁 사이의 전기적 전위차로부터 발생되도록 개발되었다. 도 1은 종래 기술의 마이크로팁 기술을 나타낸다. 전형적으로 게이트(11A, 11B, 11C)는 마이크로팁(13)을 지지하는데 사용되는 것과 동일한 기판(12A, 12B, 12C) 상에 장착되어 집적화된다. 상기 및 다른 콜드 캐소드 기술로 인한 문제점중 하나는 캐소드로부터 방출되는 전류를 제어해야 한다는 것이다. 마이크로팁 기술에서, 상기 제어는 패시브 레지스터 또는 다이오드, 캐패시터, 및 트랜지스터를 포함하는 액티브 회로를 통해 디스플레이에 로우 또는 칼럼을 한정하는 전기적 버스 라인과 마이크로팁 또는 마이크로팁 어레이를 전기적으로 접속함으로써 행해졌다. 도 2 및 도 3은 종래 기술의 예이다. 이들 두개의 예에서, 팁에 직접 연결되는 캐소드 상의 회로는 팁으로부터 방출된 전류를 제어한다. 도 2의 예에 대해, 각각의 픽셀에서 기판 상의 트랜지스터는 마이크로팁 어레이에서 전류를 변환시킨다. 도 3에서, 액티브 회로는 디스플레이 패널 외부에 있으나, 마이크로팁에 직접 연결된 회로를 통해 마이크로팁 방출 전류를 제어하는 동일한 기능을 수행한다. 이들 예에서, 게이트는 디스플레이의 모든 픽셀에 공통되거나 또는 게이트 전극은 로우로 분리되어 각각의 게이트 로우는 로우의 모든 픽셀에 공통되며, 방출 전류를 제어하는 액티브 엘리먼트는 팁 전극을 제어하고 게이트 전극은 제어하지 않는다. 이러한 방법은 마이크로팁에 대해 바람직하게 수행될 수 있지만, 다른 콜드 캐소드 기술에 대해서는 비실용적일 수 있다.
다수의 탄소막 콜드 캐소드 방법은 탄소층을 성장 또는 제조하기 위해 고온을 필요로 한다. 이는 기판이 유리가 바람직하게 선택되지 않는 포인트 이상의, 높은 성장 온도를 견뎌내야 한다는 것을 의미한다. 다른 경우에, 유리 또는 다른 절연 기판은 플라즈마 강화 DC-CVD와 같은 일정한 탄소막 성장 기술에 대해, 전도성 기판이 요구되거나, 또는 최소로, 절연 기판 상에 전도성층을 필요로 하기 때문에, 적합하지 않을 수 있다. 고온 유리 또는 세라믹 기판은 비싸고 열 변화가 이루어지는 경우 깨지기 쉽다. 상부에 탄소막을 성장시키기 위한 기판 선택 재료중 하나로 304 스테인레스 스틸 또는 42-6(42% Ni, 6% Cr을 함유한 스테인레스 합금)의 스테인레스 합금과 같은 스틸 시트(sheet)가 있다. 스테인레스 스틸은 상대적으로 값이 싸다. 평방 피트 당 $ 4.00 이하의 고도로 연마된 304 스테인레스 플레이트를 구매할 수 있고, 이는 빌딩 및 건설 금속 퍼니처의 벽을 커버하기 위해 상업적으로 사용되기 때문에 쉽게 이용가능하다. 스틸 기판은 강하고 유리보다 상당히 양호하게 열 스트레스를 처리하고, 공기를 통과시키지 않아 진공과 같이 유리를 처리할 수 있다.
실리콘(Si) 또는 금속과 같은 전도성 기판 상에 캐소드 재료를 올려놓는데 있어 문제점은 픽셀 영역과 상기 픽셀 영역에 접속되어 제어되는 전기적 버스 라인을 전기적으로 절연시키기 어렵다는 것이다. 전도성 기판 상부에 절연층을 증착시킬 수는 있으나, 이는 일정한 탄소층 성장 기술을 다시 방해할 수 있다. 또한, 버스 라인과 전도성 플레이트 사이에 층이 절연되더라도, 버스 라인과 전도성 접지 평면 사이에 기생 커패시턴스가 야기되어 엘리먼트가 한 상태에서 다른 상태로 일정하게 급속히 전기적으로 변환됨에 따라 디스플레이 동작 동안 과도한 전력을 소모시킬 수 있다.
또다른 문제점은 탄소가 풍부한 환경에서 수행되는 고온 성장 프로세스에서는 다층 구조가 유지되지 않는다는 것이다. 열팽창 차로 인해 상이한 층에서 스트레스가 형성되기 때문에 상이한 층의 부착은 고온에서 점점 어려워진다. 또한, 탄소층 또는 섬유는 절연막 에지에 걸쳐 쉽게 성장될 수 있어 전기적으로 전도성인 층들이 서로 단락된다. 따라서, 이러한 문제점을 해결하는 방안이 요구된다.
본 발명의 목적은 상기 문제점을 해결하는 것이다.
도 1은 종래기술의 마이크로팁 캐소드 및 그리드 어셈블리를 나타내는 도면;
도 2는 마이크로팁 캐소드를 활성화시키기 위한 종래 기술의 회로도;
도 3은 마이크로팁 캐소드를 활성화시키기 위한 종래 기술의 회로도;
도 4A-D는 본 발명의 실시예 구성도;
도 5는 본 발명 실시예의 회로도;
도 6은 본 발명 실시예의 회로도;
도 7은 본 발명 실시예의 회로도;
도 8은 본 발명 실시예의 회로도;
도 9는 본 발명에 따라 구성된 데이터 처리 시스템을 나타내는 도면.
상세한 설명에서, 특별히 상세한 설명은 본 발명을 이해하기 위해 제공되는 것이다. 그러나, 당업자는 본 발명이 이러한 특정 설명없이 수행될 수 있다는 것을 알 것이다. 대신, 공지된 회로는 본 발명에서 불필요한 설명으로 본 발명을 불명료하게 하지 않도록 회로도로 도시된다. 대부분, 시간을 시간 관계를 고려하여 관련 당업자가 본 발명을 완전히 이해하는데 필요없는 설명은 생략한다.
도면을 참조로, 도시된 엘리먼트는 비례적으로 도시될 필요가 없고 유사한 엘리먼트는 몇개의 도면에 거쳐 동일한 참조부호로 표시한다.
독특하게 어드레스가능한 전자 소스 또는 디스플레이를 제조하는 방법은 다수의 개별적, 전기적으로 절연된 영역에 캐소드를 독특하게 하는 것이 아니라, 공통 전기적 리드로 캐소드 상의 모든 픽셀을 접지시켜 어드레스가능성을 달성하기 위해 그리드를 사용하는 것이다. 또한, 그리드는 탈찰가능하며 탄소막이 증착된 후 캐소드 기판에 부착될 수 있다; 따라서, 그리드 구조는 캐소드가 노출되는 탄소가 풍부한 환경의 고온을 견디지 않아도 된다. 이는 FED를 제조하는데 사용되는 스틸 합금 또는 스테인레스 스틸 합금과 같은 값싼 기판 재료를 허용한다. 이는 또한 방출 위치, 서브-픽셀 어레이 및 픽셀 어레이로부터 방출 전류를 제어하도록 고안되고 그리드 기판 상에 제조된 회로 대신 사용되며 동일한 기능을 수행하도록 캐소드 회로 상에 위치된 모든 전류 제어 회로의 사용을 허용한다.
본 발명에 따라 몇가지 실시예가 제공된다.
제 1 실시예는 패시브, 매트릭스-어드레스가능한 그리드 구조라 칭할 수 있다. 도 4A-4D는 개념을 나타내는 캐소드 및 그리드 어셈블리를 나타낸다. 도 4A를 참조로, 캐소드는 임의의 재료일 수 있고 전도성, 절연성 또는 반도체성일 수 있는 기판(400) 상에 콜드 캐소드 재료층(405)을 배치시킴으로써 제조될 수 있다. 콜드 캐소드 층(405)은 패턴화되거나 또는 패턴화되지 않을 수 있다. 기판(400)이 전도성이 아닌 경우, 전도성층(도시되지 않음)이 콜드 캐소드층(405)과 기판(400) 사이에 위치될 수 있다.
도 4B를 참조로, 콜드 캐소드층(405) 상부에, 일련의 길고 폭이 좁은 그리드 구조(402)가 위치될 수 있다. 절연 포스트(403) 또는 다른 전기적 절연 지지 구조가 그리드(402)를 콜드 캐소드층(405)과 분리시키고 이들을 일정하게 보유하여 콜드 캐소드층(405)으로부터 멀리 갭을 바람직하게 한정한다. 이러한 층에서 그리드(402)는 서로 다른 갭에 의해 분리되나 서로 평행하게 위치된다. 이러한 층은 로우 그리드층이다.
도 4C를 참조로, 로우 그리드층 상부에는, 절연 포스트(407)를 갖는 길고 폭이 좁은 그리드 구조(402) 또는 일정하게 바람직하게 한정된 갭에서 로우 그리드층(402)으로부터 상기 그리드층(406)을 분리시키는 또다른 전기적으로 절연되는 지지체 구조의 또다른 일련 구조가 위치된다. 상기 층은 칼럼 그리드층이다. 칼럼 그리드층(406)은 로우 그리드층(402)과 수직인 방향에 위치된다.
선택적으로, 칼럼 그리드층(406)은 캐소드층(405) 및 로우 그리드층(402) 사이에 있을 수 있다. 선택적으로 캐소드층은 로우 및 칼럼 그리드의 교차에 의해 한정된 영역에만 콜드 캐소드층이 있도록 패턴화될 수 있다. 도 4D에 도시된 것처럼 밀폐된 진공 용기를 형성하기 위해 측면 벽(411) 및 인광체로 코팅된 페이스플레이트(410)에 어셈블리를 밀봉하고 용기 체적을 배기시킴으로써, 이미지를 도시하기에 적합한 디스플레이 장치(480)를 제조할 수 있다.
이러한 장치(480)는 로우 그리드(402)와 캐소드층(405) 사이의 전계가 콜드 캐소드층(405)으로부터 전자를 추출하기에 충분하도록 캐소드층(405)에 대해 로우 그리드(402)를 포지티브로 바이어싱함으로써 매트릭스-어드레스 전자 소스로서 동작한다. 로우 그리드(402)에 인가된 전압은 캐소드층(405)과 그리드층(402) 사이의 갭 및, 콜드 캐소드층(405)의 방출 특성에 따라 좌우된다. 로우 그리드층(402)을 충분히 바이어싱함으로써, 그리드층(402) 아래에 있는 콜드 캐소드층(405)으로부터 전자가 추출된다. 이들 전자중 일부는 그리드(402)를 지난다. 전자 빔은 로우에서 칼럼 그리드(406)(제어 라인) 바이어싱을 보다 조절한다. 칼럼 그리드(406)가 로우 그리드(402)와 동일한 전위로 바이어스되면, 로우 그리드(402)를 통과하는 일부 전자는 칼럼-로우 교차부(픽셀)를 위한 칼럼 그리드(406)를 통과한다. 칼럼 그리드(406)가 거의 콜드 캐소드층(405) 전위 또는 약 20% 이상 네거티브 전위로 바이어스되면, 전자 빔은 칼럼 그리드층(406)을 관통하지 못해 픽셀이 오프된다.
이러한 어드레스가능한 전자 소스로부터의 빔 세기는 (1)펄스 폭 변조, 또는 (2) 제어 그리드의 전압 제어에 의한 2가지 방법으로 조절될 수 있다. 둘중 하나의 수단에 의해 빔 세기를 조절함으로써, 정적 또는 비디오 이미지가 시퀀스로 각각의 로우를 온으로 바이어싱시키고 각각의 로우에서 픽셀로부터의 빔세기를 조절함으로써 상기 어셈블리를 사용하는 디스플레이 장치(480)에 디스플레이될 수 있다. 전형적으로, 하나의 이미지 프레임에 대해 일단 모든 로우가 턴온되는 전체 스퀀스에는 약 1/60초가 소요된다. 전형적으로, 50-60 프레임이 1초에 이미지화된다.
본 발명의 실시예는 그리드 구조를 활성적으로 구동시킨다.
도 5는 캐소드 상에 장착되는 액티브 그리드의 개념을 도시한다. 캐소드는 전도성, 반도체성 또는 절연성인 기판(400)을 사용할 수 있다. 필요하다면, 전도성층이 기판(400)의 표면상에 증착되어 방출영역(405)과 공통 전극(예를 들어 접지)을 전기적으로 접속시킨다. 방출 영역(405)은 캐소드 기판 표면(400) 상에 증착 또는 배치된다. 이들 방출 영역(405)은 마이크로팁, 탄소 물질로 구성된 콜드 캐소드, 또는 전자를 방출하는 광대역 갭 물질일 수 있다. 사실, 이러한 개념은 핫 캐소드(hot cathode)의 어레이에 대해서도 사용될 수 있다. 상이한 기판 상에서 성장하고 도 5에 도시된 메인 캐소드 기판상에 개별 칩으로서 장착된 전계 이미터에 사용될 수 있다. 방출영역(405)은 패턴화되거나 또는 패턴화되지 않을 수 있고, 이하 설명되는 그리드 영역 아래에 위치될 수 있다.
액티브 그리드는 독립적으로 어드레스가능한 전도성 또는 반도체성 그리드가 그리드 기판(402) 상에 배치되도록 제조된다. 이 경우, 그리드 기판(402)은 픽셀 및 서브-픽셀 어레이를 한정하는 홀 어레이(도 4A-4D 참조)를 갖는 유리 또는 다른 절연 재료일 수 있다. 그리드는 도 5에 G1-1, G1-2 및 G1-3으로 분류된다. 각각의 그리드(G1-1, G1-2 및 G1-3)는 어레이내의 다른 모든것으로부터 전기적으로 절연된다. 그리드는 공지된 방법에 의해 형성될 수 있다. 전기주조(electroforming)라 불리는 프로세스에서, 그리드 물질은 25 미크론 이상의 두께, 전형적으로 12 미크론 두께로 전기적으로 도금된다. 도금(plating)은 바람직하게 한정된 영역에서 도금이 처리되도록 허용함으로써 패턴화된 그리드 물질을 형성하는 방식으로 수행된다. 그리드를 제조하는 또다른 방법은 금속 포일 또는 시트 패턴내의 홀을 화학적 또는 물리적으로 에칭하는 것이다. 도 5는 선형 어레이에 단지 3개의 그리드를 도시하지만, 실제로 그리드 어레이는 수백의 로우 및 칼럼을 함유하는 2차원(2-D) 어레이일 수 있다(도 4A-4D 참조). 그리드 기판(402)과 캐소드 기판(400) 사이의 스페이서(403)는 방출 영역과 그리드 사이에 갭을 보유한다. 또다른 방법은 스페이서로서 그리드 기판 자체를 사용하여 캐소드 기판을 마주하는 그리드 기판의 측면과 그리드를 접속시키는 것이다.
각각의 그리드는 각각의 픽셀(1-1, 1-2, 1-3)에 대해 CC1-1, CC1-2, CC1-3으로 도 5에 분류된 제어 회로(CC)에 의해 제어된다. CC는 특정 픽셀과 관련된 로우 및 칼럼 제어 신호에 의해 제어된다, 즉, 픽셀(1-2)는 로우 1 신호(R1)와 칼럼 2 신호(C2)에 의해 제어된다. 이러한 신호는 고전압 또는 저전압일 수 있다(일반적으로 5V 이하의 표준 CMOS, NMOS, TTL 및 다른 집적회로 신호 레벨). 이들은 칼럼 라인 상의 고전압 신호 및 로우 라인 상의 저전압 신호와 또는 반대로 혼합될 수 있다. 어떤 신호 레벨이 사용되는지는 그리드 제어 회로에 사용되는 회로에 따라 좌우된다.
도 6은 캐소드를 갖는 4×4 픽셀 액티브 그리드(600)의 2-D 전기 회로를 나타낸다. 캐소드의 방출 영역(405)은 공통 전위에 있다. 필요에 따라 각각의 그리드 상의 전기적 전위는 전자가 결정된 광도로 인광체를 조명하기에 충분한 전류 레벨(도 4D 참조)에서 캐소드 이미터 물질(405)로부터 방출되는 캐소드 전위를 기준으로 충분한 포지티브 레벨로 얻어지도록 그리드 제어 회로에 의해 그리드가 제어된다. 전형적 동작 모드에서, 한개의 로우에 있는 그리드 CC는 로우 드라이버(예를 들어, R1)로부터의 신호에 의해 활성화되고 로우를 위한 제어 라인을 따라 전달된다. 다음 칼럼 드라이버는 그리드가 구동 전위에 있는 시간을 제어하거나(예를 들어, 클록 신호를 사용하는 펄스 폭 변조) 또는 요구되는 방출 세기에 해당하는 값으로 그리드상의 전압 레벨(V)을 조절함으로써(아날로그 변조) 픽셀에 의해 방출된 전자빔의 세기를 조절한다.
도 7 및 도 8은 그리드 칼럼 회로(예를 들어, CC1-1,CC1-2,...)의 예를 나타낸다. 다수의 다른 가능한 회로 구성이 제공된다. 도 8 회로는 보다 소수의 액티브 장치(Q3)를 필요로 하고 도 7에서의 회로보다 단지 로우, 칼럼 및 접지 레벨 접속부를 필요로한다. 또한 도 7에서의 회로는 각각의 그리드 제어 회로에서 야기되는 다른 분리 전압 신호를 위한 콘택을 필요로 한다.
전계 방출 디스플레이용 다중 그리드 구조가 개시된다. 이러한 구조는 캐소 드가 한개의 공통 전위에 전기적으로 연결되는 방출 영역의 어레이를 포함하는 경우 사용된다. 제시된 그리드 구조는 이들 캐소드를 사용하는 경우 어드레스가능한 전자 소스를 달성하게 한다. 이들 어드레스가능한 전자 소스는 디스플레이 분야에 사용될 수 있다. 그리드 구조는 패시브 또는 액티브일 수 있다. 액티브 구조는 이들이 캐소드 구조로부터 분리되어 어드레스가능한 소스를 제조하기 위해 캐소드와 어셈블리될 수 있다는 장점이 있다. 그리드 구조는 캐소드가 특히 탄소 기재 캐소드에 대해 노출될 수 있는 극한 처리 조건을 거치지 않아도 된다는 것이 장점이다.
본 발명을 실행하기 위한 대표적인 하드웨어 환경이 도 9에 도시되며, 이는 종래의 마이크로프로세서와 같은 중앙 처리 유니트(CPU), 및 시스템 버스(912)를 경유하여 상호접속된 다른 다수의 유니트를 갖는 발명에 따른 데이터 프로세싱 시스템(913)의 하드웨어 구성의 예이다. 데이터 처리 시스템(913)은 RAM(914), ROM(916), 디스크 유니트(920) 및 버스(912)와 테입 드라이브(940)와 같은 주변 장치를 접속시키는 입출력(I/O) 어댑터(918), 버스(912)와 키보드(924), 마우스(926) 및/또는 터스 스크린 장치(도시되지 않음) 다른 사용자 인터페이스 장치를 접속시키는 사용자 인터페이스 어댑터(922), 데이터 처리 네트워크와 데이터 처리 시스템(913)을 접속시키는 통신 어댑터(934), 및 디스플레이 장치(480)와 버스(912)를 접속시키는 디스플레이 어댑터(936)를 포함한다. CPU(910)는 마이크로 프로세서내에서 공통적으로 발견되는 회로 예를 들어, 실행 유니트, 버스 인터페이스 유니트, 연산 논리 유니트 등을 포함하는 본 도면에 도시되지 않은 다른 회로를 포함할 수 있다.
또한 본 발명은 미국 특허 출원 번호 09/016,222 호에 개시된 디스플레이 장치에 적용될 수 있다.

Claims (18)

  1. 전자 방출 물질을 갖는 캐소드;
    상기 캐소드 부근에 위치되며 픽셀 위치를 각각 한정하는 다수의 그리드 부분을 갖는 그리드 전극; 및
    상기 각각의 픽셀 위치에서 상기 전자 방출 물질로부터의 전자의 방출이 독립적으로 이루어지도록 상기 다수의 그리드 부분의 각각을 제어하는 제어 회로를 포함하는 것을 특징으로 하는 디스플레이 장치.
  2. 제 1 항에 있어서, 상기 다수의 그리드 부분은 서로 각각 전기적으로 절연되는 것을 특징으로 하는 디스플레이 장치.
  3. 제 2 항에 있어서, 상기 다수의 그리드 부분은 서로 동일 평면상에 있는 것을 특징으로 하는 디스플레이 장치.
  4. 제 1 항에 있어서, 상기 다수의 그리드 부분은 제 1 그리드 부분, 제 2 그리드 부분, 및 제 3 그리드 부분을 더 포함하며, 상기 제어 회로는 제 1, 제 2 및 제 3 그리드 부분을 서로 개별적으로 활성화시키도록 동작가능한 것을 특징으로 하는 디스플레이 장치.
  5. 제 4 항에 있어서, 상기 다수의 그리드 부분은 서로 동일 평면에 있는 것을 특징으로 하는 디스플레이 장치.
  6. 제 4 항에 있어서, 상기 그리드 전극은 그리드 기판을 포함하며, 상기 제 1, 제 2 및 제 3 그리드 부분은 상기 그리드 기판 상에 장착되는 것을 특징으로 하는 디스플레이 장치.
  7. 제 6 항에 있어서, 상기 제 1, 제 2 및 제 3 그리드 부분은 서로 전기적으로 절연되는 것을 특징으로 하는 디스플레이 장치.
  8. 상부에 전자 방출 물질이 증착된 캐소드;
    제 1, 제 2 및 제 3 그리드 부분을 갖는 그리드 전극; 및
    상기 제 1 그리드 부분 근처에서 상기 전자 방출 물질로부터의 전자의 방출을 제어하도록 상기 제 1 그리드 부분의 활성화를 제어하는 제 1 제어 회로;
    상기 제 2 그리드 부분 근처에서 상기 전자 방출 물질로부터의 전자의 방출을 제어하도록 상기 제 2 그리드 부분의 활성화를 제어하는 제 2 제어 회로;
    상기 제 3 그리드 부분 근처에서 상기 전자 방출 물질로부터의 전자의 방출을 제어하도록 상기 제 3 그리드 부분의 활성화를 제어하는 제 3 제어 회로를 포함하며,
    상기 제 1, 제 2 및 제 3 제어 회로는 상기 제 1, 제 2 및 제 3 그리드 부분을 서로 독립적으로 제어하도록 동작하는 것을 특징으로 하는 디스플레이 장치.
  9. 제 8 항에 있어서, 상기 제 1, 제 2 및 제 3 제어 회로는 매트릭스-어드레스가능 방식으로 동작하는 것을 특징으로 하는 디스플레이 장치.
  10. 제 8 항에 있어서, 상기 제 1, 제 2 및 제 3 그리드 부분은 동일 평면에 있는 것을 특징으로 하는 디스플레이 장치.
  11. 제 10 항에 있어서, 상기 제1, 제 2 및 제 3 그리드 부분은 서로 전기적으로 절연되는 것을 특징으로 하는 디스플레이 장치.
  12. 제 8 항에 있어서, 상기 전자 방출 물질은 콜드 캐소드(cold cathode)인 것을 특징으로 하는 디스플레이 장치.
  13. 제 8 항에 있어서, 상기 전자 방출 물질은 핫 캐소드(hot cathode)인 것을 특징으로 하는 디스플레이 장치.
  14. 제 8 항에 있어서, 상기 제 1 제어 회로는 상기 제 1 그리드 부분 부근에서 상기 전자 방출 물질로부터 전자 방출이 야기되도록 상기 제 1 그리드 부분에 전압을 인가하도록 동작하며, 상기 제 2 제어 회로는 상기 제 2 그리드 부분 부근에서 상기 전자 방출 물질로부터 전자 방출이 야기되도록 상기 제 2 그리드 부분에 전압을 인가하도록 동작하며, 상기 제 3 제어 회로는 상기 제 3 그리드 부분 부근에서 상기 전자 방출 물질로부터 전자 방출이 야기되도록 상기 제 3 그리드 부분에 전압을 인가하도록 동작하는 것을 특징으로 하는 디스플레이 장치.
  15. 캐소드; 및
    상기 캐소드의 각각의 픽셀 영역으로부터의 전자의 방출을 제어하기 위해 개별적으로 제어가능한 다수의 그리드 부분을 갖는 그리드 전극을 포함하는 것을 특징으로 하는 디스플레이 장치.
  16. 제 15 항에 있어서, 상기 그리드 부분은 매트릭스-어드레스가능 방식으로 제어가능한 것을 특징으로 하는 디스플레이 장치.
  17. 제 15 항에 있어서, 상기 그리드 부분은 동일 평면에 있는 것을 특징으로 하는 디스플레이 장치.
  18. 제 16 항에 있어서, 상기 그리드 부분은 활성적으로 어드레스되는 것을 특징으로 하는 디스플레이 장치.
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