KR100702803B1 - Method for forming metal wiring layer of semiconductor device - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에는 소정의 하부 구조를 가지는 반도체 기판위에 식각 저지막과 층간 절연막이 적어도 하나 이상 형성되는 단계; 상기 층간 절연막에 다마신 패턴을 형성하는 단계; 상기 다마신 패턴에 제 1확산 방지막을 형성하는 단계; 상기 제 1확산 방지막 전면에 알루미늄을 증착하여 제 2확산 방지막을 형성하는 단계; 상기 제 2확산 방지막을 형성한 후, 어닐링 공정이 수행되는 단계;가 포함된다.In accordance with another aspect of the present invention, there is provided a method of forming metal wirings of a semiconductor device, the method including: forming at least one etch stop layer and an interlayer insulating layer on a semiconductor substrate having a predetermined substructure; Forming a damascene pattern on the interlayer insulating film; Forming a first diffusion barrier layer on the damascene pattern; Depositing aluminum on the entire surface of the first diffusion barrier layer to form a second diffusion barrier layer; After the second diffusion barrier is formed, an annealing process is performed.

제안되는 바와 같은 반도체 소자의 금속 배선 형성 방법에 의해서, 구리의 확산을 효과적으로 방지할 수 있는 확산방지막이 제공됨에 따라, 반도체 소자의 신뢰를 증가시킬 수 있는 장점이 있다.According to the method for forming a metal wiring of the semiconductor device as proposed, since the diffusion prevention film which can effectively prevent the diffusion of copper is provided, there is an advantage that can increase the reliability of the semiconductor device.

다마신 패턴, 확산 방지막, 알루미늄 Damascene pattern, diffusion barrier, aluminum

Description

반도체 소자의 금속 배선 형성 방법{Method for forming metal wiring layer of semiconductor device}Method for forming metal wiring layer of semiconductor device

도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하는 도면.1 to 7 are views for explaining a metal wiring formation method of a semiconductor device according to an embodiment of the present invention.

도 8은 도 6에 도시된 A부분을 확대한 도면.FIG. 8 is an enlarged view of a portion A shown in FIG. 6. FIG.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1 : 반도체 기판 2 : 제 1식각 저지막 1: semiconductor substrate 2: first etch stop layer

3 : 제 1층간 절연막 4 : 제 2식각 저지막3: first interlayer insulating film 4: second etch stop film

5 : 제 2층간 절연막 6 : 제 1포토레지스트 패턴5: second interlayer insulating film 6: first photoresist pattern

7 : 접촉홀 8 : 제 2포토레지스트 패턴7 contact hole 8 second photoresist pattern

9 : 제 1확산 방지막 10 : 제 2확산 방지막9: 1st diffusion prevention film 10: 2nd diffusion prevention film

11 : 구리 배선층11: copper wiring layer

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는, 반도체 제조 공정에 있어서 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring in a semiconductor manufacturing process.

반도체 집적회로의 제조 공정은 크게 실리콘 기판에 소자들을 형성하는 공정과 상기 소자들을 전기적으로 연결하는 공정으로 구분될 수 있다.The manufacturing process of a semiconductor integrated circuit may be classified into a process of forming elements on a silicon substrate and a process of electrically connecting the elements.

이 중 소자들을 전기적으로 연결하는 공정을 배선공정 또는 금속선 연결공정(Metalization)이라 하는데, 이 공정은 소자의 집적도가 증가함에 따라 수율과 신뢰성을 향상시키는데 있어서 관건이 되고 있다.Among these, the process of electrically connecting the devices is called a wiring process or a metal wire connection process (Metalization), which is a key to improving the yield and reliability as the integration of devices increases.

종래에 배선 재료로 널리 사용되었던 금속은 알루미늄(Aluminum)이다. 그러나, 소자의 집적도가 증가함에 따라 배선폭은 감소하고, 총 길이는 증가하게 되어 신호전달 지연시간이 길어지게 된다. A metal that has been widely used as a wiring material in the past is aluminum. However, as the integration degree of the device increases, the wiring width decreases and the total length increases, resulting in a long signal transmission delay time.

또한, 배선폭이 감소함에 따라 일렉트로 마이그레이션(electro migration)이나 스트레스 마이그레이션(stress migration)에 의한 배선의 단락이 중요한 문제로 대두되고 있다.In addition, as the wiring width decreases, a short circuit of the wiring due to electro migration or stress migration has become an important problem.

그리고, 동작속도가 빠르고, 신뢰성이 있는 소자를 제작하기 위하여 알루미늄보다 비저항이 작고 전기적 이동이나 응력에 대한 저항성이 큰 구리를 이용하여 배선을 행하는 방향으로 배선 공정이 변화하는 추세에 있다. 그러나, 구리는 낮은 비저항과 높은 융점을 제외하면, 알루미늄이 가지고 있는 다른 우수한 물성들은 내재되어 있지 아니한다.In order to fabricate a reliable device with a high operating speed, a wiring process is changing in a direction of wiring using copper having a specific resistance smaller than that of aluminum and having a higher resistance to electrical movement or stress. However, except for low specific resistance and high melting point, copper does not have other excellent properties of aluminum.

예를 들면, 구리는 Al2O3과 같은 치밀한 보호피막이 없으며, 실리콘 옥사이드(SiO2) 절연막에 대한 접착력이 나쁘고, 건식 식각이 어렵다. 그리고, 구리는 산화물(oxide)로의 확산이 잘 일어나기 때문에, 확산을 방지하지 못하면 반도체 소자 의 특성이 나빠지게 되는 문제점이 있다. For example, copper does not have a dense protective film such as Al 2 O 3 , poor adhesion to a silicon oxide (SiO 2 ) insulating film, and dry etching is difficult. In addition, since copper diffuses well into oxides, if the diffusion is not prevented, the characteristics of the semiconductor device may deteriorate.

따라서, 구리 배선 공정에서 소자의 신뢰성을 확보하기 위해서는, 절연막과의 접착성이 좋으면서도 구리의 절연막으로의 빠른 확산을 방지할 수 있는 확산방지막(Diffusion Barrier)을 개발하는 것이 필수적이다.Therefore, in order to secure the reliability of the device in the copper wiring process, it is essential to develop a diffusion barrier film that can prevent rapid diffusion of copper into the insulating film while having good adhesion with the insulating film.

그리고, 동종 금속간의 중간 금속막을 적용한 확산방지막이 제안된 바 있으며, 이는 제 1확산방지막으로 질화티타늄(TiN)을 증착하고, 증착된 TiN위에 동일한 종류의 티타늄(Ti)막을 중간 금속막으로 증착한 후, 제 2확산방지막으로 다시 TiN을 증착하여 확산방지막을 형성한다.In addition, a diffusion barrier film applying an intermediate metal film between the same metals has been proposed, which deposits titanium nitride (TiN) as a first diffusion barrier film, and deposits the same kind of titanium (Ti) film as an intermediate metal film on the deposited TiN. Thereafter, TiN is further deposited as the second diffusion barrier to form a diffusion barrier.

그러나, 상기의 동종 금속을 적층한 확산 방지막은 구리와의 접착성이 우수하지 못하여 구리를 증착한 후 어닐링 수행시에 구리와의 열팽창계수의 차이에 의한 열응력에 기인하는 보이드 결함을 유발하는 단점이 있다.However, the diffusion barrier film having the same metal layer laminated therein is not excellent in adhesion with copper and causes void defects due to thermal stress due to a difference in thermal expansion coefficient with copper during annealing after deposition of copper. There is this.

본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 구리의 확산을 효과적으로 방지할 수 있는 확산방지막이 제공됨에 따라, 반도체 소자의 신뢰성을 증가시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제안하는 것을 목적으로 한다. The present invention has been proposed to solve the above problems, and as the diffusion barrier is provided to effectively prevent the diffusion of copper, to propose a method for forming a metal wiring of a semiconductor device that can increase the reliability of the semiconductor device. The purpose.

상기되는 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에는 소정의 하부 구조를 가지는 반도체 기판위에 식각 저지막과 층간 절연막이 적어도 하나 이상 형성되는 단계; 상기 층간 절연막에 다마신 패턴 을 형성하는 단계; 상기 다마신 패턴에 제 1확산 방지막을 형성하는 단계; 상기 제 1확산 방지막 전면에 알루미늄을 증착하여 제 2확산 방지막을 형성하는 단계; 상기 제 2확산 방지막을 형성한 후, 어닐링 공정이 수행되는 단계;가 포함된다.According to an aspect of the present invention, there is provided a method of forming metal wirings of a semiconductor device, the method including: forming at least one etch stop layer and an interlayer insulating layer on a semiconductor substrate having a predetermined substructure; Forming a damascene pattern on the interlayer insulating film; Forming a first diffusion barrier layer on the damascene pattern; Depositing aluminum on the entire surface of the first diffusion barrier layer to form a second diffusion barrier layer; After the second diffusion barrier is formed, an annealing process is performed.

또한, 상기 제 1확산 방지막은 Ti와 TiN 또는 이들의 적층구조로 제공되고, 상기 제 1확산 방지막은 7±3nm 범위의 두께로 형성되는 것을 특징으로 한다.In addition, the first diffusion barrier is provided in Ti and TiN or a laminated structure thereof, the first diffusion barrier is characterized in that formed in a thickness of 7 ± 3nm range.

또한, 상기 어닐링 공정에 의해 상기 제 2확산 방지막과 제 1확산 방지막간에 소정의 화학 반응이 일어나고, 이에 따라 상기 제 2확산 방지막의 하측에는 Al3Ti층이 형성되는 것을 특징으로 한다.In addition, a predetermined chemical reaction occurs between the second diffusion prevention film and the first diffusion prevention film by the annealing process, and thus an Al 3 Ti layer is formed below the second diffusion prevention film.

또한, 상기 제 2확산 방지막의 상측에는 소정의 씨드층이 형성되고, 상기 씨드층은 후속공정시 형성되는 구리배선층의 성장을 촉진시키는 역할을 수행하는 것을 특징으로 한다.In addition, a predetermined seed layer is formed on the second diffusion barrier, and the seed layer is characterized in that it serves to promote the growth of the copper wiring layer formed in a subsequent process.

제안되는 바와 같은 반도체 소자의 금속 배선 형성 방법에 의해서, 구리의 확산을 효과적으로 방지할 수 있는 확산방지막이 제공됨에 따라, 반도체 소자의 신뢰를 증가시킬 수 있는 장점이 있다.According to the method for forming a metal wiring of the semiconductor device as proposed, since the diffusion prevention film which can effectively prevent the diffusion of copper is provided, there is an advantage that can increase the reliability of the semiconductor device.

이하에서는 본 발명의 바람직한 실시예를 첨부되는 도면을 참조하여 상세하게 설명한다. 다만, 본 발명의 사상이 제시되는 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나 이 또한 본 발명의 사상의 범위 내에 든다고 할 것이다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail. However, the spirit of the present invention is not limited to the embodiments in which the present invention is presented, and those skilled in the art who understand the spirit of the present invention can easily make other embodiments by adding, changing, deleting, and adding components within the scope of the same idea. It may be suggested, but this will also fall within the scope of the spirit of the present invention.

첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에"있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the accompanying drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. In addition, the same reference numerals are used for similar parts throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only when the other part is "right over" but also when there is another part in between.

도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하는 도면이고, 도 8은 도 6에 도시된 A부분을 확대한 도면이다.1 to 7 are diagrams illustrating a method of forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 8 is an enlarged view of a portion A shown in FIG. 6.

먼저, 도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 소자 전극 또는 전도층이 형성된 박막을 포함하는 반도체 기판(1)위에 전도층과 후속 공정에 의해 형성되는 금속 배선과의 반응을 방지하고, 후속 공정에서 층간 절연막을 식각할 경우 식각 정지점으로 이용하기 위하여 제 1식각 저지막(2)을 형성한다.First, as shown in FIG. 1, the metal wire forming method of the semiconductor device according to the embodiment of the present invention is formed by a conductive layer and a subsequent process on a semiconductor substrate 1 including a thin film on which an element electrode or a conductive layer is formed. The first etch stop layer 2 is formed in order to prevent a reaction with the metal wiring to be used and to use it as an etch stop point when the interlayer insulating layer is etched in a subsequent process.

그리고, 상기 제 1식각 저지막(2)위에 제 1층간 절연막(3)을 증착하고, 상기 제 1층간 절연막(3)위에 후속 공정에서 제 2층간 절연막(5)을 식각할 경우에 식각 정지점으로 이용하기 위한 제 2식각 저지막(4)을 형성한다. 이후, 상기 제 2식각 저지막(4)위에 금속 배선층 형성을 위한 제 2층간 절연막(5)을 증착한다.An etch stop point is obtained when the first interlayer insulating film 3 is deposited on the first etch stop layer 2, and the second interlayer insulating film 5 is etched on the first interlayer insulating film 3 in a subsequent process. A second etching stopper film 4 is formed for use. Thereafter, a second interlayer insulating film 5 is formed on the second etch stop layer 4 to form a metal wiring layer.

이때, 상기 제 1식각 저지막(2)은 반도체 기판 위에 형성된 하부 배선층이 식각되는 것을 방지하는 역할을 수행할 수 있으며, 상기 제 1식각 저지막(2)과 제 2식각 저지막(4)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 장비를 이용하여 질화막(SiN)으로 형성될 수 있다.In this case, the first etch stop layer 2 may serve to prevent the lower interconnection layer formed on the semiconductor substrate from being etched, and the first etch stop layer 2 and the second etch stop layer 4 may be It may be formed of a nitride film (SiN) using PECVD (Plasma Enhanced Chemical Vapor Deposition) equipment.

그 다음 도 2에 도시된 바와 같이, 상기 제 2층간 절연막(5) 위에 접촉홀 형성을 위한 제 1포토레지스트 패턴(6)을 형성한 후, 상기 제 1포토레지스트 패턴(6)을 마스크로 이용하여 상기 제 2층간 절연막(5)을 식각하여 제거하고, 다시 드러난 제 2식각 저지막(4)을 식각하여 제거하고, 재차 드러난 제 1층간 절연막(3)을 식각하여 제거함으로써, 제 1층간 절연막(3)에 접촉홀(7)을 형성한다.Next, as shown in FIG. 2, after forming a first photoresist pattern 6 for forming a contact hole on the second interlayer insulating layer 5, the first photoresist pattern 6 is used as a mask. The second interlayer insulating film 5 is etched and removed, and the second etch stop layer 4 again exposed is etched and removed, and the first interlayer insulating film 3 is again etched and removed to remove the first interlayer insulating film 5. A contact hole 7 is formed in (3).

이 경우, 상기 접촉홀(7)을 형성하기 위한 식각 방법으로는 플라즈마를 이용한 건식 식각이 사용될 수 있다.In this case, a dry etching method using plasma may be used as an etching method for forming the contact hole 7.

그 다음 도 3에 도시된 바와 같이, 상기 제 1포토레지스트 패턴(6)을 제거한 뒤, 상기 제 2층간 절연막(5) 위에 금속 배선이 형성되는 트렌치를 형성하기 위한 제 2포토레지스트 패턴(8)을 형성한다.3, after removing the first photoresist pattern 6, a second photoresist pattern 8 for forming a trench in which metal wires are formed on the second interlayer insulating layer 5 is formed. To form.

그리고, 상기 제 2포토레지스트 패턴(8)을 마스크로 이용한 식각 공정에 의해 상기 제 2층간 절연막(5)의 일부가 노출된다. 그리고, 노출된 상기 제 2층간 절연막(5)을 식각하여 제거함으로써, 상기 제 2층간 절연막(5)에 금속 배선이 형성되는 트렌치를 형성시킨다. 이에 따라, 소정의 비아와 트렌치로 이루어지는 다마신 패턴(20)이 형성된다. 이 경우, 제 1층간 절연막(3)의 상부 표면에서 정확히 식각이 끝나고, 상기 제 2식각 저지막(4)은 상기 제 1층간 절연막(3)의 상부 표면 부위가 식각되는 것을 방지하는 역할을 수행한다. 이와 같이, 상기 제 1층간 절연막(3) 위에 제 2식각 저지막(4)을 증착함으로써, 상기 제 2층간 절연막(5)의 식각시 제 1층간 절연막(3)의 표면으로부터 추가 식각되는 현상이 방지될 수 있다.A portion of the second interlayer insulating film 5 is exposed by an etching process using the second photoresist pattern 8 as a mask. Then, the exposed second interlayer insulating film 5 is removed by etching to form a trench in which metal wires are formed in the second interlayer insulating film 5. As a result, a damascene pattern 20 formed of predetermined vias and trenches is formed. In this case, the etching is completed on the upper surface of the first interlayer insulating film 3, and the second etch stop layer 4 serves to prevent the upper surface portion of the first interlayer insulating film 3 from being etched. do. As such, by depositing a second etch stop layer 4 on the first interlayer insulating layer 3, a phenomenon in which the second interlayer insulating layer 5 is etched is further etched from the surface of the first interlayer insulating layer 3. Can be prevented.

그 다음 도 4에 도시된 바와 같이, 상기 제 2식각 저지막(4) 표면이 노출되 고, 상기 제 2층간 절연막(5)의 식각이 완료된 후, 상기 제 2층간 절연막(5)위에 상기 제 2포토레지스트 패턴(8)을 제거한다. 그리고, 상기 다마신 패턴(20) 내측에 노출된 제 1식각 저지막(2)과 제 2식각 저지막(4)을 제거한다. Next, as shown in FIG. 4, after the surface of the second etch stop layer 4 is exposed and the etching of the second interlayer insulating layer 5 is completed, the second layer is placed on the second interlayer insulating layer 5. 2 The photoresist pattern 8 is removed. In addition, the first etch stop layer 2 and the second etch stop layer 4 exposed inside the damascene pattern 20 are removed.

특히, 상기 제 1식각 저지막(2)과 제 2식각 저지막(4)은 절연막이므로, 금속 배선으로부터 하부 반도체 기판(1)의 전도층으로 전류를 도통시키고, 원하는 유전 캐피시턴스(dielectric capacitance)를 얻기 위하여 제거하는 것일 수 있다.In particular, since the first etch stop layer 2 and the second etch stop layer 4 are insulating films, current is conducted from the metal wiring to the conductive layer of the lower semiconductor substrate 1, and the desired dielectric capacitance is achieved. May be removed to obtain).

그 다음 도 5에 도시된 바와 같이, 상기 다마신 패턴(20) 내측에 제 1확산 방지막(9)을 형성시킨다.Next, as shown in FIG. 5, a first diffusion barrier 9 is formed inside the damascene pattern 20.

상세히, 상기 제 1확산 방지막(9)은 상기 식각저지막(2,4) 및 층간 절연막(3,5)에 형성되며, 상기 제 1확산 방지막(9)은 듀얼 다마신 패턴(20)에 매립될 구리배선층의 구리가 층간 절연막으로 확산되는 것을 방지하는 역할을 수행한다. In detail, the first diffusion barrier layer 9 is formed on the etch stop layers 2 and 4 and the interlayer insulating layers 3 and 5, and the first diffusion barrier layer 9 is embedded in the dual damascene pattern 20. It serves to prevent the copper of the copper wiring layer to be diffused into the interlayer insulating film.

그리고, 상기 제 1확산 방지막(9)은 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition)을 이용하여 형성하며, 그 물질로는 Ti, TiN 또는 이들의 적층구조가 사용될 수 있으며, Ta, TaN 또는 이들의 적층구조가 사용될 수도 있다.In addition, the first diffusion barrier 9 is formed using physical vapor deposition (PVD) or chemical vapor deposition (CVD), and a material such as Ti, TiN, or a stacked structure thereof may be used, and Ta, TaN may be used. Alternatively, a laminated structure thereof may be used.

그리고, 상기 제 1확산 방지막(9)은 7±3nm 범위의 두께로 제공될 수 있으며, 이는 후술되는 어닐링 공정에 의한 알루미늄과의 반응을 고려한 것이다.In addition, the first diffusion barrier layer 9 may be provided in a thickness of 7 ± 3nm, which takes into account the reaction with aluminum by the annealing process described later.

그 다음 도 6에 도시된 바와 같이, 상기 제 1확산 방지막(9)위에 알루미늄을 증착시켜 제 2확산 방지막(10)이 형성되도록 한다.6, aluminum is deposited on the first diffusion barrier 9 so that the second diffusion barrier 10 is formed.

상세히, 상기 제 2확산 방지막(10)은 PVD를 이용하여 알루미늄을 증착시킴으 로써 형성될 수 있으며, 상기 제 2확산 방지막(10)은 이후 채워질 구리배선층의 성장을 촉진시킬 수 있다.In detail, the second diffusion barrier layer 10 may be formed by depositing aluminum using PVD, and the second diffusion barrier layer 10 may promote growth of a copper wiring layer to be filled thereafter.

그리고, 상기 제 2확산 방지막(10)은 스트레스 마이그레이션(stress migration)에 의한 배선의 단락현상을 방지하는 역할을 수행할 수 있으며, 상기 제 2확산 방지막(10)이 형성된 다음에는 본 발명의 실시예에 따른 어닐링 공정이 수행된다.The second diffusion barrier 10 may serve to prevent a short circuit of the wiring due to stress migration. After the second diffusion barrier 10 is formed, the second diffusion barrier 10 may be formed. According to the annealing process is performed.

보다 상세히, 상기 도 6에 도시된 A부분을 확대한 도 8을 참조하면, 상기 제 2확산 방지막(10)이 형성된 후 어닐링 공정이 수행됨에 따라, 상기 제 2확산 방지막(10)과 제 1확산 방지막(9)간의 소정의 화학반응이 이루어질 수 있다. In more detail, referring to FIG. 8 in which the portion A shown in FIG. 6 is enlarged, as the second diffusion barrier layer 10 is formed, an annealing process is performed, and thus the second diffusion barrier layer 10 and the first diffusion layer are formed. Certain chemical reactions may be made between the barrier films 9.

이에 따라, 상기 제 2확산 방지막(10)의 일부 즉, 상기 제 1확산 방지막(9)과 접한 소정 부분은 소정의 화학 반응에 의해 Al3Ti층(10a)이 형성될 수 있다. 반면에, 상기 제 1확산 방지막(9)이 Ta/TaN으로 형성된 경우에는 Al3Ta층이 형성될 수 있다. 다만, 이하에서는 본 발명의 실시예를 상기 제 1확산 방지막(9)이 Ti와 TiN의 적층구조로 이루어진 경우를 예로 들어 설명하기로 한다.Accordingly, the Al 3 Ti layer 10a may be formed in a portion of the second diffusion barrier layer 10, that is, the predetermined portion in contact with the first diffusion barrier layer 9 by a predetermined chemical reaction. On the other hand, when the first diffusion barrier 9 is formed of Ta / TaN, an Al 3 Ta layer may be formed. However, hereinafter, an embodiment of the present invention will be described taking the case in which the first diffusion barrier 9 has a stacked structure of Ti and TiN.

그리고, 상기 Al3Ti층(10a)은 후속공정에서 형성되는 구리배선층의 확산을 효과적으로 방지하는 역할을 수행하며, 이에 따라 구리가 가지는 확산에 따른 소자의 특성이 저하되는 현상을 방지할 수 있게 되는 것이다.In addition, the Al 3 Ti layer (10a) serves to effectively prevent the diffusion of the copper wiring layer formed in a subsequent process, thereby preventing the phenomenon that the characteristics of the device due to the diffusion of copper is deteriorated will be.

그리고, 상기 Al3Ti층(10a)을 형성하기 위한 어닐링 공정은 대략 400~500℃ 범위의 온도에서 열처리하는 것에 의해 이루어질 수 있다.The annealing process for forming the Al 3 Ti layer 10a may be performed by heat treatment at a temperature in the range of about 400 ° C. to 500 ° C.

한편, 상기 Al3Ti층(10a)이외의 부분을 제외한 부분 즉, 상기 제 2확산 방지막(10)의 상측부에는 씨드층(10b)이 형성되고, 상기 씨드층(10b)은 후속 진행하는 ECP(Electro Copper Plating)공정시 씨드(seed)로 사용될 수 있다. Meanwhile, a seed layer 10b is formed on a portion except for the portion other than the Al 3 Ti layer 10a, that is, the upper portion of the second diffusion barrier 10, and the seed layer 10b is subsequently processed. It can be used as a seed during Electro Copper Plating process.

이에 따라, 다수의 추가공정 없이 특성이 우수한 확산 방지막이 형성될 수 있으며, 특히, CVD를 이용하여 Ti/TiN을 형성시킨 경우에는 단차 피복(step coverage)특성이 향상될 수 있는 효과가 있다.Accordingly, a diffusion barrier layer having excellent properties can be formed without a plurality of additional processes. In particular, when Ti / TiN is formed using CVD, a step coverage property can be improved.

그 다음 도 7에 도시된 바와 같이, 상기 제 2확산 방지막(10)이 형성된 다음에 수행되는 어닐링 공정에 의해 Al3Ti층(10a)과 씨드층(10b)이 형성된 후에는, 상기 제 2확산 방지막(10)위에 구리의 충진시켜 구리배선층(11)이 형성되도록 한다.Next, as shown in FIG. 7, after the Al 3 Ti layer 10a and the seed layer 10b are formed by an annealing process performed after the second diffusion barrier layer 10 is formed, the second diffusion layer is formed. The copper wiring layer 11 is formed by filling copper on the barrier layer 10.

이 경우, 구리가 채워지는 과정에서 상기 씨드층(10b)은 구리배선층(11)의 성장을 촉진시키는 역할을 수행할 수 있다.In this case, in the process of filling copper, the seed layer 10b may play a role of promoting growth of the copper wiring layer 11.

도면에는 도시되지 않았지만, 상술한 공정 이후에는 구리의 결정도를 증가시키기 위한 열처리 공정이 더 진행될 수 있으며, CMP(Chemical Mechanical Polishing) 공정을 통한 평탄화 작업이 더 수행될 수 있다.Although not shown in the drawings, a heat treatment process for increasing the crystallinity of copper may be further performed after the above-described process, and planarization may be further performed through a chemical mechanical polishing (CMP) process.

전술한 본 발명의 실시예에서는 비아 선행 듀얼 다마신 배선의 형성방법으로 설명하였다. 그러나, 본 발명은 상기 도 1 내지 도 8을 참조하여 트렌치 선행 듀얼 다마신 공정 및 싱글 다마신 배선의 형성방법에 적용될 수 있음은 물론이다.In the above-described embodiment of the present invention, the method of forming the via preceding dual damascene wiring is described. However, the present invention can be applied to the trench preceding dual damascene process and the method of forming the single damascene wiring with reference to FIGS. 1 to 8.

제안되는 바와 같은 반도체 소자의 금속 배선 형성 방법에 의해서, 구리의 확산을 효과적으로 방지할 수 있는 확산방지막이 제공됨에 따라, 반도체 소자의 신뢰를 증가시킬 수 있는 장점이 있다.According to the method for forming a metal wiring of the semiconductor device as proposed, since the diffusion prevention film which can effectively prevent the diffusion of copper is provided, there is an advantage that can increase the reliability of the semiconductor device.

Claims (5)

소정의 하부 구조를 가지는 반도체 기판위에 식각 저지막과 층간 절연막이 형성되는 단계;Forming an etch stop layer and an interlayer insulating layer on the semiconductor substrate having a predetermined substructure; 상기 층간 절연막에 다마신 패턴을 형성하는 단계;Forming a damascene pattern on the interlayer insulating film; 상기 다마신 패턴에 제 1확산 방지막을 형성하는 단계;Forming a first diffusion barrier layer on the damascene pattern; 상기 제 1확산 방지막 전면에 알루미늄을 증착하여 제 2확산 방지막을 형성하는 단계;Depositing aluminum on the entire surface of the first diffusion barrier layer to form a second diffusion barrier layer; 상기 제 2확산 방지막을 형성한 후, 어닐링 공정이 수행되는 단계; 및After the formation of the second diffusion barrier layer, an annealing process is performed; And 상기 제 2확산 방지막의 상측에는 소정의 씨드층을 형성하는 단계;가 포함되고,And forming a predetermined seed layer on the second diffusion barrier layer. 상기 씨드층은 후속공정시 형성되는 구리배선층의 성장을 촉진시키는 역할을 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The seed layer is a metal wiring forming method of the semiconductor device, characterized in that serves to promote the growth of the copper wiring layer formed in a subsequent process. 제 1 항에 있어서,The method of claim 1, 상기 제 1확산 방지막은 Ti와 TiN 또는 이들의 적층구조로 제공되고,The first diffusion barrier layer is provided in Ti and TiN or a laminated structure thereof, 상기 제 1확산 방지막은 7±3nm 범위의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The first diffusion barrier layer is a metal wiring forming method of the semiconductor device, characterized in that formed in a thickness of 7 ± 3nm range. 제 2 항에 있어서,The method of claim 2, 상기 어닐링 공정에 의해 상기 제 2확산 방지막과 제 1확산 방지막간에 소정의 화학 반응이 일어나고, 이에 따라 상기 제 2확산 방지막의 하측에는 Al3Ti층이 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The annealing process causes a predetermined chemical reaction between the second diffusion barrier and the first diffusion barrier, so that an Al 3 Ti layer is formed on the lower side of the second diffusion barrier. Way. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 어닐링 공정은 400~500℃ 범위의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The annealing process is a metal wire forming method of a semiconductor device, characterized in that carried out at a temperature in the range of 400 ~ 500 ℃.
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KR970052243A (en) * 1995-12-15 1997-07-29 김주용 Metal wiring formation method of semiconductor device
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