KR100689585B1 - Cmos image sensor - Google Patents
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Abstract
Description
도 1은 일반적인 CMOS 이미지 센서의 구성을 도시한 구성도.1 is a configuration diagram showing the configuration of a general CMOS image sensor.
도 2는 일반적인 CMOS 이미지 센서의 3-T 구조의 단위 화소의 구성을 도시한 회로도.Fig. 2 is a circuit diagram showing the configuration of unit pixels having a 3-T structure of a general CMOS image sensor.
도 3은 도 2에 도시된 단위 화소가 복수개로 이루어진 화소 어레이를 도시한 회로도.3 is a circuit diagram illustrating a pixel array in which a plurality of unit pixels illustrated in FIG. 2 is formed.
도 4는 일반적인 CMOS 이미지 센서의 4-T 구조의 단위 화소의 구성을 도시한 회로도. 4 is a circuit diagram showing the configuration of unit pixels having a 4-T structure of a general CMOS image sensor.
도 5는 도 4에 도시된 단위 화소가 복수개로 이루어진 화소 어레이를 도시한 회로도.FIG. 5 is a circuit diagram illustrating a pixel array including a plurality of unit pixels illustrated in FIG. 4.
도 6은 도 2 및 도 4에 도시된 드라이브 트랜지스터(Dx)의 동작 특성을 설명하기 위하여 도시한 파형도.6 is a waveform diagram illustrating the operation characteristics of the drive transistor Dx shown in FIGS. 2 and 4.
도 7은 본 발명의 실시예1에 따른 2-T 구조의 단위 화소의 구성을 도시한 회로도.FIG. 7 is a circuit diagram showing the configuration of a unit pixel having a 2-T structure according to Embodiment 1 of the present invention; FIG.
도 8은 도 7에 도시된 단위 화소의 평면도.8 is a plan view of a unit pixel shown in FIG. 7;
도 9는 도 7에 도시된 단위 화소가 복수개로 이루어진 화소 어레이를 도시한 회로도.FIG. 9 is a circuit diagram illustrating a pixel array including a plurality of unit pixels illustrated in FIG. 7. FIG.
도 10은 도 7에 도시된 단위 화소의 또 다른 평면도.FIG. 10 is another plan view of the unit pixel shown in FIG. 7; FIG.
도 11은 본 발명의 실시예2에 따른 3-T 구조의 단위 화소의 구성을 도시한 회로도.FIG. 11 is a circuit diagram showing a configuration of unit pixels having a 3-T structure according to Embodiment 2 of the present invention. FIG.
도 12는 도 11에 도시된 단위 화소의 평면도.12 is a plan view of a unit pixel illustrated in FIG. 11;
도 13은 도 11에 도시된 단위 화소가 복수개로 이루어진 화소 어레이를 도시한 회로도.FIG. 13 is a circuit diagram illustrating a pixel array including a plurality of unit pixels illustrated in FIG. 11.
도 14는 도 7 및 도 11에 도시된 단위 화소의 또 다른 셀렉트 트랜지스터(Sx)의 게이트 전극을 도시한 평면도.FIG. 14 is a plan view illustrating a gate electrode of another select transistor Sx of the unit pixel illustrated in FIGS. 7 and 11.
도 15는 도 7 및 도 11에 도시된 단위 화소의 또 다른 리셋 트랜지스터(Rx)의 게이트 전극을 도시한 평면도. FIG. 15 is a plan view illustrating a gate electrode of another reset transistor Rx of the unit pixel illustrated in FIGS. 7 and 11.
도 16은 도 11에 도시된 단위 화소의 또 다른 트랜스퍼 트랜지스터(Tx)의 게이트 전극을 도시한 평면도.FIG. 16 is a plan view illustrating a gate electrode of another transfer transistor Tx of the unit pixel illustrated in FIG. 11.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 화소 어레이10: pixel array
20 : 로 디코더20: to decoder
30 : 칼럼 디코더30: column decoder
본 발명은 반도체 기술에 관한 것으로, 특히 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것이다. TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a Complementary Metal Oxide Semiconductor (CMOS) image sensor.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다. Recently, the demand of digital cameras is exploding with the development of video communication using the Internet. Moreover, the demand for small camera modules increases as the popularity of mobile communication terminals such as PDAs equipped with cameras, International Mobile Telecommunications-2000 (IMT-2000), Code Division Multiple Access (CDMA) terminals, etc. increases. Doing.
카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다. The camera module basically includes an image sensor. In general, an image sensor refers to a device that converts an optical image into an electrical signal. As such an image sensor, a charge coupled device (hereinafter referred to as a CCD) and a CMOS (Complementary Metal-Oxide-Semiconductor) image sensor are widely used.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다. CCD has a complicated driving method, high power consumption, complicated process due to the large number of mask processes in the manufacturing process, and it is difficult to realize a signal processing circuit in a chip, making it difficult to make one chip. There are disadvantages. In contrast, CMOS image sensors are receiving more attention recently because of the monolithic integration of control, drive, and signal processing circuitry on a single chip. In addition, CMOS image sensors offer potentially lower cost than conventional CCDs due to low voltage operation and low power consumption, compatibility with peripherals, and the availability of standard CMOS fabrication processes.
그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용하고 있다. However, analog signals generated by light receiving elements, such as photo diodes, in CMOS image sensors have various parasitic effects caused by parasitic capacitance, resistance, dark current leakage, or mismatch of semiconductor device characteristics. Such a parasitic effect is essentially generated in a semiconductor device, resulting in a decrease in the signal to noise ratio of the image data. Therefore, noise is an important factor limiting the performance of the CMOS image sensor.
시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다. Noise in the CMOS image sensor is caused by kT / C noise related to the sampling of the image data, 1 / f noise associated with the circuit used to amplify the image signal, and fixed by the mismatch of the signal processing circuit of the sensor. Patterned Pattern Noise (hereinafter referred to as FPN). Dual FPNs are not very good visually because they appear as vertical lines or strips in the image and are easily found in the human eye.
도 1은 정사각형 모양의 단위 화소를 갖는 CMOS 이미지 센서를 도시한 도면이다. 1 is a diagram illustrating a CMOS image sensor having a unit pixel having a square shape.
도 1에 도시된 바와 같이, 화소 어레이(10)를 중심으로 로 어드레스(row address)를 지정할 경우 로 디코더(row decoder, 20)가 화소 어레이(10)의 한쪽 방 향에 배치되고, 이와는 직각의 위치에 화소의 데이터 출력이 연결되고, 화소들의 칼럼 어드레스(column address)를 지정할 칼럼 디코더(column decoder, 30)가 배치된다. As shown in FIG. 1, when a row address is specified around the
이러한 구성을 갖는 CMOS 이미지 센서로부터 데이터를 독출하는 과정을 설명하면 다음과 같다. A process of reading data from a CMOS image sensor having such a configuration will be described below.
먼저, 로 디코더(20)에서 첫 번째 열을 선택한 다음, 칼럼 디코더(30)에서 선택된 첫 번째 열의 각각의 화소에 대한 데이터(data)를 독출한 후 각각의 화소의 데이터를 증폭한다. 그 다음, 로 디코더(20)에서 두 번째 열을 선택한 다음, 칼럼 디코더(30)에서 선택된 두 번째 열의 각각의 화소에 대한 데이터를 독출한 후 각각의 화소의 데이터를 증폭한다. 이와 같은 방법으로 전체 화소의 데이터를 독출한다. First, the first column is selected by the
CMOS 이미지 센서에 사용되는 단위 화소는 여러 종류가 있으나, 그 중 대표적으로 상용화된 화소의 종류로는 3개의 기본 트랜지스터(transistor)와 1개의 포토다이오드(photodiode)로 구성된 3-T(3-transistor) 구조의 화소와 4개의 기본 트랜지스터와 1개의 포토다이오드로 구성된 4-T(4-transistor) 구조의 화소들이 있다.There are many types of unit pixels used in CMOS image sensor, but among them, the typical commercially available pixel type is 3-T (3-transistor) composed of three basic transistors and one photodiode. There is a 4-T (4-transistor) structure pixel composed of a pixel of the structure, four basic transistors, and a photodiode.
도 2는 CMOS 이미지 센서 단위 화소 중 일반적인 3-T 구조를 도시한 회로도이다. FIG. 2 is a circuit diagram illustrating a general 3-T structure among the CMOS image sensor unit pixels.
도 2를 참조하면, 3-T 구조의 화소는 광(photon)을 전자(electron)로 바꾸어 저장하는 1개의 포토다이오드(PD)와, 3개의 NMOS 트랜지스터로 구성되어 있다. 3개 의 NMOS 트랜지스터는 포토 다이오드(PD)의 일단을 전원전압(VDD)으로 리셋(reset)시키는 리셋 트랜지스터(Rx), 포토 다이오드(PD)에 축적된 전하에 따라 동작하여 소스 팔로워(source follower) 구성으로 버퍼 증폭기(buffer amplifier) 역할을 하는 드라이브 트랜지스터(Dx), 스위칭으로 어드레싱(addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. Referring to FIG. 2, a 3-T pixel includes one photodiode PD for converting and storing photon into electrons and three NMOS transistors. The three NMOS transistors operate according to the charge accumulated in the photodiode PD and the reset transistor Rx for resetting one end of the photodiode PD to the power supply voltage VDD. The configuration includes a drive transistor Dx serving as a buffer amplifier and a select transistor Sx capable of addressing switching.
도 4는 CMOS 이미지 센서 단위 화소 중 일반적인 4-T 구조를 도시한 회로도이다. 4 is a circuit diagram illustrating a general 4-T structure among the CMOS image sensor unit pixels.
도 4를 참조하면, 4-T 구조의 화소는 1개의 포토 다이오드(PD)와, 4개의 NMOS 트랜지스터로 이루어진다. 4개의 NMOS 트랜지스터는 포토 다이오드(PD)에서 집속된 광전하(photo-generated charge)를 플로팅 디퓨젼 영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx), 원하는 값으로 플로팅 디퓨젼 영역(FD)의 전위를 세팅하고 전하를 배출하여 플로팅 디퓨젼 영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx), 플로팅 디퓨전 영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워 구성으로 버퍼 증폭기 역할을 하는 드라이브 트랜지스터(Dx), 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. Referring to FIG. 4, a 4-T pixel includes one photodiode PD and four NMOS transistors. The four NMOS transistors have a transfer transistor Tx for transporting the photo-generated charges concentrated in the photodiode PD to the floating diffusion region FD, and the floating diffusion region FD to a desired value. A reset transistor Rx for setting the potential and discharging the charge to reset the floating diffusion region FD, and a drive transistor acting as a buffer amplifier in a source follower configuration by operating according to the accumulated charge in the floating diffusion region FD. (Dx), it consists of a select transistor (Sx) which enables addressing by switching.
이와 같이, 3-T 구조의 화소와 4-T 구조의 화소 간의 회로 구성에 있어서 가장 큰 차이는 트랜스퍼 트랜지스터(Tx)와 플로팅 디퓨젼 영역의 존재 유무이다. 3-T 구조의 화소는 신호레벨을 먼저 검출한 후 리셋 트랜지스터(Rx)를 턴-온시켜 리셋레벨을 검출한다. 반면, 4-T 구조의 화소는 리셋 트랜지스터(Rx)를 턴-온시켜 리셋레벨을 먼저 검출한 후 트랜스퍼 트랜지스터(Tx)를 턴-온시켜 신호레벨을 검출한 다. As described above, the greatest difference in the circuit configuration between the pixels of the 3-T structure and the pixels of the 4-T structure is the presence or absence of the transfer transistor Tx and the floating diffusion region. The pixel of the 3-T structure first detects the signal level and then turns on the reset transistor Rx to detect the reset level. On the other hand, the 4-T pixel turns on the reset transistor Rx to detect the reset level first, and then turns on the transfer transistor Tx to detect the signal level.
한편, 도 3은 도 2에 도시된 3-T 구조의 화소가 하나의 칼럼라인을 공유하고 있는 화소 어레이(Array)를 도시한 회로도이다. 도 3에 도시된 바와 같이, 각 단위 화소(UP1~UPn)는 하나의 칼럼라인과 공통으로 접속되어 1개의 로드 트랜지스터(Load)와 접속된다.3 is a circuit diagram illustrating a pixel array in which pixels of the 3-T structure shown in FIG. 2 share one column line. As illustrated in FIG. 3, each unit pixel UP1 to UPn is connected to one column line in common and is connected to one load transistor Load.
도 5는 도 4에 도시된 4-T 구조의 화소가 하나의 칼럼라인을 공유하고 있는 화소 어레이를 도시한 회로도이다. 도 5에 도시된 바와 같이, 각 단위 화소(UP1~UPn)는 하나의 칼럼라인과 공통으로 접속되어 1개의 로드 트랜지스터(Load)와 접속된다. FIG. 5 is a circuit diagram illustrating a pixel array in which pixels of the 4-T structure illustrated in FIG. 4 share one column line. As shown in FIG. 5, each unit pixel UP1 to UPn is connected to one column line in common and is connected to one load transistor Load.
도 3 및 도 5에 도시된 바와 같이, 3-T 구조 및 4-T 구조의 화소는 복수개가 하나의 칼럼라인을 공유하고, 칼럼라인을 통해 1개의 로드 트랜지스터(Load)와 접속되도록 구성되며, 도 1에 도시된 바와 같이 칼럼라인별로 신호를 독출하여 출력한다. As shown in FIGS. 3 and 5, the pixels of the 3-T structure and the 4-T structure are configured such that a plurality of pixels share one column line and are connected to one load transistor through the column line. As shown in FIG. 1, a signal is read and output for each column line.
한편, 각 화소는 드라이브 트랜지스터(Dx)를 독립적으로 구성하고 있는데, 드라이브 트랜지스터(Dx)는 도 6에 도시된 바와 같은 특성을 보인다. 도 6을 참조하면, 드라이브 트랜지스터(Dx)는 포토 다이오드(PD)로부터 유입되는 출력전압을 게이트 입력으로 변경하여 줌으로써 전체적인 전압 스윙(swing)을 상향시켜는 주는 역할을 수행한다. On the other hand, each pixel independently configures the drive transistor Dx, and the drive transistor Dx has the characteristics as shown in FIG. Referring to FIG. 6, the drive transistor Dx increases the overall voltage swing by changing the output voltage flowing from the photodiode PD to the gate input.
그러나, 종래기술에 따른 시모스 이미지 센서에서는 각 단위 화소마다 독립적으로 드라이브 트랜지스터(Dx)를 구성하고 있기 때문에 필팩터(fill factor)를 향상시키는데 한계가 있다. 또한, 드라이브 트랜지스터(Dx)의 게이트 전극을 연결하기 위한 별도의 컨택(contact) 형성용 내부 접속(interconnection) 공정에 기인한 불량이 발생한다. 또한, 전체 화소의 면적을 증가시켜 고집적화를 저해하는 요인으로 작용한다. However, in the CMOS image sensor according to the related art, since the drive transistor Dx is independently configured for each unit pixel, there is a limit in improving the fill factor. In addition, a failure due to an internal interconnection process for forming a separate contact for connecting the gate electrode of the drive transistor Dx occurs. In addition, by increasing the area of the entire pixel it acts as a factor to inhibit high integration.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 다음과 같은 목적들이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, has the following objects.
먼저, 본 발명은 필팩터를 크게 향상시킬 수 있는 시모스 이미지 센서를 제공하는데 그 목적이 있다.First, an object of the present invention is to provide a CMOS image sensor that can greatly improve the fill factor.
또한, 본 발명은 칼럼라인당 연결된 화소의 드라이브 트랜지스터의 수를 최소화하여 드라이브 트랜지스터 형성공정시 발생될 수 있는 불량을 최소화할 수 있는 시모스 이미지 센서를 제공하는데 다른 목적이 있다. In addition, another object of the present invention is to provide a CMOS image sensor capable of minimizing the number of drive transistors of pixels connected per column line to minimize defects that may occur during a drive transistor forming process.
또한, 본 발명은 드라이브 트랜지스터의 게이트 전극을 연결하기 위한 별도의 컨택 형성용 내부 접속 공정에 기인한 불량을 최소화할 수 있는 시모스 이미지 센서를 제공하는데 또 다른 목적이 있다. Another object of the present invention is to provide a CMOS image sensor capable of minimizing a defect due to an internal connection process for forming a separate contact for connecting a gate electrode of a drive transistor.
또한, 본 발명은 단위 화소의 면적을 최소화하여 소자를 고집적화할 수 있는 시모스 이미지 센서를 제공하는데 또 다른 목적이 있다. In addition, another object of the present invention is to provide a CMOS image sensor capable of highly integrated a device by minimizing an area of a unit pixel.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 포토 다이오드와, 상기 포토 다이오드를 리셋시키는 리셋 트랜지스터와, 상기 포토 다이오드에 축적된 전하를 운송하는 셀렉트 트랜지스터를 포함하는 시모스 이미지 센서를 제공한다. According to an aspect of the present invention, there is provided a CMOS image sensor including a photodiode, a reset transistor for resetting the photodiode, and a select transistor for transporting charges accumulated in the photodiode. .
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 포토 다이오드와, 상기 포토 다이오드에 축적된 전하를 플로팅 디퓨젼 영역으로 운송하는 트랜스퍼 트랜지스터와, 상기 플로팅 디퓨젼 영역을 리셋시키는 리셋 트랜지스터와, 상기 플로팅 디퓨젼 영역에 축적된 전하를 운송하는 셀렉트 트랜지스터를 포함하는 시모스 이미지 센서를 제공한다. According to another aspect of the present invention, there is provided a photodiode, a transfer transistor for transferring charges accumulated in the photodiode to a floating diffusion region, and a reset transistor for resetting the floating diffusion region. And a select transistor for transporting charges accumulated in the floating diffusion region.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 복수의 화소가 공통으로 1개의 칼럼라인을 공유하도록 구성된 화소 어레이와, 상기 칼럼라인을 통해 출력되는 상기 복수의 화소의 데이터를 증폭하여 출력하는 드라이브 트랜지스터를 포함하는 시모스 이미지 센서를 제공한다. According to still another aspect of the present invention, there is provided a pixel array configured to share a plurality of pixels in common with one column line, and data of the plurality of pixels output through the column line. It provides a CMOS image sensor including a drive transistor for amplifying and outputting.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. In addition, parts denoted by the same reference numerals throughout the specification represent the same elements performing the same function.
실시예1Example 1
도 7 및 도 8은 본 발명의 실시예1에 따른 시모스 이미지 센서의 단위 화소의 구성을 설명하기 위하여 3-T 구조를 갖는 단위 화소를 도시한 회로도 및 평면도이다. 7 and 8 are circuit diagrams and plan views illustrating a unit pixel having a 3-T structure in order to explain a configuration of a unit pixel of a CMOS image sensor according to Embodiment 1 of the present invention.
도 7 및 도 8을 참조하면, 본 발명의 실시예1에 따른 시모스 이미지 센서의 단위 화소(UP)는 광을 전자로 바꾸어 저장하는 1개의 포토다이오드(PD)와, 2개의 NMOS 트랜지스터로 구성되어 있다. 2개의 NMOS 트랜지스터는 포토 다이오드(PD)의 일단을 전원전압(VDD)으로 리셋시키는 리셋 트랜지스터(Rx), 어드레싱 스위칭 소자로 포토 다이오드(PD)에 축적된 전하를 전달하는 셀렉트 트랜지스터(Sx)로 이루어진다. 7 and 8, the unit pixel UP of the CMOS image sensor according to the first exemplary embodiment of the present invention includes one photodiode PD for converting light into electrons and two NMOS transistors. have. The two NMOS transistors include a reset transistor Rx for resetting one end of the photodiode PD to the power supply voltage VDD, and a select transistor Sx for transferring charge accumulated in the photodiode PD to the addressing switching element. .
그리고, 도 9에 도시된 바와 같이, 소스 팔로워 구성으로 버퍼 증폭기 역할을 하는 드라이브 트랜지스터(Dx)는 단위 화소마다 구성되는 것이 아니라, 복수의 단위 화소와 접속된 칼럼라인당 하나씩 구성하여 해당 칼럼라인을 공유하는 모든 화소가 공통으로 공유하도록 한다. 이와 같이 드라이브 트랜지스터(Dx)를 칼럼라인별로 1개씩 할당되는 경우에도 셀렉트 트랜지스터(Sx)를 통해 로우(row) 선택이 가능하기 때문에 데이터 독출시 도 3에 도시된 종래기술과 동일한 데이터 독출이 가능하다. As shown in FIG. 9, the drive transistor Dx serving as a buffer amplifier in the source follower configuration is not configured for each unit pixel, but is configured for each column line connected to a plurality of unit pixels to form the corresponding column line. All shared pixels are shared in common. In this case, even when one drive transistor Dx is allocated to each column line, row selection is possible through the select transistor Sx, and thus data reading may be performed in the same manner as in the prior art illustrated in FIG. 3. .
이와 같은 구성을 갖는 본 발명의 실시예1에 따른 시모스 이미지 센서는 2개의 NMOS 트랜지스터(Rx, Sx)만으로도 단위 화소를 구현함에 따라 도 3에 도시된 3개의 NMOS 트랜지스터(Rx, Dx, Sx)로 이루어진 종래기술에 따른 시모스 이미지 센 서에 비해 필팩터를 대폭 향상시킬 수 있으며, 이를 통해 동적범위(dynamic range) 및 신호대잡음비(Signal/Noise Ratio, SNR)를 개선시킬 수 있다. 또한, 도 8에 도시된 바와 같이 드라이브 트랜지스터(Dx)가 화소 내에 구성되지 않기 때문에 단위 화소 내에 형성되는 컨택(CT) 개수도 3개(액티브 영역용 컨택 2개, 리셋 트랜지스터의 게이트 전극용 컨택 1개)로 감소시킬 수 있어 컨택(CT)을 형성하기 위한 내부 접속(interconnection) 공정시 발생될 수 있는 불량에 기인한 배드 픽셀 패일(bad pixel fail) 비율을 감소시킬 수 있다. 또한, 화소 어레이(Array)의 크기가 감소하여 전체적인 칩 크기를 감소시킬 수 있다. 또한, 포토 다이오드(PD)와 드라이브 트랜지스터(Dx)의 게이트 전극을 연결하기 위한 컨택이 종래에는 포토 다이오드(PD) 내에 존재하여 컨택을 형성하기 위한 식각공정(플라즈마 식각공정)시 포토 다이오드(PD)가 손상되어 암전류 특성을 저하시키는 문제가 발생하였으나, 이러한 기인성을 완전 격리할 수 있다. The CMOS image sensor according to the first exemplary embodiment of the present invention having the above configuration includes three NMOS transistors Rx, Dx, and Sx shown in FIG. 3 as the unit pixel is implemented by only two NMOS transistors Rx and Sx. Compared to the CMOS image sensor according to the prior art made can significantly improve the fill factor, it is possible to improve the dynamic range (signal / noise ratio, SNR). In addition, as shown in FIG. 8, since the drive transistor Dx is not configured in the pixel, the number of contacts CT formed in the unit pixel is also three (two active region contacts and one for the gate electrode of the reset transistor). It is possible to reduce the rate of bad pixel fail due to a defect that may occur during an interconnection process for forming the contact CT. In addition, the size of the pixel array may be reduced to reduce the overall chip size. In addition, a contact for connecting the gate electrode of the photodiode PD and the drive transistor Dx is conventionally present in the photodiode PD, so that the photodiode PD is formed during an etching process (plasma etching process) for forming a contact. Has been damaged to reduce the dark current characteristics, but this cause can be completely isolated.
도 10은 다른 예로 본 발명의 실시예1에 따른 시모스 이미지 센서의 단위 화소의 평면도로서, 도 8에 도시된 레이 아웃보다 컨택(CT) 개수를 1개 감소시킬 수 있다. 즉, 도 8에서는 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)을 폴리 실리콘막으로 패터닝하여 형성하고, 이렇게 형성된 게이트 전극(Rx Gate)를 별도의 금속배선(미도시)과 접속시키기 위하여 컨택(CT)이 필요하였으나, 도 10에서는 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)과 배선을 폴리 실리콘막으로 동시에 형성하는 방법을 통해 구현함으로써 이들을 연결하기 위한 별도의 컨택(CT)이 필요없게 된다. FIG. 10 is a plan view of a unit pixel of a CMOS image sensor according to another exemplary embodiment of the present invention, and the number of contacts CT may be reduced by one than the layout illustrated in FIG. 8. That is, in FIG. 8, the gate electrode Rx Gate of the reset transistor Rx is formed by patterning a polysilicon layer, and the contact electrode (Rx Gate) is formed in order to connect the gate electrode Rx Gate to a separate metal wiring (not shown). Although CT) is required, in FIG. 10, the gate electrode Rx gate and the wiring of the reset transistor Rx are simultaneously formed by using a polysilicon film, thereby eliminating the need for a separate contact CT for connecting them. .
도 8에서는 셀렉트 트랜지스터(Sx)의 게이트 전극(Sx Gate)은 도 10에서와 같이 셀렉트 트랜지스터(Sx)의 게이트 전극(Sx Gate)과 배선을 폴리 실리콘막으로 동시에 형성하는 방법을 통해 구현함으로써 이들을 연결하기 위한 별도의 컨택(CT)이 필요없게 된다. 결국, 액티브 영역에 2개 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)에 1개로 하여 총 3개의 컨택(CT)이 필요하고, 도 10에서는 액티브 영역에만 2개의 컨택(CT)이 필요하여 단위 화소 내 총 컨택(CT)은 단지 2개만 필요하게 된다. In FIG. 8, the gate electrode Sx Gate of the select transistor Sx is connected to each other by a method of simultaneously forming the gate electrode Sx Gate and the wiring of the select transistor Sx with a polysilicon film as shown in FIG. 10. There is no need for a separate contact (CT) to make. As a result, a total of three contacts CT are required in the active region, one in the gate electrode Rx Gate of the two reset transistors Rx, and in FIG. 10, two contacts CT are required only in the active region. Only two total contacts CT in the pixel are needed.
한편, 도 8 및 도 10에 도시된 화소의 구조를 위에서 바라보는 방향에서 살펴보면 다음과 같다. Meanwhile, the structure of the pixel illustrated in FIGS. 8 and 10 will be described in the above direction.
먼저, 도 8에 도시된 화소 구조는 사각형의 포토 다이오드(PD)의 좌우측 상부에 각각 돌출된 액티브 영역을 갖되, 좌측 상부로 돌출된 액티브 영역은 '1' 자 형태로 형성되고, 우측 상부로 돌출된 액티브 영역은 'ㄱ'자 고리형태로 형성된다. 또한, 좌측 상부로 돌출된 액티브 영역과 포토 다이오드(PD)가 접하는 영역은 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)이 가로지르는 방향으로 중첩되며, 우측 상부로 독출된 액티브 영역에는 셀렉트 트랜지스터(Sx)의 게이트 전극(Sx Gate)이 가로지르는 방향으로 중첩된다. 그리고, 상기 각 액티브 영역의 종단부위에는 컨택(CT)이 형성된다. First, the pixel structure shown in FIG. 8 has active regions protruding from the upper left and right sides of the rectangular photodiode PD, respectively, and the active regions protruding to the upper left are formed in a '1' shape and protruding to the upper right. The active region is formed in a '-' ring shape. In addition, a region where the active region protruding to the upper left and the photodiode PD are in contact with each other is overlapped in the direction in which the gate electrode Rx Gate of the reset transistor Rx intersects. The gate electrode Sx Gate of Sx overlaps in the crossing direction. In addition, a contact CT is formed at an end portion of each of the active regions.
도 10에 도시된 화소의 구조는 사각형의 포토 다이오드(PD)의 상하부에 서로 엇갈리는 부위, 즉 상부에서는 우측, 하부에서는 좌측으로 돌출된 액티브 영역을 갖는다. 상부 우측으로 돌출된 액티브 영역은 'ㄱ' 자 형태를 갖고, 하부 좌측으로 돌출된 액티브 영역은 'ㄴ'자 형태를 가지며, 각 액티브 영역의 종단부위에는 컨택(CT)이 형성된다. 그리고, 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)은 하부 좌측으로 돌출된 액티브 영역과 포토 다이오드(PD)가 접하는 영역을 가로지르는 방향으로 중첩되며, 셀렉트 트랜지스터(Sx)의 게이트 전극(Sx Gate)은 우측 상부로 독출된 액티브 영역과 포토 다이오드(PD)가 접하는 영역을 가로지르는 방향으로 중첩된다.The structure of the pixel illustrated in FIG. 10 has an upper and lower portions of the quadrangular photodiode PD having a staggered portion, that is, an active region protruding to the right at the top and to the left at the bottom. The active region protruding to the upper right has a 'b' shape, the active region protruding to the lower left has a 'b' shape, and a contact CT is formed at an end of each active region. The gate electrode Rx Gate of the reset transistor Rx overlaps the direction crossing the active region protruding to the lower left side and the region where the photodiode PD contacts, and the gate electrode Sx Gate of the select transistor Sx. ) Overlaps the direction across the active region read out to the upper right and the region where the photodiode PD contacts.
실시예2Example 2
도 11 및 도 12는 본 발명의 실시예2에 따른 시모스 이미지 센서의 단위 화소의 구성을 설명하기 위하여 4-T 구조를 갖는 단위 화소를 도시한 회로도 및 평면도이다. 11 and 12 are circuit diagrams and plan views illustrating a unit pixel having a 4-T structure in order to explain a configuration of a unit pixel of a CMOS image sensor according to Embodiment 2 of the present invention.
도 11 및 도 12를 참조하면, 본 발명의 실시예2에 따른 시모스 이미지 센서의 단위 화소(UP)는 본 발명의 실시예1의 기술적 사상과 마찬 가지로 드라이브 트랜지스터(Dx)를 화소 내에 포함시키지 않고, 복수의 화소와 연결된 칼럼라인마다 1개씩 구성하는데 있다. 11 and 12, the unit pixel UP of the CMOS image sensor according to the second exemplary embodiment of the present invention does not include the drive transistor Dx in the pixel, as in the technical spirit of the first exemplary embodiment of the present invention. Rather, one for each column line connected to a plurality of pixels.
즉, 본 발명의 실시예2에 따른 시모스 이미지 센서의 단위 화소는 광을 전자로 바꾸어 저장하는 1개의 포토 다이오드(PD)와, 포토 다이오드(PD)의 전하의 운송을 제어하는 3개의 NMOS 트랜지스터로 구성되어 있다. 3개의 NMOS 트랜지스터는 포토 다이오드(PD)에서 집속된 광전하를 플로팅 디퓨젼 영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅 디퓨젼 영역(FD)의 전위를 세팅 하고 전하를 배출하여 플로팅 디퓨젼 영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx)와, 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 이루어진다.That is, the unit pixel of the CMOS image sensor according to the second embodiment of the present invention includes one photodiode PD for converting light into electrons and three NMOS transistors for controlling the transport of electric charges of the photodiode PD. Consists of. The three NMOS transistors have a transfer transistor Tx for transporting the concentrated photocharges from the photodiode PD to the floating diffusion region FD, and sets the potential of the floating diffusion region FD to a desired value. And a reset transistor Rx for resetting the floating diffusion region FD and a select transistor Sx for addressing by switching.
그리고, 도 13에 도시된 바와 같이, 소스 팔로워 구성으로 버퍼 증폭기 역할을 하는 드라이브 트랜지스터(Dx)는 단위 화소마다 구성되는 것이 아니라, 복수의 단위 화소와 접속된 칼럼라인당 하나씩 구성하여 해당 칼럼라인을 공유하는 모든 화소가 공통으로 공유하도록 한다. 이와 같이 드라이브 트랜지스터(Dx)를 칼럼라인별로 1개씩 할당되는 경우에도 셀렉트 트랜지스터(Sx)를 통해 로우(row) 선택이 가능하기 때문에 데이터 독출시 도 5에 도시된 종래기술과 동일한 데이터 독출이 가능하다. As shown in FIG. 13, the drive transistor Dx serving as a buffer amplifier in a source follower configuration is not configured for each unit pixel, but is configured for each column line connected to a plurality of unit pixels to form the corresponding column line. All shared pixels are shared in common. As described above, even when one drive transistor Dx is allocated to each column line, row selection is possible through the select transistor Sx, and thus data reading may be performed in the same manner as in the prior art illustrated in FIG. 5. .
이와 같은 구성을 갖는 본 발명의 실시예2에 따른 시모스 이미지 센서는 3개의 NMOS 트랜지스터(Rx, Tx, Sx)만으로도 단위 화소를 구현함에 따라 도 5에 도시된 바와 같이 4개의 NMOS 트랜지스터(Rx, Tx, Dx, Sx)로 이루어진 종래기술에 따른 시모스 이미지 센서에 비해 필팩터를 대폭 향상시킬 수 있으며, 이를 통해 동적범위 및 신호대잡음비를 개선시킬 수 있다. 또한, 도 12에 도시된 바와 같이 드라이브 트랜지스터(Dx)가 화소 내에 구성되지 않기 때문에 단위 화소 내에 형성되는 컨택(CT) 개수도 4개(액티브 영역용 컨택 2개, 리셋 트랜지스터의 게이트 전극용 컨택 1개, 트랜스퍼 트랜지스터의 게이트 전극용 컨택 1개)로 감소시킬 수 있어 컨택(CT)을 형성하기 위한 내부 접속(interconnection) 공정시 발생될 수 있는 불량에 기인한 배드 픽셀 패일(bad pixel fail) 비율을 감소시킬 수 있다. 또한, 화소 어 레이의 크기가 감소하여 전체적인 칩 크기를 감소시킬 수 있다. 또한, 포토 다이오드(PD)와 드라이브 트랜지스터(Dx)의 게이트 전극을 연결하기 위한 컨택이 종래기술에 따른 시모스 이미지 센서에서는 플로팅 디퓨젼 영역(FD)에 존재하여 컨택을 형성하기 위한 식각공정(플라즈마 식각공정)시 플로팅 디퓨젼 영역(FD)가 손상되어 암전류 특성을 저하시키는 문제가 발생하였으나, 이러한 기인성을 완전 격리할 수 있다. The CMOS image sensor according to the second exemplary embodiment of the present invention having such a configuration implements a unit pixel using only three NMOS transistors Rx, Tx, and Sx, and thus four NMOS transistors Rx and Tx as shown in FIG. 5. , Dx, Sx) can significantly improve the fill factor compared to the CMOS image sensor according to the prior art, through which the dynamic range and the signal-to-noise ratio can be improved. In addition, as shown in FIG. 12, since the drive transistor Dx is not configured in the pixel, the number of contacts CT formed in the unit pixel is also four (two active region contacts and one for the gate electrode of the reset transistor). And one gate electrode contact of the transfer transistor) to reduce the bad pixel fail ratio due to a defect that may occur during the interconnection process for forming the contact CT. Can be reduced. In addition, the size of the pixel array can be reduced to reduce the overall chip size. In addition, in the CMOS image sensor according to the related art, a contact for connecting the gate electrode of the photodiode PD and the drive transistor Dx is present in the floating diffusion region FD to form a contact (plasma etching). In the process), the floating diffusion region FD is damaged to reduce the dark current characteristics, but such a cause can be completely isolated.
한편, 도 12에 도시된 화소의 구조를 위에서 바라보는 방향에서 살펴보면 다음과 같다. Meanwhile, the structure of the pixel illustrated in FIG. 12 will be described in the direction viewed from above.
도 12에 도시된 화소 구조는 사각형의 포토 다이오드(PD)의 좌우측 상부에 각각 돌출된 액티브 영역을 갖되, 좌측 상부로 돌출된 액티브 영역은 '1' 자 형태로 형성되고, 우측 상부로 돌출된 액티브 영역은 'ㄱ'자 고리형태로 형성된다. 또한, 좌측 상부로 돌출된 액티브 영역과 포토 다이오드(PD)가 접하는 영역은 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)이 가로지르는 방향으로 중첩되며, 우측 상부로 돌출된 액티브 영역과 포토 다이오드(PD)가 접하는 영역은 트랜스퍼 트랜지스터(Tx)의 게이트 전극(Tx Gate)이 가로지르는 방향으로 중첩되고, 우측 상부로 돌출된 액티브 영역에는 셀렉트 트랜지스터(Sx)의 게이트 전극(Sx Gate)이 가로지르는 방향으로 중첩된다. 그리고, 상기 각 액티브 영역의 종단부위에는 컨택(CT)이 형성된다. The pixel structure shown in FIG. 12 has active regions protruding from the upper left and right sides of the rectangular photodiode PD, respectively, wherein the active regions protruding to the upper left are formed in a '1' shape and protruding to the upper right. The region is formed in the shape of a ring. In addition, an area where the active region protruding to the upper left and the photodiode PD contact each other overlaps the direction in which the gate electrode Rx Gate of the reset transistor Rx crosses, and the active region and the photodiode protruding to the upper right ( The region where the PD contacts each other overlaps in the direction crossing the gate electrode Tx Gate of the transfer transistor Tx, and the direction in which the gate electrode Sx Gate of the select transistor Sx crosses the active region protruding to the upper right side. Nested by In addition, a contact CT is formed at an end portion of each of the active regions.
이하, 상기에서 설명한 본 발명의 실시예1 및 2에 따른 시모스 이미지 센서 의 단위 화소 구조의 또 다른 예들을 도 14 내지 도 16을 참조하여 설명하기로 한다. Hereinafter, still another example of the unit pixel structure of the CMOS image sensor according to the first and second embodiments of the present invention will be described with reference to FIGS. 14 to 16.
먼저, 도 14의 (a)는 도 8 및 도 12에 도시된 셀렉트 트랜지스터(Sx)의 게이트 전극(Sx Gate)만을 부분적으로 도시한 평면도이고, (b)는 다른 예를 도시한 평면도이다. (a)의 경우에는 게이트 전극(Sx Gate)과 배선 간에 컨택을 형성하지 않기 위하여 게이트 전극(Sx Gate)과 배선을 폴로 실리콘막을 이용하여 동일 공정으로 형성한다. 이에 반해, (b)의 경우에는 게이트 전극(Sx Gate)은 폴리 실리콘막으로 형성한 후 배선을 금속(metal)으로 형성하여 이들을 컨택(CT)을 통해 서로 연결시키는 구조이다. First, FIG. 14A is a plan view partially showing only the gate electrode Sx Gate of the select transistor Sx shown in FIGS. 8 and 12, and FIG. 14B is a plan view showing another example. In the case of (a), in order not to form a contact between the gate electrode (Sx Gate) and the wiring, the gate electrode (Sx Gate) and the wiring are formed in the same process using a polo silicon film. On the other hand, in the case of (b), the gate electrode Sx Gate is formed of a polysilicon film, and then a wiring is formed of metal to connect them to each other through a contact CT.
도 15의 (a)는 도 8 및 도 12에 도시된 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)만을 부분적으로 도시한 평면도이고, (b)는 다른 예를 도시한 평면도이다. (a)의 경우에는 리셋 트랜지스터(Rx)의 게이트 전극(Rx Gate)과 배선 간에 컨택(CT)을 액티브 영역의 바깥쪽, 화소 외부에 형성하였으나, (b)의 경우에는 컨택(CT)을 두 개의 액티브 영역 사이로 이동시켜 단위 화소 크기의 증가를 방지하였다. FIG. 15A is a plan view partially showing only a gate electrode Rx Gate of the reset transistor Rx shown in FIGS. 8 and 12, and FIG. 15B is a plan view illustrating another example. In the case of (a), the contact CT is formed between the gate electrode Rx gate of the reset transistor Rx and the wiring outside the active region and outside of the pixel, but in the case of (b), the contact CT is closed. Movement between the four active regions is prevented from increasing the unit pixel size.
도 16의 (a)는 도 12에 도시된 트랜스퍼 트랜지스터(Tx)의 게이트 전극(Tx Gate)만을 부분적으로 도시한 평면도이고, (b)는 다른 예를 도시한 평면도이다. (a)의 경우에는 트랜스퍼 트랜지스터(Tx)의 게이트 전극(Tx Gate)과 배선 간에 컨택(CT)을 게이트 전극(Tx Gate)의 신장된 방향으로 액티브 영역의 바깥쪽, 화소 외부에 형성하였으나, (b)의 경우에는 'ㄱ' 자 형태의 액티브 영역의 굴곡부에 형성 된 모서리 부위(사선형 굴곡으로 인해 형성된 공간)로 이동시켜 화소 크기 대비 필팩터를 향상시켰다. FIG. 16A is a plan view partially showing only the gate electrode Tx Gate of the transfer transistor Tx shown in FIG. 12, and FIG. 16B is a plan view illustrating another example. In the case of (a), a contact CT is formed between the gate electrode Tx Gate and the wiring of the transfer transistor Tx outside the active region and outside the pixel in the extended direction of the gate electrode Tx Gate. In the case of b), the fill factor compared to the pixel size was improved by moving to the corner portion (the space formed by the diagonal bend) formed in the bent portion of the 'a' shaped active region.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다. As described above, according to the present invention, the following effects can be obtained.
먼저, 본 발명은 필팩터를 대폭 향상시켜 동적범위 및 신호대잡음비를 개선시킬 수 있다. First, the present invention can greatly improve the fill factor to improve the dynamic range and the signal-to-noise ratio.
또한, 본 발명은 단위 화소 당 컨택 수를 감소시켜 컨택을 형성하기 위한 내부 접속 공정시 발생될 수 있는 불량에 기인한 배드 픽셀 패일 비율을 감소시킬 수 있다. In addition, the present invention can reduce the bad pixel fail ratio due to a defect that may occur during the internal connection process for forming the contact by reducing the number of contacts per unit pixel.
또한, 본 발명은 화소 어레이의 크기가 감소하여 전체적인 칩 크기를 감소시킬 수 있다. In addition, the present invention can reduce the size of the pixel array to reduce the overall chip size.
또한, 본 발명은 포토 다이오드 또는 플로팅 디퓨젼 영역에 컨택을 형성할 필요가 없어 포토 다이오드 또는 플로팅 디퓨젼 영역의 손상을 방지하여 암전류 특성을 개선시킬 수 있다. In addition, the present invention does not need to form a contact in the photodiode or the floating diffusion region, thereby preventing the damage of the photodiode or the floating diffusion region, thereby improving the dark current characteristics.
Claims (34)
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KR1020050109248A KR100689585B1 (en) | 2005-11-15 | 2005-11-15 | Cmos image sensor |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
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KR100689585B1 true KR100689585B1 (en) | 2007-03-02 |
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ID=38102375
Family Applications (1)
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KR1020050109248A KR100689585B1 (en) | 2005-11-15 | 2005-11-15 | Cmos image sensor |
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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KR19990084630A (en) * | 1998-05-08 | 1999-12-06 | 김영환 | CMOS image sensor and its driving method |
JP2003230055A (en) | 2002-02-05 | 2003-08-15 | Sony Corp | Solid-state image pickup apparatus |
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2005
- 2005-11-15 KR KR1020050109248A patent/KR100689585B1/en not_active IP Right Cessation
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