KR100685302B1 - 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는이미지 시그널 프로세서 - Google Patents

수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는이미지 시그널 프로세서 Download PDF

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Abstract

수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서가 개시된다. 본 발명의 일 실시예에 따른 수직 동기 신호 지연 출력 방법은 인코딩부로부터 m번째 프레임에 대한 수직 동기 신호가 입력되면, 인코딩부로부터 입력되는 카운트 값을 이용하여 미리 지정된 처리 블록에 상응하는 n개의 이미지 데이터열이 저장되었는지 여부를 감시하고, n개의 이미지 데이터열이 저장된 경우 상응하는 수직 동기 신호를 수신단으로 출력한다. 본 발명에 의해, 백엔드 칩의 처리 효율 증진 및 전력 소모를 방지할 수 있다.
인코딩, 이미지, JPEG, 이미지 센서

Description

수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서{Method for outputting deferred vertical synchronous signal and image signal processor performing the method}
도 1은 일반적인 촬상 장치의 구성의 간략하게 나타낸 도면.
도 2는 일반적인 JPEG 인코딩 과정을 나타낸 도면.
도 3은 종래의 이미지 시그널 프로세서(ISP, Image Signal Processor)가 인코딩된 데이터를 출력하기 위한 신호 형태를 나타낸 도면.
도 4는 본 발명의 바람직한 일 실시예에 따른 촬상 장치의 구성을 간략히 나타낸 도면.
도 5는 본 발명의 바람직한 일 실시예에 따른 데이터 출력부의 구성을 간략히 나타낸 도면.
도 6 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 이미지 시그널 프로세서의 인코딩된 데이터 출력을 위한 신호 파형을 예시한 도면.
본 발명은 데이터 인코딩(encoding)에 관한 것으로, 보다 상세하게는 인코딩된 데이터의 전달을 위한 수직 동기 신호의 출력에 관한 것이다.
최근, 소형 및 박형의 촬상 소자가 휴대 전화기나 PDA(Personal Digital Assistant) 등의 소형 및 박형의 휴대용 단말기에 탑재됨으로써, 휴대용 단말기가 촬상 장치로서 기능할 수 있고, 이에 의해 원격지로 음성 정보뿐만 아니라 화상 정보도 전송할 수 있게 되었다. 촬상 소자는 휴대 전화기나 PDA 뿐 아니라 MP3 플레이어 등의 휴대용 단말기에도 구비되어 다양한 장치에서 외부 영상을 전자적인 데이터로 보유할 수 있도록 구현되어 있다.
이러한 촬상 장치에는 일반적으로 CCD(Charge Coupled Device)형 이미지 센서나 CMOS(Complementary Metal-0xide Semiconductor)형 이미지 센서 등의 고체 촬상 소자가 사용되고 있다.
도 1은 일반적인 촬상 장치의 구성의 간략하게 나타낸 도면이고, 도 2는 일반적인 JPEG 인코딩 과정을 나타낸 도면이며, 도 3은 종래의 이미지 시그널 프로세서(ISP, Image Signal Processor)가 인코딩된 데이터를 출력하기 위한 신호 형태를 나타낸 도면이다.
도 1에 도시된 바와 같이, 외부 영상을 전기적인 데이터로 변환하여 표시부(150)에 디스플레이하는 촬상 장치는 이미지 센서(110), 이미지 시그널 프로세서(120, ISP(Image Signal Processor)), 백엔드 칩(130, Back-end chip), 베이스밴드 칩(140, Baseband Chip) 및 표시부(150)를 포함한다. 이외에, 촬상 장치는 변환된 전기적인 데이터를 저장하기 위한 메모리, 아날로그 신호를 디지털 신호로 변환하는 AD 변환기 등을 더 포함할 수 있다.
이미지 센서(110)는 베이어 패턴(Bayer Pattern)을 가지는 센서로서, 단위 픽셀별로 렌즈를 통해 입력된 빛의 양에 상응하는 전기 신호를 출력한다.
이미지 시그널 프로세서(120)는 이미지 센서(110)로부터 입력된 전기 신호(raw data)를 YUV값으로 변환하고, 변환된 YUV 값을 백엔드 칩(130)으로 입력한다. YUV방식은 사람의 눈이 색상보다는 밝기에 민감하다는 사실에 착안한 방식으로, 색을 밝기(Luminance)인 Y성분과 색상(Chrominance)인 U와 V 성분으로 구분한다. Y성분은 오차에 민감하므로 색상 성분인 U와 V보다 많은 비트를 코딩한다. 전형적인 Y:U:V의 비율은 4:2:2 이다.
이미지 시그널 프로세서(120)는 변환한 YUV값을 FIFO에 순차적으로 저장시킴으로써 백엔드 칩(130)이 해당 정보를 입력받을 수 있도록 한다.
백엔드 칩(130)은 입력된 YUV값을 미리 지정된 인코딩 방법에 의해 JPEG나 BMP로 변환하여 메모리에 저장하거나 이를 디코딩하여 표시부(150)에 디스플레이한다. 백엔드 칩(130)은 이미지의 확대, 축소, 로테이션 등의 기능도 수행할 수 있다. 물론, 도 1에 도시된 바와 같이, 베이스밴드 칩(140)이 백엔드 칩(130)으로부터 디코딩된 데이터를 입력받아 표시부(150)에 디스플레이할 수도 있다.
베이스밴드 칩(140)은 촬상 장치의 동작을 전반적으로 제어하는 기능을 수행한다. 예를 들어, 키 입력부(도시되지 않음)를 통해 사용자로부터 촬상 명령이 입력되면 베이스밴드 칩(140)은 백엔드 칩(130)으로 이미지 생성 명령을 전송함으로 써 백엔드 칩(130)이 입력된 외부 영상에 상응하는 인코딩된 데이터를 생성하도록 할 수도 있다.
표시부(150)는 백엔드 칩(130) 또는 베이스밴드 칩(140)의 제어에 의해 제공받은 디코딩된 데이터를 디스플레이한다.
도 2에는 백엔드 칩(130)에 의해 수행되는 일반적인 JPEG 인코딩(encoding) 과정이 도시되어 있다. JPEG 인코딩 과정(200)은 당업자에게 자명한 사항이므로 간략히 설명하기로 한다.
도 2에 도시된 바와 같이, 입력된 YUV값들의 이미지는 8 x 8 픽셀 크기의 블록으로 나뉘어지고, 각 블록에 대해 DCT(이산 코사인 변환, Discrete Cosine Transform)를 수행한다(210). -128~127사이의 8 비트 정수 형태로 입력된 각 픽셀의 화소값은 DCT에 의해 -1024 ~ 1023 사이의 값으로 변환된다.
이어서, 양자화기(Quantizer)는 각 블록의 DCT계수를 시각에 미치는 영향에 따라 가중치를 두어 양자화한다(220). 이 가중치의 테이블을 양자화 테이블이라 한다. 양자화 테이블 값은 DC 근처에서 작은 값을 취하고, 높은 주파수에서는 큰 값을 취하여 정보량이 많은 DC 근처의 데이터를 적은 손실로 보내고 고주파수에서는 높은 압축율을 유도한다.
이어서, 무손실 코더(Lossless coder)인 엔트로피 인코더(entropy encoder)에 의해 최종 압축된 데이터가 생성된다(230).
상술한 과정을 통해 인코딩된 데이터는 메모리에 적재된다. 백엔드 칩(130)은 메모리에 적재된 데이터를 복호화하여 표시부(150)에 디스플레이하는 등의 처리 를 수행한다.
메모리에 적재된 데이터들이 복호화 등의 처리를 위해 순차적으로 입력되는 과정의 신호 파형이 도 3에 도시되어 있다. 일반적으로, 백엔드 칩(130)은 YUV/BAYER 포맷의 데이터를 입력받도록 구현되어 있으며, 이런 데이터를 입력받기 위한 인터페이스로서 P_CLK, V_sync, H_REF, DATA 신호를 이용하고 있다.
도 3에 도시된 바와 같이, 종래의 백엔드 칩(130)은 인코딩된 데이터를 후속하는 구성 요소(예를 들어, 디코딩부 등)으로 데이터를 전달함에 있어 전체 과정에서 클럭 신호(P_CLK)의 출력 상태를 온(ON) 상태로 유지하므로, 백엔드 칩(130)은 유효하지 않은 데이터(예를 들어, 0x00를 포함하는 데이터)가 입력되는 동안에도 상호간에 인터페이싱을 위한 동작을 수행하여야 한다.
따라서, 종래의 촬상 장치는 백엔드 칩(130)이 불필요한 동작을 수행함으로써 불필요한 전력 소모가 야기되는 문제점이 있었다.
또한 도 3에 도시된 바와 같이, 종래의 이미지 시그널 프로세서(120)는 현재 처리되고 있는 프레임에 대한 인코딩 처리가 완료되지 않았음에도 다음 프레임에 대한 데이터의 입력을 나타내는 새로운 수직 동기 신호(V_sync2)를 백엔드 칩(130)으로 출력할 수 있다.
이 경우, 백엔드 칩(130)은 현재 처리되고 있는 프레임에 대한 인코딩 처리뿐 아니라 다음 프레임에 대한 인코딩 처리를 함께 수행하는 경우가 있어 정확한 데이터 인코딩이 완료되지 못하는 문제점도 있었다.
또한, 백엔드 칩(130)의 인코딩부가 인코딩된 데이터를 디코딩부로 전달하거 나 메모리에 저장할 때, 새로운 수직 동기 신호(V_sync2)를 수신한 이후에는 현재 프레임에 대하여 인코딩된 데이터가 정상적으로 입력되지 못하는 문제점도 있었다.
따라서 본 발명은 상술한 문제점을 해결하기 위한 것으로, 백엔드 칩의 처리 효율 증진 및 전력 소모를 방지할 수 있는 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서를 제공하는 것이다.
본 발명의 다른 목적은 인코더에 의해 인코딩된 데이터를 수신단(예를 들어, 백엔드 칩, 베이스밴드 칩 등)으로 전달함에 있어, 최적의 시점에 수직 동기 신호를 출력할 수 있도록 하는 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서를 제공하는 것이다.
본 발명의 또 다른 목적은 수신단에서 인코딩된 데이터를 입력받을 때 새로운 프레임의 입력을 나타내는 수직 동기 신호의 입력에 의해 현재 프레임에 대해 처리된 데이터의 입력이 방해받지 않는 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서를 제공하는 것이다.
본 발명의 또 다른 목적은 이미지 시그널 프로세서가 인코딩된 데이터를 백엔드 칩으로 제공함에 있어 일반적인 인터페이스 구조를 이용함으로써 하드웨어 설계 및 제어 측면에서 유리한 효과를 가지는 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서를 제공하는 것이다.
본 발명의 또 다른 목적은 이미지 시그널 프로세서가 인코딩 속도에 따라 입 력되는 프레임의 인코딩 여부를 결정할 수 있어 원활한 인코딩 동작 수행이 가능한 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서를 제공하는 것이다.
그 외의 다른 본 발명의 목적들은 이하에 서술되는 바람직한 실시예를 통하여 보다 명확해질 것이다.
상술한 목적을 달성하기 위하여 본 발명의 일 측면에 따르면, 이미지 시그널 프로세서 및/또는 상기 이미지 시그널 프로세서를 포함하는 촬상 장치가 제공된다.
본 발명의 바람직한 일 실시예에 따르면, 촬상 장치의 이미지 시그널 프로세서에 있어서, 임의의 프레임에 대해 이미지 센서로부터 입력된 전기 신호에 상응하는 이미지 데이터열을 미리 지정된 처리 블록에 의해 인코딩하여 인코딩된 이미지 데이터를 생성하는 인코딩부; 및 상기 처리 블록의 처리를 위해 상기 인코딩부가 상기 프레임에 대한 처음의 n(자연수)개의 이미지 데이터열을 저장한 시점에서 상기 프레임에 대한 수직 동기 신호(V_sync)를 수신단-여기서, 상기 수신단은 백엔드 칩 또는 베이스밴드 칩임-으로 출력하고, 상기 인코딩부로부터 입력되는 인코딩된 이미지 데이터를 상기 수신단으로 출력하는 데이터 출력부를 포함하는 이미지 시그널 프로세서가 제공된다. 여기서, 상기 처리 블록이 a(자연수) x b(자연수)인 경우, 상기 n은 1 내지 b 중 임의의 자연수인 것을 특징으로 한다.
상기 인코딩된 이미지 데이터 중 유효 데이터들이 출력되는 구간에만 상기 수신단으로 클럭 신호를 출력하는 것을 특징으로 한다.
상기 인코딩된 이미지 데이터 중 무효 데이터들이 출력될 구간에는 더미 데이터들이 출력될 수 있다.
상기 프레임에 대해 출력되는 인코딩된 이미지 데이터는 'START MARKER'로부터 'STOP MARKER'까지인 것을 특징으로 한다.
상기 데이터 출력부는 상기 인코딩부로부터 입력되는 인코딩된 이미지 데이터를 미리 지정된 클럭만큼 지연하여 출력하는 레지스터를 포함할 수 있다.
상기 데이터 출력부는, 수직 동기 신호 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 수직 동기 신호를 생성하여 출력하는 V_sync 발생기; 유효 데이터 인에이블 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 유효 데이터 인에이블 신호를 생성하여 출력하는 H_sync 발생기; 데이터 출력 제어 명령에 따라 상기 인코딩부로부터 입력된 유효 데이터와, 무효 데이터 또는 미리 생성된 더미 데이터를 출력하는 전송 지연부; 및 상기 수직 동기 신호 제어 명령, 상기 유효 데이터 인에이블 제어 명령, 상기 데이터 출력 제어 명령을 생성하여 출력하는 전송 제어부를 포함하되, 상기 전송 제어부는 상기 인코딩부로부터 입력된 카운터 값을 이용하여 상기 프레임에 대한 처음의 n(자연수)개의 이미지 데이터열을 저장한 시점에서 상기 수직 동기 신호 제어 명령을 출력하는 것을 특징으로 한다.
상기 유효 데이터 인에이블 신호는 상기 수신단에서 기록 인에이블(write enable) 신호로 해석될 수 있다.
본 발명의 바람직한 다른 실시예에 따르면, 촬상 장치의 이미지 시그널 프로 세서에 있어서, 수직 동기 신호 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 수직 동기 신호를 생성하여 출력하는 V_sync 발생기; 유효 데이터 인에이블 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 유효 데이터 인에이블 신호를 생성하여 출력하는 H_sync 발생기; 데이터 출력 제어 명령에 따라 인코딩부로부터 입력된 유효 데이터와, 무효 데이터 또는 미리 생성된 더미 데이터를 출력하는 전송 지연부; 및 상기 수직 동기 신호 제어 명령, 상기 유효 데이터 인에이블 제어 명령, 상기 데이터 출력 제어 명령을 생성하여 출력하는 전송 제어부를 포함하되, 상기 전송 제어부는 상기 인코딩부로부터 입력된 카운터 값을 이용하여 상기 프레임에 대한 처음의 n(자연수)개의 이미지 데이터열을 저장한 시점에서 상기 수직 동기 신호 제어 명령을 출력하는 것을 특징으로 하는 이미지 시그널 프로세서가 제공된다.
본 발명의 바람직한 또 다른 실시예에 따르면, 이미지 센서, 이미지 시그널 프로세서, 백엔드 칩 및 베이스밴드 칩을 포함하는 촬상 장치에 있어서, 상기 이미지 시그널 프로세서가, 임의의 프레임에 대해 이미지 센서로부터 입력된 전기 신호에 상응하는 이미지 데이터열을 미리 지정된 처리 블록에 의해 인코딩하여 인코딩된 이미지 데이터를 생성하는 인코딩부; 및 상기 처리 블록의 처리를 위해 상기 인코딩부가 상기 프레임에 대한 처음의 n(자연수)개의 이미지 데이터열을 저장한 시점에서 상기 프레임에 대한 수직 동기 신호(V_sync)를 수신단-여기서, 상기 수신단은 백엔드 칩 또는 베이스밴드 칩임-으로 출력하고, 상기 인코딩부로부터 입력되는 인코딩된 이미지 데이터를 상기 수신단으로 출력하는 데이터 출력부를 포함하되, 상기 처리 블록이 a(자연수) x b(자연수)인 경우, 상기 n은 1 내지 b 중 임의의 자연수인 것을 특징으로 하는 촬상 장치가 제공된다.
상술한 목적을 달성하기 위하여 본 발명의 다른 측면에 따르면, 이미지 시그널 프로세서에서 수행되는 수직 동기 신호 지연 출력 방법 및/또는 그 방법을 수행하기 위한 프로그램이 기록된 기록매체가 제공된다.
본 발명의 바람직한 일 실시예에 따르면, 이미지 센서를 구비한 촬상 장치의 이미지 시그널 프로세서에서 수행되는 수직 동기 신호 지연 출력 방법에 있어서, 인코딩부로부터 m(자연수)번째 프레임에 대한 수직 동기 신호를 입력받는 단계; 상기 인코딩부로부터 입력된 카운트 값을 이용하여 미리 지정된 처리 블록에 상응하는 n(자연수)개의 이미지 데이터열이 저장되었는지 여부를 감시하는 단계; 및 n개의 이미지 데이터열이 저장된 경우 상기 m번째 프레임에 상응하는 수직 동기 신호를 수신단-여기서, 상기 수신단은 백엔드 칩 또는 베이스밴드 칩임-으로 출력하는 단계를 포함하되, 상기 처리 블록이 a(자연수) x b(자연수)인 경우, 상기 n은 1 내지 b 중 임의의 자연수인 것을 특징으로 하는 수직 동기 신호 지연 출력 방법이 제공된다.
상기 수직 동기 신호 지연 출력 방법은 상기 인코딩부로부터 상기 처리 블록에 상응하여 인코딩된 데이터를 입력받는 단계; 및 상기 입력된 인코딩된 데이터를 상기 수신단으로 출력하는 단계를 더 포함할 수 있다. 여기서, 상기 인코딩된 데이터들 중 유효 데이터가 출력되는 구간에만 클럭 신호를 상기 수신단으로 출력할 수 있다.
상기 m번째 프레임에 대한 인코딩 완료 여부는 상기 입력되는 인코딩된 데이터들의 헤더(Header) 정보 및 테일(Tail) 정보를 이용하여 판단될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서를 상세히 설명하기로 한다. 첨부 도면을 참조하여 본 발명을 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명의 실시예를 설명함에 있어, 본 발명의 핵심 사항인 이미지 시그널 프로세서의 처리 동작만을 중심으로 설명하지만, 본 발명의 권리범위가 이에 제한되지 않음은 자명하다.
도 4는 본 발명의 바람직한 일 실시예에 따른 촬상 장치의 구성을 간략히 나타낸 도면이고, 도 5는 본 발명의 바람직한 일 실시예에 따른 데이터 출력부(430)의 구성을 간략히 나타낸 도면이며, 도 6 내지 도 7은 본 발명의 바람직한 일 실시예에 따른 이미지 시그널 프로세서의 인코딩된 데이터 출력을 위한 신호 파형을 예시한 도면이다.
도 4에 도시된 바와 같이, 본 발명에 따른 촬상 장치는 이미지 센서(110), 이미지 시그널 프로세서(400), 백엔드 칩(405)을 포함한다. 이외에, 촬상 장치는 표시부(150), 메모리, 베이스밴드 칩(140), 키 입력부 등을 더 포함할 수 있음은 자명하나, 본 발명의 요지와는 다소 거리감이 있으므로 이에 대한 설명은 생략한다.
이미지 시그널 프로세서(400)는 전처리부(410), JPEG 인코더(420) 및 데이터 출력부(430)를 포함한다. 물론, 이미지 시그널 프로세서(400)는 내부 동작을 위한 클럭 발생기(Clock Generator)를 더 포함할 수 있다.
전처리부(410)는 JPEG 인코더(420)의 처리를 위한 전처리 과정을 수행한다. 전처리부(410)는 각 프레임에 대해 이미지 센서(110)로부터 전기 신호 형태의 원시 데이터(raw data)를 각 라인별로 입력받아 처리한 후 JPEG 인코더(420)로 전달할 수 있다.
전처리 과정에는 컬러 모델 변환(Color Space Transformation), 필터링(Filtering), 다운 샘플링(Color SubSampling) 등이 포함될 수 있다.
컬러 모델 변환(Color Space Transformation)은 RGB 컬러 모델을 YUV(또는 YIQ) 컬러 모델로 변환하며, 이는 화질의 차이에 대한 인식없이 정보의 양을 줄일 수 있기 때문이다. .
필터링(Filtering)은 로패스 필터로 영상을 Smoothing하는 과정으로 압축율을 높이기 위함이다.
다운 샘플링(Color SubSampling)은 Y값은 모두 사용하고, 다른 값들은 일부만 사용하고 버리는 등의 방법으로 색차(Chrominance) 신호 성분을 다운 샘플링하는 과정이다.
JPEG 인코더(420)는 앞서 설명한 방식과 동일하게 전처리된 원시 데이터(raw data)를 압축 처리하여 JPEG 인코딩 데이터를 생성한다.
JPEG 인코더(420)는 인코딩 처리를 위해 미리 지정된 블록 단위(예를 들어, 8 x 8)로 분할할 수 있도록 하기 위하여 전처리부(410)로부터 입력되는 처리된 원시 데이터를 임시로 저장하기 위한 입력 메모리를 포함할 수 있다. JPEG 인코더(420)는 전처리부(410)와 달리 미리 지정된 블록 단위의 데이터들이 입력 메모리에 축적될 때까지 버퍼링(buffering)을 수행할 수 있으며, 입력 메모리에 몇 개의 라인이 축적되어 있는지 카운팅하기 위한 카운터를 더 포함할 수 있다. 카운터에 의해 카운트된 값(L_count, 이하 '카운트 값'이라 칭함)은 데이터 출력부(430)로 전달되어 수직 동기 신호(V_sync)의 출력 시점을 결정할 수 있도록 한다. 본 명세서에서 수직 동기 신호는 편의상 V_sync 또는 V_sync 신호로도 명명될 수 있다.
또한, JPEG 인코더(420)는 JPEG 인코딩된 데이터를 데이터 출력부(430)로 출력하기 전에 잠시 저장하는 출력 메모리를 더 포함할 수 있다. 출력 메모리는 예를 들어, FIFO일 수 있다. 즉, 본 발명에 따른 이미지 시그널 프로세서(400)는 종래의 이미지 시그널 프로세서(120)와 달리 이미지 데이터의 인코딩을 더 수행할 수 있다.
데이터 출력부(430)는 JPEG 인코더(420)에 의해 생성된 JPEG 인코딩된 데이터를 수신단(예를 들어, 백엔드 칩(405), 베이스밴드 칩(140), 카메라 컨트롤 프로세서(CCP) 등 - 이하, 백엔드 칩(405)으로 통칭함)으로 전달한다. 데이터 출력부(430)는 JPEG 인코더(420)로부터 입력된 데이터를 일정 시간(예를 들어, 2 ~ 3 클럭) 지연(delay)시켜 출력하도록 하기 위한 레지스터를 포함할 수 있다.
데이터 출력부(430)는 JPEG 인코더(420)로부터 입력받은 JPEG 인코딩된 데이터를 백엔드 칩(405)으로 출력함에 있어 이미지 센서(110) 등으로부터 입력된 수직 동기 신호(V_sync)에 의해 백엔드 칩(405)으로 수직 동기 신호(V_sync)를 출력하지 않고, JPEG 인코더(420)가 인코딩 작업을 개시할 준비가 되었는지 여부에 의해 백엔드 칩(405)으로 수직 동기 신호를 출력한다.
즉, 데이터 출력부(430)는 백엔드 칩(405)으로 새로운 프레임에 대한 데이터들이 출력될 것임을 통지하기 위해 수직 동기 신호를 출력하기 전에, JPEG 인코더(420)가 해당 프레임에 대한 인코딩 처리가 준비되었는지를 판단한다.
예를 들어, JPEG 인코더(420)는 입력 메모리에 8 라인의 데이터열들이 저장된 시점에서 8 x 8 블록 단위로 인코딩 작업을 수행할 것이므로, 카운트 값(L_count)을 참조하여 입력 메모리에 1 ~ 8라인(바람직하게는 6 ~ 7라인)의 데이터열들이 저장되었다면 인코딩 작업의 준비가 되었다고 판단할 수 있을 것이다.
이를 통해, 데이터 출력부(430)는 수직 동기 신호 출력 후 짧은 시간내에 인코딩된 데이터 출력을 개시할 수 있고, 출력되는 인코딩된 데이터들 중 유효 데이터가 출력되는 구간에 클럭 신호(P_CLK) 및 하이 상태(또는 설계 방법에 따라 로우 상태)의 유효 데이터 인에이블 신호(H_REF)가 백엔드 칩(405)으로 출력되도록 제어한다. 본 명세서에서 클럭 신호는 P_CLK 또는 P_CLK 신호로도 명명될 수 있고, 유효 데이터 인에이블 신호는 편의상 H_REF 또는 H_REF 신호로도 명명될 수 있다.
다만, 본 명세서에서는 H_REF 신호가 하이 상태인 경우 백엔드 칩(405)이 JPEG 인코딩 데이터 중 유효 데이터가 입력되는 것으로 인식하는 경우를 가정하여 설명한다.
백엔드 칩(405)은, 휴대용 단말기의 전반적인 동작 제어를 수행하는 베이스밴드 칩(140)으로부터 예를 들어, 사진을 캡쳐하라는 명령을 수신하면, 이미지 시그널 프로세서(400)로부터 입력받은 화질 개선된 JPEG 인코딩된 데이터를 전달받아 메모리에 저장해 두고, 디코딩하여 표시부(150)에 디스플레이하거나, 베이스밴드 칩(140)이 독출하여 처리할 수 있도록 한다.
도 5에 데이터 출력부(430)의 세부 구성이 도시되어 있다.
도 5를 참조하면, 데이터 출력부(430)는 AND 게이트(510), V_sync 발생기(V_sync generator)(520), H_sync 발생기(530), 전송 지연부(Delay unit)(540) 및 전송 제어부(550)를 포함한다.
AND 게이트(510)는 모든 입력에 신호가 입력되는 경우에만 클럭 신호(P_CLK)를 백엔드 칩(405)으로 출력한다. 즉, 이미지 시그널 프로세서(400)에 구비된 클럭 발생기(도시되지 않음)로부터 클럭 신호를 입력받고, 전송 제어부(550)로부터 클럭 제어 신호를 입력받아 클럭 제어 신호가 클럭 신호 출력을 지시하는 경우에만 클럭 신호를 백엔드 칩(405)으로 출력한다. 클럭 제어 신호는 하이 신호(High Signal) 또는 로우 신호(Low Signal) 형태일 수 있고, 각각 P_CLK 인에이블(enable) 또는 P_CLK 디스에이블(disable) 신호로서 인식될 수 있다. 물론, 역의 경우도 가능할 것이다. 도 7에 도시된 바와 같이, 클럭 신호(P_CLK)가 백엔드 칩(405)으로 출력되는 구간은 전송 지연부(540)가 JPEG 인코딩된 데이터들 중 유효 데이터를 출력하는 구간과 일치된다. 전송 제어부(550)는 현재 출력될 인코딩된 데이터가 유효 데이터인지 무효 데이터인지 식별할 수 있기 때문에 AND 게이트(510) 의 출력 신호를 제어할 수 있음은 당업자에게 자명하다.
V_sync 발생기(520)는 전송 제어부(550)의 제어에 의해 유효 구간을 표시하기 위한 수직 동기 신호(V_sync)를 생성하여 출력한다. V_sync 발생기(520)는 전송 제어부(550)로부터 V_sync 신호의 출력 명령이 입력되고 V_sync 신호의 출력 종료 명령이 입력될 때까지 하이(High) 상태의 V_sync 신호를 출력한다. 물론, 설계 방법에 따라서는 이 경우 로우(Low) 상태의 V_sync 신호가 출력될 수도 있음은 자명하다. 이는 하이 상태 또는 로우 상태의 V_sync 신호의 의미는 임의적으로 정의될 수 있기 때문이다. 수직 동기 신호가 각 프레임의 입력이 개시될 것임을 의미함은 당업자에게 자명하다.
H_sync 발생기(530)는 전송 제어부(550)의 제어에 의해(즉, 유효 데이터 인에이블 신호(H_REF) 출력 명령이 입력되고, H_REF 신호의 출력 종료 명령이 입력될 때까지) 하이(High) 상태의 유효 데이터 인에이블(enable) 신호(H_REF)를 생성하여 출력한다. 유효 데이터 인에이블 신호의 하이 구간(이는 설계 방법에 따라 로우 구간일 수도 있음은 앞서 설명한 바와 같음)은 전송 지연부(540)에서 하나의 프레임에 대한 JPEG 인코딩된 데이터들 중 유효 데이터가 출력되는 구간과 일치된다. 전송 제어부(550)는 현재 출력될 인코딩된 데이터가 유효 데이터인지 무효 데이터인지 식별할 수 있기 때문에 H_sync 발생기(530)의 출력 신호를 제어할 수 있음은 당업자에게 자명하다.
전송 지연부(540)는 H_REF 신호가 하이 상태로 출력되는 구간동안 JPEG 인코더(420)로부터 입력되는 JPEG 인코딩된 데이터들을 순차적으로 출력한다. 전송 지 연부(540)는 예를 들어 JPEG 인코더(420)로부터 입력된 데이터를 일정 시간(예를 들어, 2 ~ 3 클럭) 지연(delay)시켜 출력하도록 하기 위한 레지스터를 포함할 수 있다.
전송 지연부(540)에 일시적으로 저장된 JPEG 인코딩된 데이터가 유효 데이터인지 여부는 전송 제어부(550)에 의해 판단될 수 있으며, 현재 출력될 데이터가 유효 데이터가 아닌(예를 들어, 0x00을 포함하는 데이터) 경우 전송 제어부(550)는 클럭 신호가 백엔드 칩(405)으로 출력되지 않도록 AND 게이트(510)를 제어하고, 로우 상태의 H_REF 신호가 출력되도록 H_sync 발생기(530)를 제어할 수 있다.
본 명세서에서의 무효 데이터(즉, 유효하지 않은 데이터)는 JPEG 표준 등에서 언급하고 있는 유효하지 않은 데이터(즉, 실제적으로 이미지를 구성하지 않는 데이터)를 의미하며, 그 예시로서 0x00으로 표시될 수 있다.
무효 데이터가 출력되는 구간에는 미리 저장된 더미 데이터(즉, 형식만을 맞추기 위한 용도에 불과한 데이터)가 출력될 수도 있다. 더미 데이터의 출력을 위해 전송 지연부(540) 전단에 다중화기(MUX)가 구비될 수도 있다. 다중화기를 통해 JPEG 인코딩된 데이터 및 더미 데이터가 출력되고, 전송 지연부(540)가 이를 입력받아 출력하도록 할 수도 있다. 이 경우, 전송 제어부(550)가 입력된 JPEG 인코딩된 데이터가 무효 데이터인 것으로 판단하면 다중화기로 더미 데이터 출력 명령을 입력할 수 있다. 다중화기는 미리 레지스터로 설정된 더미 데이터들이 전송 지연부(540)로 입력되어 백엔드 칩(405)으로 출력되도록 할 수 있을 것이다.
전송 제어부(550)는 전송 지연부(540)가 유효 데이터 출력을 위해 JPEG 인코 더(530)로부터 순차적으로 입력받아 출력 이전에 잠시 저장하는 JPEG 인코딩된 데이터들의 헤더(Header)와 테일(Tail)에서 'START MARKER'와 'STOP MARKER'를 캡쳐하여 JPEG 인코딩의 시작과 끝에 대한 정보를 인식할 수 있다. 즉, 이를 통해 JPEG 인코더(420)에 의해 하나의 프레임이 모두 인코딩 및/또는 출력되었는지 여부를 인식할 수 있다.
도 6 내지 도 7에 각 구성 요소에 의해 출력되는 신호의 파형이 예시되어 있다. 도 6에는 이미지 센서(110)와 전처리부(410)가 각각 출력하는 신호 파형(610, 620)이 도시되어 있고, 도 7에는 JPEG 인코더(420)와 데이터 출력부(430)가 각각 출력하는 신호 파형(630, 640)이 도시되어 있다. 도 6 및 도 7에는 각 구성 요소에서의 지연 시간만을 표시될 뿐 각 구성 요소간에 신호 송수신을 위한 지연 시간은 표시하지 않는다.
도 6에 도시된 바와 같이, 이미지 센서는 V_sync 신호(110)를 출력한 후 미리 지정된 지연 시간 d1 후부터 전기 신호(raw data)의 출력을 개시한다.
이미지 센서(110)가 출력한 신호는 전처리부(410)로 입력되고, 전처리부(410)는 필터링(filtering), 인터폴레이션(interpolation) 등의 처리를 위해 지연 시간 d2 동안 버퍼링(buffering) 및/또는 처리를 수행한 후 처리된 데이터를 JPEG 인코더(420)로 출력한다.
JPEG 인코더(420)는 미리 지정된 블록 단위로 처리하기 위해 전처리부(410)로부터 입력되는 처리된 데이터를 입력 메모리에 저장한다. 미리 지정된 블록 단위의 처리가 가능하도록 데이터들이 입력 메모리에 저장되기까지 지연 시간 d3이 소 요된다. 입력 메모리에 저장되는 데이터는 라인 단위로 카운팅되고, 카운트 값(L_count)이 전송 제어부(550)로 실시간 입력된다.
데이터 출력부(430)는 지연 시간 d3이 만료하기 이전(예를 들어, 7 라인의 데이터들이 저장된 시점)에 현재 JPEG 인코더(420)에 의해 처리되는 프레임에 대한 V_sync 신호를 백엔드 칩(405)으로 출력한다. 즉, 도 7에 도시된 바와 같이, 해당 프레임에 대한 V_sync 신호의 출력이 지연된다.
이어서, 데이터 출력부(430)는 JPEG 인코더(420)로부터 입력되는 인코딩된 데이터를 레지스터에 일시 저장한 후 순차적으로 출력한다. 레지스터에 인코딩된 데이터들이 기록되고 출력되는 동안 지연 시간 d4만큼 지연될 수 있을 것이다.
종래 기술에 의할 때, V_sync 신호 출력후 지연 시간 e(여기서, e=a+b+c+d)가 경과된 후에야 인코딩된 데이터가 출력되었다. 그러나, k(자연수)번째 프레임에 대한 인코딩된 데이터가 출력되는 동안 k+1번째 프레임에 대한 V_sync 신호가 입력된다면 k+1번째 프레임에 대한 V_sync 신호 입력후에는 k번째 프레임에 대한 인코딩된 데이터가 정상적으로 수신단에 수신되지 못하는 문제점이 있었다.
그러나, 본 발명에 따른 데이터 출력부(430)는 상술한 과정을 통해 V_sync 신호를 백엔드 칩(405)으로 출력한 후 짧은 시간 내에 인코딩된 데이터의 출력을 개시할 수 있어 k번째 프레임을 처리하는 동안 k+1번째 프레임에 대한 V_sync 신호에 의해 정상적인 데이터 송수신이 방해되는 문제점을 해결할 수 있다.
이때, 데이터 출력부(430)는 출력되는 인코딩된 데이터가 유효한 데이터인 경우에만 H_REF 신호를 하이 상태로 유지할 수 있고, 또한 해당 구간에만 클럭 신 호가 백엔드 칩(405)으로 출력되도록 할 수 있다. 이와 같이, 유효하지 않는 인코딩 데이터 또는 더미 데이터가 출력되는 동안에는 백엔드 칩(405)으로 출력될 클럭 신호(P_CLK)를 오프(도 7에 도시된 P_CLK 신호의 점선 부분)시킴으로서 백엔드 칩(405)의 불필요한 동작을 최소화시킬 수 있다. 이에 의해, 백엔드 칩(405)의 전력소모를 최소화할 수 있다.
종래의 백엔드 칩(405)은 YUV/BAYER 포맷의 데이터를 입력받도록 구현되어 있으며, 이런 데이터를 입력받기 위한 인터페이스로서 P_CLK, V_sync, H_REF, DATA 신호를 이용하고 있었다.
이를 고려하여, 본 발명의 이미지 시그널 프로세서(400)는 종래와 동일한 인터페이스를 이용하도록 구현된다.
따라서, 본 발명은 백엔드 칩(405)이 종래의 백엔드 칩 설계 방법에 의해 구현된 경우에도 호환(port matching)될 수 있음은 자명하다.
예를 들어 일반적인 백엔드 칩(405)의 동작이 V_sync 신호의 라이징 엣지(rising edge)의 인터럽트로부터 동작 초기화된다고 하면, 본 발명 역시 종래의 인터페이스 구조를 동일하게 적용하였으므로 기존의 V_sync 신호가 출력되는 형태와 마찬가지로 해당 신호를 백엔드 칩(405)으로 입력함으로써 각 칩간에 인터페이싱이 가능하다.
마찬가지로, 일반적인 백엔드 칩(405)이 V_sync 라이징(rising) 인터럽트를 발생해야 하고, 또한 이미지 시그널 프로세서(400)로부터 데이터를 받을 때 유효 데이터 인에이블 신호(H_REF)를 메모리의 기록 인에이블(write enable) 신호로 이 용함을 고려할 때, 본 발명에 따른 신호 출력 방식을 이용함으로써 백엔드 칩(405)의 전력소모도 줄일 수 있다.
이제까지, 이미지 시그널 프로세서(400)가 JPEG 인코딩 방식을 이용하는 경우만을 중심으로 설명하였으나 BMP 인코딩 방식, MPEG(MPEG 1/2/4, MPEG-4 AVC) 인코딩 방식, TV 아웃 방식 등과 같이 다른 인코딩 방식을 지원하는 경우에도 동일한 데이터 전송 방식이 이용될 수 있음은 자명하다.
상술한 바와 같이 본 발명에 따른 수직 동기 신호 지연 출력 방법 및 그 방법을 수행하는 이미지 시그널 프로세서는 백엔드 칩의 처리 효율 증진 및 전력 소모를 방지할 수 있는 효과가 있다.
또한, 본 발명은 인코더에 의해 인코딩된 데이터를 수신단(예를 들어, 백엔드 칩, 베이스밴드 칩 등)으로 전달함에 있어, 최적의 시점에 수직 동기 신호를 출력할 수 있도록 하는 효과도 있다.
또한, 본 발명은 수신단에서 인코딩된 데이터를 입력받을 때 새로운 프레임의 입력을 나타내는 수직 동기 신호의 입력에 의해 현재 프레임에 대해 처리된 데이터의 입력이 방해받지 않는 효과도 있다.
또한, 본 발명은 이미지 시그널 프로세서가 인코딩된 데이터를 백엔드 칩으로 제공함에 있어 일반적인 인터페이스 구조를 이용함으로써 하드웨어 설계 및 제 어 측면에서 유리한 효과를 가지는 효과도 있다.
또한, 본 발명은 이미지 시그널 프로세서가 인코딩 속도에 따라 입력되는 프레임의 인코딩 여부를 결정할 수 있어 원활한 인코딩 동작 수행이 가능한 효과도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 촬상 장치의 이미지 시그널 프로세서에 있어서,
    임의의 프레임에 대해 이미지 센서로부터 입력된 전기 신호에 상응하는 이미지 데이터열을 미리 지정된 처리 블록 단위로 인코딩하여 인코딩된 이미지 데이터를 생성하는 인코딩부; 및
    상기 프레임에 상응하는 상기 처리 블록의 처리를 위해 상기 인코딩부가 처음의 n(자연수)개의 이미지 데이터열을 저장한 시점에서 상기 프레임에 대한 수직 동기 신호(V_sync)를 수신단으로 출력한 후, 상기 인코딩부에 의해 생성된 인코딩된 이미지 데이터를 상기 수신단으로 출력하는 데이터 출력부를 포함하되,
    상기 처리 블록 단위가 a(자연수) x b(자연수) 인 경우, 상기 n은 1 내지 b 중 임의의 자연수인 것을 특징으로 하는 이미지 시그널 프로세서.
  2. 제1항에 있어서
    상기 데이터 출력부는 상기 인코딩된 이미지 데이터 중 유효 데이터들이 출력되는 구간에만 상기 수신단으로 클럭 신호를 출력하는 것을 특징으로 하는 이미지 시그널 프로세서.
  3. 제1항에 있어서
    상기 인코딩된 이미지 데이터 중 무효 데이터들이 출력될 구간에는 더미 데이터들이 출력되는 것을 특징으로 하는 이미지 시그널 프로세서.
  4. 제1항에 있어서,
    상기 프레임에 대해 출력되는 인코딩된 이미지 데이터는 'START MARKER'로부터 'STOP MARKER'까지인 것을 특징으로 하는 이미지 시그널 프로세서.
  5. 제1항에 있어서,
    상기 데이터 출력부는 상기 인코딩부에 의해 생성된 인코딩된 이미지 데이터를 미리 지정된 클럭만큼 지연하여 출력하기 위한 레지스터를 포함하는 것을 특징으로 하는 이미지 시그널 프로세서.
  6. 제1항에 있어서,
    상기 데이터 출력부는,
    수직 동기 신호 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 수직 동기 신호를 출력하는 V_sync 발생기;
    유효 데이터 인에이블 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 유효 데이터 인에이블 신호를 출력하는 H_sync 발생기;
    데이터 출력 제어 명령에 따라 상기 인코딩부에 의해 생성된 유효 데이터와, 무효 데이터 또는 미리 생성된 더미 데이터를 출력하는 전송 지연부; 및
    상기 수직 동기 신호 제어 명령, 상기 유효 데이터 인에이블 제어 명령, 상기 데이터 출력 제어 명령을 생성하여 출력하는 전송 제어부를 포함하되,
    상기 전송 제어부는 상기 인코딩부로부터 입력된 카운터 값을 이용하여 상기 프레임에 대한 처음의 n(자연수)개의 이미지 데이터열이 저장된 시점에서 상기 수직 동기 신호 제어 명령을 출력하는 것을 특징으로 하는 이미지 시그널 프로세서.
  7. 제6항에 있어서,
    상기 유효 데이터 인에이블 신호는 상기 수신단에서 기록 인에이블(write enable) 신호로 해석되는 것을 특징으로 하는 이미지 시그널 프로세서.
  8. 촬상 장치의 이미지 시그널 프로세서에 있어서,
    수직 동기 신호 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 수직 동기 신호를 출력하는 V_sync 발생기;
    유효 데이터 인에이블 제어 명령에 따라 하이(High) 또는 로우(Low) 상태의 상기 유효 데이터 인에이블 신호를 출력하는 H_sync 발생기;
    데이터 출력 제어 명령에 따라 인코딩부로부터 입력된 유효 데이터와, 무효 데이터 또는 미리 생성된 더미 데이터를 출력하는 전송 지연부; 및
    상기 수직 동기 신호 제어 명령, 상기 유효 데이터 인에이블 제어 명령, 상기 데이터 출력 제어 명령을 생성하여 출력하는 전송 제어부를 포함하되,
    상기 전송 제어부는 상기 인코딩부로부터 입력된 카운터 값을 이용하여 상기 프레임에 대한 처음의 n(자연수)개의 이미지 데이터열이 저장된 시점에서 상기 수직 동기 신호 제어 명령을 출력하는 것을 특징으로 하는 이미지 시그널 프로세서.
  9. 이미지 센서 및 이미지 시그널 프로세서를 포함하는 촬상 장치에 있어서,
    상기 이미지 시그널 프로세서가,
    임의의 프레임에 대해 이미지 센서로부터 입력된 전기 신호에 상응하는 이미지 데이터열을 미리 지정된 처리 블록 단위로 인코딩하여 인코딩된 이미지 데이터를 생성하는 인코딩부; 및
    상기 프레임에 상응하는 상기 처리 블록의 처리를 위해 상기 인코딩부가 처음의 n(자연수)개의 이미지 데이터열을 저장한 시점에서 상기 프레임에 대한 수직 동기 신호(V_sync)를 수신단으로 출력한 후, 상기 인코딩부에 의해 생성된 인코딩된 이미지 데이터를 상기 수신단으로 출력하는 데이터 출력부를 포함하되,
    상기 처리 블록 단위가 a(자연수) x b(자연수)인 경우, 상기 n은 1 내지 b 중 임의의 자연수인 것을 특징으로 하는 촬상 장치.
  10. 이미지 센서를 구비한 촬상 장치의 이미지 시그널 프로세서에서 수행되는 수직 동기 신호 지연 출력 방법에 있어서,
    인코딩부로부터 m(자연수)번째 프레임에 대한 수직 동기 신호를 입력받는 단계;
    상기 인코딩부로부터 입력된 카운트 값을 이용하여 미리 지정된 처리 블록 단위의 처리를 위해 상기 m번째 프레임의 처음 n(자연수)개의 이미지 데이터열이 저장되었는지 여부를 판단하는 단계; 및
    n개의 이미지 데이터열이 저장된 경우 상기 m번째 프레임에 상응하는 수직 동기 신호를 수신단으로 출력하는 단계를 포함하되,
    상기 처리 블록 단위가 a(자연수) x b(자연수)인 경우, 상기 n은 1 내지 b 중 임의의 자연수인 것을 특징으로 하는 수직 동기 신호 지연 출력 방법.
  11. 제10항에 있어서,
    상기 인코딩부로부터 상기 처리 블록 단위에 상응하여 인코딩된 데이터를 입력받는 단계; 및
    상기 입력된 인코딩된 데이터를 상기 수신단으로 출력하는 단계를 더 포함하되,
    상기 인코딩된 데이터들 중 유효 데이터가 출력되는 구간에만 클럭 신호가 상기 수신단으로 출력되도록 제어되는 것을 특징으로 하는 수직 동기 신호 지연 출력 방법.
  12. 제11항에 있어서
    상기 m번째 프레임에 대한 인코딩 완료 여부는 상기 입력되는 인코딩된 데이터들의 헤더(Header) 정보 및 테일(Tail) 정보를 이용하여 판단되는 것을 특징으로 하는 수직 동기 신호 지연 출력 방법.
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