KR100685107B1 - Out Terminal Circuit in Low-voltage CMOS OP AMP - Google Patents
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Abstract
본 발명은 저전압 CMOS OP 앰프의 출력단 회로에 관한 것으로, 차동 입력에 의하여 전류를 선택된 하나의 루트로 통과시키는 차동입력부; 차동입력부에 의하여 통과된 전류의 출력단에 연결되는 제1전류미러부; 제1전류미러부의 제어측 및 미러측에 각각 연결되며, 제어측 및 미러측 전류의 흐름에 연동하여 연결된 소자의 전류의 흐름을 단속하는 전류제어부; 다수의 전류미러부로 구성되며, 전류제어부에 연결되어 전류흐름이 단속되며, 도통되는 전류미러에 의하여 전류의 증폭이 발생하는 제2전류미러부를 포함하여 구성된다.The present invention relates to an output stage circuit of a low voltage CMOS OP amplifier, comprising: a differential input unit for passing a current through a selected route by a differential input; A first current mirror unit connected to an output terminal of the current passed by the differential input unit; A current control unit connected to the control side and the mirror side of the first current mirror unit, respectively, to intermittently flow the current of the connected element in association with the flow of the control side and the mirror side currents; It is composed of a plurality of current mirror portion, is connected to the current control unit, the current flow is intermittent, and comprises a second current mirror unit for amplifying the current by the current mirror is conducted.
Description
도1은 종래의 저전압 CMOS OP 앰프의 출력단 회로, 그리고1 is an output stage circuit of a conventional low voltage CMOS op amp, and
도2는 본 발명에 따른 저전압 CMOS OP 앰프의 출력단 회로이다.2 is an output circuit of a low voltage CMOS op amp in accordance with the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
MT 1 ∼12 : CMOS 트랜지스터MT 1-12: CMOS transistor
Cc: 커패시터 Rc: 저항Cc: Capacitor Rc: Resistor
본 발명은 CMOS OP 앰프 회로의 출력단에 관한 것으로, 상세하게는 소비전류 또는 출력전류의 효율을 향상시킨 CMOS OP AMP 회로의 출력단에 관한 것이다.The present invention relates to an output stage of a CMOS OP amplifier circuit, and more particularly, to an output stage of a CMOS OP AMP circuit with improved efficiency of current consumption or output current.
OP 앰프 회로에서 출력 레일투레일(rail to rail)을 위해 클래스 AB급의 출력단을 주로 사용하는 데, 이러한 클래스 AB급의 회로는 여러가지가 있다.In the op amp circuit, the class AB output stage is mainly used for output rail to rail. There are various kinds of circuits of this class AB.
도1은 종래의 저전압 CMOS OP 앰프의 출력단 회로를 도시하고 있다. 도1에 도시된 바와같이, 차동 앰프를 구성하는 2개의 PMOS 트랜지스터(M2, M3)의 게이트에 연결되는 입력단자(IN+, IN-), 전류미러를 구성하는 2개의 NMOS 트랜지스터(M4, M5), 게이트가 NMOS 트랜지스터(M5)의 드레인에 연결되는 NMOS 트랜지스터(M7), NMOS 트랜지스터(M7)와 병렬로 연결되는 NMOS 트랜지스터(M8), NMOS 트랜지스터(M8)와 전류미러를 구성하며 사이즈가 기준 트랜지스터에 비해 2배인 NMOS 트랜지스터(M10), 소오스가 NMOS 트랜지스터(M10)의 드레인에 연결되는 PMOS 트랜지스터(M9), PMOS 트랜지스터(M9)와 전류미러를 구성하며 사이즈가 기준 트랜지스터에 비해 n배인 PMOS 트랜지스터(M11)로 구성되며, 그 밖에 바이어스 전압이 인가되며 각각 소오스가 차동 앰프의 드레인 및 NMOS 트랜지스터(M7)의 드레인에 연결되는 PMOS 트랜지스터(M1, M6)를, 그리고 출력측에 NMOS 트랜지스터(M12) 및 저항(Rc), 커패시터(Cc)가 포함된다.Fig. 1 shows an output stage circuit of a conventional low voltage CMOS op amp. As shown in FIG. 1, input terminals IN + and IN- connected to the gates of two PMOS transistors M2 and M3 constituting the differential amplifier, and two NMOS transistors M4 and M5 constituting the current mirror. And a current mirror with a NMOS transistor M7 having a gate connected to the drain of the NMOS transistor M5, an NMOS transistor M8 and an NMOS transistor M8 connected in parallel with the NMOS transistor M7, and having a size of a reference transistor. NMOS transistor M10, which is twice as large as the source, PMOS transistor M9, which is connected to the drain of NMOS transistor M10, PMOS transistor M9, and a current mirror, and the size of the PMOS transistor that is n times larger than the reference transistor ( M11), a bias voltage is applied, and PMOS transistors M1 and M6 connected to the drain of the differential amplifier and the drain of the NMOS transistor M7, respectively, and an NMOS transistor on the output side. Emitter (M12) and a resistor (Rc), include a capacitor (Cc).
이러한 구성을 갖는 종래의 저전압 CMOS OP 앰프의 출력단 회로의 작용을 보면 다음과 같다.The operation of the output stage circuit of a conventional low voltage CMOS op amp having such a configuration is as follows.
도1에서 흐르는 전류의 표시에서, 왼쪽은 커먼모드(common mode) 입력일 때의 전류수치이고, 오른쪽은 IN+전압이 IN-전압보다 높을 때의 전류수치로서 이때 출력은 VDD로 상승한다. 그리고, 차동 앰프의 두 입력을 이루는 트랜지스터 M2 및 M3는 기준 사이즈로서 그 사이즈는 같고, 차동 앰프의 액티브 로드(active load)인 트랜지스터 M4, M5의 사이즈도 같다.In the display of the current flowing in Fig. 1, the left side is the current value when the common mode input is input, and the right side is the current value when the IN + voltage is higher than the IN- voltage, at which time the output rises to VDD. The transistors M2 and M3 which form the two inputs of the differential amplifier are the same size as the reference size, and the sizes of the transistors M4 and M5 which are the active loads of the differential amplifier are also the same.
먼저 common mode 입력의 경우 전류 흐름을 살펴보면, 커먼모드 입력의 경우에 입력 트랜지스터 M2와 M3의 사이즈가 같고 입력 전압이 같으므로 트랜지스터 M2 와 M3에 흐르는 전류는 각각 I/2 된다. 이때, 트랜지스터 M7과 M8의 사이즈가 트랜지스터 M4와 M5와 같으면 트랜지스터 M7과 M8에 흐르는 전류 역시 각각 I/2가 된다. 이는 트랜지스터 M4와 M5가 전류미러로 구성되어 있고, 이때 흐르는 전류가 같아서 트랜지스터 M5의 드레인-소오스 전압, 즉 Vds 전압은 트랜지스터 M4의 게이트-소오스 전압, 즉 Vgs 전압과 같게 된다.First, in the common mode input, the current flows. In the common mode input, since the input transistors M2 and M3 have the same size and the same input voltage, the current flowing through the transistors M2 and M3 becomes I / 2, respectively. At this time, if the sizes of the transistors M7 and M8 are the same as the transistors M4 and M5, the currents flowing through the transistors M7 and M8 also become I / 2, respectively. This is because transistors M4 and M5 are composed of current mirrors, and the current flowing through them is the same so that the drain-source voltage of transistor M5, that is, the Vds voltage, is equal to the gate-source voltage of transistor M4, that is, the Vgs voltage.
결국, 커먼모드입력인 경우에 트랜지스터 M4, M5, M7, M8, M10은 전류미러로 동작하게 되고, 트랜지스터 M10의 사이즈가 트랜지스터 M4, M5, M7, M8의 2배이면 트랜지스터 M10에 흐르는 전류는 I가 된다. 그리고, 출력 트랜지스터 M11에 흐르는 전류는 트랜지스터 M11의 사이즈가 트랜지스터 M9 사이즈의 n배라면 n·I가 된다. 이때, 소비되는 전체전류는 I+I+I+nI=(n+3)I가 된다.As a result, in the common mode input, the transistors M4, M5, M7, M8, and M10 operate as current mirrors. When the size of the transistor M10 is twice the size of the transistors M4, M5, M7, and M8, the current flowing through the transistor M10 is Becomes The current flowing through the output transistor M11 becomes n · I if the size of the transistor M11 is n times the size of the transistor M9. At this time, the total current consumed is I + I + I + nI = (n + 3) I.
다음으로 IN+전압이 IN-전압보다 높을 때, 즉 출력이 VDD로 상승하게 되는 경우를 살펴보면 다음과 같다. 입력 IN+전압이 IN-전압보다 높게 되면, 입력 트랜지스터 M3의 소오스-게이트 전압이 트랜지스터 M2의 소오스-게이트 전압보다 작아지게 되어 트랜지스터 M3은 오프가 되고 전류 I는 트랜지스터 M2로만 흐르게 된다. 트랜지스터 M3이 오프이므로 트랜지스터 M5 역시 오프로 된다. 이에 트랜지스터 M4에 흐르는 전류는 I/2 →I 로 증가하게 되고, 트랜지스터 M5가 오프이므로 트랜지스터 M5에 연결되어 있는 트랜지스터 M7 역시 오프가 되고, 이때 트랜지스터 M8에 흐르는 전류는 트랜지스터 M4에 흐르는 전류와 마찬가지로 I/2 →I 로 증가하게 되고, 트랜지스터 M8과 전류미러인 트랜지스터 M10에 흐르는 전류는 I →2I 로 증가하게 된다.Next, when the IN + voltage is higher than the IN- voltage, that is, the output rises to VDD. When the input IN + voltage becomes higher than the IN- voltage, the source-gate voltage of the input transistor M3 becomes smaller than the source-gate voltage of the transistor M2, so that the transistor M3 is turned off and the current I flows only to the transistor M2. Since transistor M3 is off, transistor M5 is also off. Accordingly, the current flowing through the transistor M4 increases from I / 2 → I. Since the transistor M5 is turned off, the transistor M7 connected to the transistor M5 is also turned off, and the current flowing through the transistor M8 is equal to the current flowing through the transistor M4. / 2 → I, and the current flowing through transistor M8 and transistor M10, which is a current mirror, increases to I → 2I.
결국 출력트랜지스터 M11에 흐르는 전류는 트랜지스터 M9와 전류미러로 구성되어 있으므로, nI →n2I로 증가하게 된다.As a result, the current flowing through the output transistor M11 is composed of the transistor M9 and the current mirror, and thus increases from nI to n2I.
이와같이, 종래 출력단 회로에서 출력 전류 변화율이 2배(nI →n2I)가 증가하기는 하지만, 여전히 소비전류에 비하여 출력소싱전류의 효율이 낮아서, 저전압 구동에 제약을 받고 있으며, 또한 출력 전압의 스윙(swing)에 제약을 받는다.As described above, although the output current change rate is doubled (nI → n2I) in the conventional output stage circuit, the efficiency of the output sourcing current is still lower than that of the current consumption, and therefore, the output voltage is limited and the output voltage swing is limited. Limited by swing
본 발명을 이러한 문제점을 해결하기 위한 것으로, 동일한 소비전류를 가지면서도 높은 효율의 출력소싱전류를 얻어서, 저전압 구동에 따른 제약을 극복하고 또한 출력 전압의 스윙제약을 극복하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to obtain an output sourcing current having high efficiency while having the same current consumption, thereby overcoming the constraints caused by low voltage driving and overcoming the swing limitation of the output voltage.
이러한 목적을 달성하기 위하여 본 발명은 회로구조를 변경하여 출력전류의 변화율을 4배로 증가시킬 수 있는 저전압 CMOS OP 앰프의 출력단 회로를 제공한다.In order to achieve this object, the present invention provides an output stage circuit of a low voltage CMOS OP amplifier which can change the circuit structure and increase the change rate of the output current by four times.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명에 따른 저전압 CMOS OP 앰프의 출력단 회로이다. 도2에 도시된 바와같이, 7개의 PMOS 트랜지스터(MT1, MT2, MT3, MT6, MT8, MT9, MT11)와 5개의 NMOS 트랜지스터(MT4, MT5, MT7, MT10, MT12) 등으로 구성된다. 여기서, PMOS 및 NMOS는 적절히 선택된 것이다.2 is an output circuit of a low voltage CMOS op amp in accordance with the present invention. As shown in FIG. 2, seven PMOS transistors MT1, MT2, MT3, MT6, MT8, MT9, MT11, five NMOS transistors MT4, MT5, MT7, MT10, MT12, and the like are constituted. Here, PMOS and NMOS are appropriately selected.
도2의 회로구조를 보면, 트랜지스터 MT1은 PMOS 트랜지스터로서, VDD에 소오스 단자가 연결되고 바이어스 전압단자에 게이트 단자가 연결되며, 차동 앰프의 입력단의 소오스 단자에 드레인 단자가 연결되어 있다.Referring to the circuit structure of FIG. 2, the transistor MT1 is a PMOS transistor having a source terminal connected to VDD, a gate terminal connected to a bias voltage terminal, and a drain terminal connected to a source terminal of an input terminal of a differential amplifier.
차동 앰프를 구성하는 PMOS 트랜지스터 MT2 및 MT3의 소오스 단자는 트랜지스터 MT1의 드레인 단자에 연결되고, 트랜지스터 MT2의 게이트 단자는 마이너스 입 력전압(IN-)이 인가되고, 트랜지스터 MT3의 게이트 단자에는 플러스 입력전압(IN+)이 인가된다.Source terminals of the PMOS transistors MT2 and MT3 constituting the differential amplifier are connected to the drain terminal of the transistor MT1, a negative input voltage (IN-) is applied to the gate terminal of the transistor MT2, and a positive input voltage is applied to the gate terminal of the transistor MT3. IN +) is applied.
트랜지스터 MT4 및 MT5는 전류미러를 구성하는 NMOS 트랜지스터로서, 각 드레인 단자는 트랜지스터 MT2 및 MT3의 각 드레인 단자에 연결되고, 각 게이트 단자는 서로 연결되고, 각 소오스 단자는 접지된다. 그리고, 트랜지스터 MT4의 드레인 단자와 게이트 단자가 서로 연결된다.Transistors MT4 and MT5 are NMOS transistors constituting a current mirror, each drain terminal is connected to each drain terminal of transistors MT2 and MT3, each gate terminal is connected to each other, and each source terminal is grounded. The drain terminal and the gate terminal of the transistor MT4 are connected to each other.
트랜지스터 MT6 및 MT8은 전류미러를 구성하는 PMOS 트랜지스터로서, 각 소오스 단자는 VDD에 연결되고, 각 게이트 단자는 서로 연결되며, 트랜지스터 MT6의 드레인 단자와 게이트 단자가 서로 연결된다. 트랜지스터 MT6의 드레인 단자는 트랜지스터 MT7의 드레인 단자에 연결되고, 트랜지스터 MT8의 드레인 단자는 트랜지스터 MT10의 드레인 단자에 연결된다.Transistors MT6 and MT8 are PMOS transistors constituting a current mirror. Each source terminal is connected to VDD, each gate terminal is connected to each other, and a drain terminal and a gate terminal of transistor MT6 are connected to each other. The drain terminal of transistor MT6 is connected to the drain terminal of transistor MT7, and the drain terminal of transistor MT8 is connected to the drain terminal of transistor MT10.
NMOS 트랜지스터 MT7의 드레인 단자는 트랜지스터 MT6의 드레인 및 게이트 단자 그리고 트랜지스터 MT8의 게이트 단자에 연결되고, 게이트 단자는 MT5의 드레인 단자에 연결되며, 그리고 소오스 단자는 접지된다.The drain terminal of the NMOS transistor MT7 is connected to the drain and gate terminals of the transistor MT6 and the gate terminal of the transistor MT8, the gate terminal is connected to the drain terminal of the MT5, and the source terminal is grounded.
NMOS 트랜지스터 MT10의 드레인 단자는 트랜지스터 MT8의 드레인 단자, 트랜지스터 MT9의 드레인 단자 및 게이트 단자 그리고 트랜지스터 MT11의 게이트 단자에 연결되고, 게이트 단자는 MT4의 드레인 단자에 연결되며, 그리고 소오스 단자는 접지된다.The drain terminal of the NMOS transistor MT10 is connected to the drain terminal of the transistor MT8, the drain terminal and the gate terminal of the transistor MT9, and the gate terminal of the transistor MT11, the gate terminal is connected to the drain terminal of the MT4, and the source terminal is grounded.
트랜지스터 MT9 및 MT11은 전류미러를 구성하는 PMOS 트랜지스터로서, 각 소오스 단자는 VDD에 연결되고, 각 게이트 단자는 서로 연결되며, 트랜지스터 MT9의 드레인 단자와 게이트 단자가 서로 연결된다. 트랜지스터 MT9의 드레인 단자는 트랜지스터 MT8의 드레인 단자 및 트랜지스터 MT10의 드레인 단자에 연결되고, 트랜지스터 MT11의 드레인 단자는 트랜지스터 MT12의 드레인 단자 및 출력단에 연결된다.Transistors MT9 and MT11 are PMOS transistors constituting a current mirror. Each source terminal is connected to VDD, each gate terminal is connected to each other, and a drain terminal and a gate terminal of transistor MT9 are connected to each other. The drain terminal of the transistor MT9 is connected to the drain terminal of the transistor MT8 and the drain terminal of the transistor MT10, and the drain terminal of the transistor MT11 is connected to the drain terminal and the output terminal of the transistor MT12.
NMOS 트랜지스터 MT12의 드레인 단자는 트랜지스터 MT11의 드레인 단자 및 출력단에 연결되고, 게이트 단자는 트랜지스터 MT5의 드레인 단자 및 트랜지스터 MT7의 게이트 단자에 연결되며, 소오스 단자는 접지된다. 그리고, 드레인 단자와 게이트 단자 사이에는 커패시터(Cc) 및 저항(Rc)이 직렬로 연결된다.The drain terminal of the NMOS transistor MT12 is connected to the drain terminal and the output terminal of the transistor MT11, the gate terminal is connected to the drain terminal of the transistor MT5 and the gate terminal of the transistor MT7, and the source terminal is grounded. The capacitor Cc and the resistor Rc are connected in series between the drain terminal and the gate terminal.
이러한 구조하에서 커몬 모드의 경우 출력단 트랜지스터 MT7의 사이즈가 트랜지스터 MT4 및 MT5와 같으면 트랜지스터 MT7에 흐르는 전류 역시 I/2가 된다. 이는 트랜지스터 MT4와 MT5가 전류미러로 구성되어 있고, 이때 흐르는 전류가 같기 때문에 트랜지스터 MT5의 드레인-소오스 전압은 트랜지스터 MT4의 게이트-소오스 전압과 같기 때문이다.
트랜지스터 MT10 역시 트랜지스터 MT4와 전류미러로 구성되어 있고, 이때 트랜지스터 MT10에 전류 I가 흐르도록 트랜지스터 MT10의 사이즈는 트랜지스터 MT4 사이즈의 2배가 되도록 한다.Under this structure, in the common mode, when the size of the output transistors MT7 is the same as the transistors MT4 and MT5, the current flowing through the transistor MT7 becomes I / 2. This is because the transistors MT4 and MT5 are constituted by a current mirror, and since the current flowing through them is the same, the drain-source voltage of the transistor MT5 is equal to the gate-source voltage of the transistor MT4.
Transistor MT10 is also composed of transistor MT4 and a current mirror. At this time, the size of transistor MT10 is doubled to the size of transistor MT4 so that current I flows through transistor MT10.
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트랜지스터 MT7에 흐르는 전류가 I/2이므로, 트랜지스터 MT6에 흐르는 전류 역시 I/2이며, 만약 트랜지스터 MT6과 트랜지스터 MT8, MT9의 사이즈가 같다면 트랜지스터 MT8, MT9에 흐르는 전류 역시 각각 I/2가 된다. 여기서, 트랜지스터 MT10의 사이즈가 트랜지스터 MT4 사이즈의 2배인 이유는 트랜지스터 MT8, MT9에 흐르는 전류 역시 각각 I/2가 흐르고, 트랜지스터 MT10은 I의 전류가 흐르도록 하기 위해서이다. 이때, 출력측 트랜지스터 MT11의 사이즈가 트랜지스터 MT9의 사이즈의 n배라 가정하면, 트랜지스터 MT11에 흐르는 전류는 n·I/2이다. 이렇게 되면, 소비되는 전체 전류는 I+I/2+I+n·I/2=(5+n)·I/2가 된다.
다음으로, IN(+)전압이 IN(-)전압보다 높을 때, 즉 출력이 VDD로 상승하게 되는 경우를 살펴보면 다음과 같다. 입력 IN(+)전압이 IN(-)전압보다 높게 되면, 트랜지스터 MT3의 전압이 트랜지스터 MT2의 전압보다 작아지게 되어, 트랜지스터 MT3는 오프되고 전류 I는 트랜지스터 MT2로 모두 흐르게 된다. 트랜지스터 MT3이 오프이므로 트랜지스터 MT5 역시 오프 상태로 된다. 이에 트랜지스터 MT4에 흐르는 전류는 I/2→I로 증가하게 되고, 트랜지스터 MT5가 오프이므로 트랜지스터 MT5에 연결되어 있는 트랜지스터 MT7 및 트랜지스터 MT12가 오프되고, 트랜지스터 MT6과 트랜지스터 MT8 역시 오프가 된다. 이때, 트랜지스터 MT4와 전류미러로 연결되어 있는 트랜지스터 MT10에 흐르는 전류는 트랜지스터 MT4의 전류가 I/2→I로 증가하므로, 트랜지스터 MT10에 흐르는 전류는 I→2I로 증가하게 된다. 트랜지스터 MT10에 흐르는 전류가 I→2I로 증가하므로 트랜지스터 MT10과 연결되어 있는 트랜지스터 MT9에 흐르는 전류는 I/2→2I로 4배 증가하게 된다. 결국, 출력 트랜지스터 MT11에 흐르는 전류는 트랜지스터 MT9와 전류미러로 구성되기 때문에 n·I/2→2n·I(즉, 4배)로 증가하게 된다.Since the current flowing through the transistor MT7 is I / 2, the current flowing through the transistor MT6 is also I / 2. If the sizes of the transistors MT6, MT8, MT9 are the same, the currents flowing through the transistors MT8, MT9 also become I / 2, respectively. The reason why the size of the transistor MT10 is twice the size of the transistor MT4 is that the current flowing through the transistors MT8 and MT9 also flows through I / 2, and the transistor MT10 flows through the I current. At this time, assuming that the size of the output transistor MT11 is n times the size of the transistor MT9, the current flowing through the transistor MT11 is n · I / 2. In this case, the total current consumed becomes I + I / 2 + I + n · I / 2 = (5 + n) · I / 2.
Next, when the IN (+) voltage is higher than the IN (-) voltage, that is, the output rises to VDD as follows. When the input IN (+) voltage is higher than the IN (−) voltage, the voltage of the transistor MT3 becomes lower than the voltage of the transistor MT2, so that the transistor MT3 is turned off and the current I flows to the transistor MT2. Since transistor MT3 is off, transistor MT5 is also off. Accordingly, the current flowing through the transistor MT4 increases from I / 2 to I. Since the transistor MT5 is off, the transistors MT7 and MT12 connected to the transistor MT5 are turned off, and the transistors MT6 and MT8 are also turned off. At this time, since the current flowing through the transistor MT10 connected to the transistor MT4 by the current mirror increases in the current of the transistor MT4 from I / 2 → I, the current flowing through the transistor MT10 increases from I → 2I. Since the current flowing through the transistor MT10 increases from I → 2I, the current flowing through the transistor MT9 connected to the transistor MT10 increases four times from I / 2 → 2I. As a result, the current flowing through the output transistor MT11 is increased by n · I / 2 → 2n · I (that is, 4 times) because it is composed of the transistor MT9 and the current mirror.
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이와같이, 본 발명의 회로구조에 의하면, 종래의 구조에 비하여 출력을 소싱시키는 전류의 변화율을 대략 4배 이상 향상시킬 수 있다. 즉, 구조가 간단하여 소비 전류 측면에서 저전력에서 구현할 수 있고, 같은 소비 전류를 가지도록 설계된다면 출력 소싱 전류 측면에서 효율이 증대된다.As described above, according to the circuit structure of the present invention, the rate of change of the current for sourcing the output can be improved approximately four times or more as compared with the conventional structure. That is, the structure is simple and can be implemented at low power in terms of current consumption. If designed to have the same current, efficiency is increased in terms of output sourcing current.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030058083A KR100685107B1 (en) | 2003-08-21 | 2003-08-21 | Out Terminal Circuit in Low-voltage CMOS OP AMP |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030058083A KR100685107B1 (en) | 2003-08-21 | 2003-08-21 | Out Terminal Circuit in Low-voltage CMOS OP AMP |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050020295A KR20050020295A (en) | 2005-03-04 |
| KR100685107B1 true KR100685107B1 (en) | 2007-02-22 |
Family
ID=37229235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030058083A KR100685107B1 (en) | 2003-08-21 | 2003-08-21 | Out Terminal Circuit in Low-voltage CMOS OP AMP |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100685107B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6890629B2 (en) | 2019-05-08 | 2021-06-18 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | Differential amplifier |
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|---|---|
| KR20050020295A (en) | 2005-03-04 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| E801 | Decision on dismissal of amendment | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| N231 | Notification of change of applicant | ||
| S901 | Examination by remand of revocation | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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