KR100681812B1 - A high speed low power consumption phase change memory device - Google Patents
A high speed low power consumption phase change memory device Download PDFInfo
- Publication number
- KR100681812B1 KR100681812B1 KR1020040051809A KR20040051809A KR100681812B1 KR 100681812 B1 KR100681812 B1 KR 100681812B1 KR 1020040051809 A KR1020040051809 A KR 1020040051809A KR 20040051809 A KR20040051809 A KR 20040051809A KR 100681812 B1 KR100681812 B1 KR 100681812B1
- Authority
- KR
- South Korea
- Prior art keywords
- phase change
- resistance elements
- change memory
- change resistance
- memory device
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims abstract description 143
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000012782 phase change material Substances 0.000 claims description 12
- 230000010354 integration Effects 0.000 abstract description 7
- 238000003491 array Methods 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 10
- 230000009977 dual effect Effects 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101000906008 Fasciola hepatica Glutathione S-transferase class-mu 26 kDa isozyme 7 Proteins 0.000 description 1
- 101100060016 Mus musculus Chst3 gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 고집적 및 대용량화와 저전력 소모에 유리하며, 액세스 트랜지스터의 수를 감소시키는 반면, 액세스트랜지스터의 폭(Width)을 크게 하여 가변저항체(RC)의 상변화에 필요한 전류를 충분히 제공할 수 있고, 기존의 상변화 메모리 셀 구조의 센싱(Sensing) 방법과 비교하여 수 배 이하의 전력으로 구동가능한 저전력 상변화 메모리 셀 어레이 구조를 구현하고자 한다. 본 발명의 상변화 메모리 셀 어레이 구조는, 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자; 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터; 및 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함한다.The present invention is advantageous in terms of high integration, high capacity, and low power consumption, and reduces the number of access transistors, while increasing the width of the access transistors to sufficiently provide the current required for the phase change of the variable resistor R C. As compared with the conventional sensing method of the phase change memory cell structure, a low power phase change memory cell array structure that can be driven with power of several times or less is implemented. The phase change memory cell array structure of the present invention comprises: a plurality of phase change resistance elements each of which is a memory unit and each terminal is commonly connected through a single active region formed on a substrate; A transistor having a first terminal which is the active region to which the plurality of phase change resistance elements are commonly connected, a gate which is a common word line for the plurality of phase change resistance elements, and a second terminal connected to a power supply side; And a plurality of bit lines respectively connected to the other terminals of the plurality of phase change resistance elements.
상변화 메모리 소자, 메모리 셀 어레이, 메모리 장치Phase Change Memory Devices, Memory Cell Arrays, Memory Devices
Description
도 1a는 상변화 메모리에 사용되는 상변화 저항 소자의 전기적 특성을 이용한 디지털 데이터 저장 기구를 설명하기 위한 도면이다. FIG. 1A illustrates a digital data storage mechanism using electrical characteristics of a phase change resistance element used in a phase change memory.
도 1b는 임계 리셋 전류 펄스 값으로 정규화 된 전류 펄스에 따른 상변화 저항 소자의 저항 변화 추이를 나타내는 그래프이다. 1B is a graph showing a change in resistance of a phase change resistance device according to a current pulse normalized to a threshold reset current pulse value.
도 2는 상변화 저항 소자를 사용한 종래의 메모리 단위 셀의 등가 회로도이다. 2 is an equivalent circuit diagram of a conventional memory unit cell using a phase change resistance element.
도 3은 반도체 기판상에 형성된 상변화 메모리 소자의 단면 구조를 도시한 도면이다. 3 illustrates a cross-sectional structure of a phase change memory device formed on a semiconductor substrate.
도 4a는 상변화 메모리 소자를 구성하는 단위 셀에 대한 등가 회로도이다. 4A is an equivalent circuit diagram of a unit cell constituting a phase change memory device.
도 4b는 상변화 메모리 소자를 구성하는 단위 셀의 단면 및 레이아웃을 나타낸다.4B illustrates a cross section and a layout of a unit cell constituting a phase change memory device.
도 5는 종래 기술의 상변화 메모리 소자에서 사용되는 단위 셀 어레이의 등가회로를 도시한다. 5 shows an equivalent circuit of a unit cell array used in a phase change memory device of the prior art.
도 6에서는 본 발명의 실시예에 따른 단위 셀 어레이 구조를 도시한다. 6 illustrates a unit cell array structure according to an embodiment of the present invention.
도 7은 본 발명의 단위 셀 어레이(UC)가 배열된 메모리 장치의 메모리 셀 영역의 구성을 예시한다.FIG. 7 illustrates a configuration of a memory cell area of a memory device in which a unit cell array UC of the present invention is arranged.
도 8은 두 개의 단위 셀이 전원 공급 라인과 비트라인을 공유하도록 하는 이중 셀 구조를 도시한다.8 illustrates a dual cell structure in which two unit cells share a power supply line and a bit line.
도 9에서는 16비트 별로 구획된 이중 셀의 단위 어레이(DC)가 배치되어 있는 구성을 예시한다.9 illustrates a configuration in which a unit array DC of dual cells divided by 16 bits is arranged.
도 10에서는 이러한 단위 셀 어레이와, 그의 구동을 위한 주변 회로를 함께 도시한다.FIG. 10 illustrates such a unit cell array and peripheral circuits for driving the same.
도 11은 도 3에 도시된 바와 같은 종래 기술의 셀 어레이의 레이아웃을 도시한다.FIG. 11 shows a layout of a cell array of the prior art as shown in FIG. 3.
도 12는 도 7에 도시된 바와 같은 이중 셀 어레이 구조에서 단위 셀 어레이의 레이아웃을 예시한다.FIG. 12 illustrates a layout of a unit cell array in a dual cell array structure as shown in FIG. 7.
도 13은 도 12에 도시된 단위 셀 어레이 구조를 A-A' 방향으로 절단한 단면도이다.FIG. 13 is a cross-sectional view of the unit cell array structure illustrated in FIG. 12 taken along the line AA ′.
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 상세하게는 상변화 메모리의 장점을 최대한 활용할 수 있도록 고집적도와 저전력 소모 메모리 구현에 적합한 상변화 메모리 셀 어레이 구조 및 이를 이용한 메모리 소자에 관한 것이다. The present invention relates to a phase change memory device, and more particularly, to a phase change memory cell array structure suitable for implementing high integration and low power consumption memory and a memory device using the same in order to maximize the advantages of the phase change memory.
휴대용 기기의 보급이 확산됨에 따라 비휘발성 메모리 소자의 수요가 급증하고 있는 추세이다. 비휘발성 메모리 소자로는 현재 널리 쓰이고 있는 플래시 메모리 이외에도 강유전체 메모리, 자기 메모리 및 상변화 메모리가 주목받고 있다. 특히 상변화 메모리는 플래시 메모리가 가지고 있는 단점인 느린 액세스 속도, 사용 횟수의 제한을 극복할 수 있으며, 동작시 고전압이 필요하다는 문제점을 해결할 수 있는 새로운 메모리 소자로서 연구가 집중되고 있다. With the spread of portable devices, the demand for nonvolatile memory devices is increasing rapidly. As nonvolatile memory devices, ferroelectric memory, magnetic memory, and phase change memory are attracting attention as well as flash memory which is widely used now. In particular, the phase change memory is able to overcome the disadvantages of the slow memory access speed, the number of uses, which is a disadvantage of the flash memory, and the research is focused as a new memory device that can solve the problem that a high voltage is required during operation.
상변화 메모리는 주기율표의 16족(VIA)에 속하는 칼코진 (Chalcogene) 원소 중 주로 Te 또는 Se을 포함하는 칼코지나이드(Chalcogenide) 계열의 상변화 재료를 저항 소자로 사용하는 메모리 소자로서, 이중 Ge-Sb-Te(주로 Ge2Sb2Te5)계가 상변화 재료로 주로 사용된다. 상변화 저항 소자는 초기 상태에 따른 열에너지의 인가조건에 따라 재료의 상태가 결정질상(crystalline phase)에서 비정질상(amorphous phase)으로 또는 그 역으로 가역적으로 변화하는 상변화 특성을 보이며, 두 상은 광학상수, 비저항 등의 물리적 특성에 있어서 두드러진 차이를 나타내는데, 이러한 특성을 이용하여 정보의 기록, 소거 및 재생을 목적으로 하는 메모리 소자에 이용할 수 있다. Phase change memory is a memory device that uses a chalcogenide-based phase change material, which mainly contains Te or Se, as a resistive element among the chalcogenide elements belonging to group 16 (VIA) of the periodic table. -Sb-Te (mainly Ge 2 Sb 2 Te 5 ) system is mainly used as the phase change material. The phase change resistive element has a phase change characteristic in which the state of the material is reversibly changed from the crystalline phase to the amorphous phase and vice versa according to the application condition of the thermal energy according to the initial state, and the two phases have the optical constant The difference in physical properties such as the specific resistance and the like is significant, which can be used in memory devices for the purpose of recording, erasing and reproducing information.
도 1a는 상변화 메모리에 사용되는 상변화 저항 소자의 전기적 특성을 이용한 디지털 데이터 저장 기구를 설명하기 위한 도면이다. FIG. 1A illustrates a digital data storage mechanism using electrical characteristics of a phase change resistance element used in a phase change memory.
도시된 바와 같이, 짧은 기간 동안 고압의 리셋 펄스(Amorphizing RESET PULSE)에 의해 상변화 저항 소자를 용융점(Tm) 이상으로 가열한 뒤 급냉시키면 상 변화 물질은 비정질화된다. 또한 저전압의 펄스(Crystallizing SET Pulse)를 장시간 인가하여 상변화 물질을 결정화 온도(Tc) 이상 용융점(Tm)이하로 가열하면 상변화 물질은 결정화된다. 상변화 과정 전후에 있어서, 상변화 저항 소자의 비저항은 달라지며, 비정질 상태의 비저항이 결정질 상태에 비해 높게 나타난다. 상변화 메모리에서 상변화 저항 소자가 저저항 결정질 상태에 있을 때를 세트(SET) 또는 온(ON) 상태라 하며, 고저항 비정질 상태에 있을 때를 리셋(RESET) 또는 오프(OFF) 상태라 부르며, 이들 상태는 각각 메모리 셀의 논리값 '0' 과 '1'에 해당된다. As shown, the phase change material is amorphous when the phase change resistance element is heated above the melting point Tm by a high-pressure Amorphizing RESET PULSE for a short period and then quenched. In addition, the phase change material is crystallized when a low voltage pulse (Crystallizing SET Pulse) is applied for a long time to heat the phase change material above the crystallization temperature (Tc) or below the melting point (Tm). Before and after the phase change process, the resistivity of the phase change resistive element is different, and the resistivity of the amorphous state is higher than that of the crystalline state. In the phase change memory, when the phase change resistance element is in a low resistance crystalline state, it is called a SET or ON state, and when it is in a high resistance amorphous state, it is called a RESET or OFF state. These states correspond to logic values '0' and '1' of the memory cell, respectively.
도 1b는 임계 리셋 전류 펄스 값으로 정규화 된 전류 펄스에 따른 상변화 저항 소자의 저항 변화 추이를 나타내는 그래프이다. 도시된 그래프에서 초기 상태가 셋(set)인 경우(백색 사각형으로 표시) 펄스 크기의 증가에 따른 변화가 없다가 임계 리셋 전류 이상에서 리셋 상태로 전이하며, 초기 상태가 리셋(reset) 상태인 경우(흑색 사각형으로 표시) 펄스 크기의 증가에 따라 결정 상태로 우선 전이한 후 임계 리셋 전류 이상에서 리셋 상태로 전이하는 특성이 나타남을 알 수 있다. 또한 그래프로부터 알 수 있는 바와 같이, 리셋 상태와 세트 상태의 비저항은 100 배 이상의 차이가 발생하는데, 이것은 상변화 재료의 국부적인 영역의 상변화만으로도 충분한 신호비를 확보할 수 있다는 것을 보여준다. 1B is a graph showing a change in resistance of a phase change resistance device according to a current pulse normalized to a threshold reset current pulse value. When the initial state is set (indicated by a white square) in the graph shown, there is no change according to the increase in the pulse size, but the state transitions to the reset state above the threshold reset current, and the initial state is the reset state. As shown by the black square, it can be seen that the characteristics of the transition to the reset state after the threshold reset current are first shifted to the crystal state as the pulse size increases. Also, as can be seen from the graph, the specific resistance of the reset state and the set state is more than 100 times different, which shows that a sufficient signal ratio can be obtained only by the phase change of the local region of the phase change material.
도 2는 상변화 저항 소자를 사용한 종래의 메모리 단위 셀의 등가 회로도이다.2 is an equivalent circuit diagram of a conventional memory unit cell using a phase change resistance element.
도 2를 참조하면, 종래의 상변화 메모리 셀은 전계 방출 트랜지스터(FET)와 같은 하나의 액세스 트랜지스터(TA) 및 하나의 상변화 저항 소자(GST)로 구성된다. 상기 상변화 저항 소자(GST)의 하부 전극은 트랜지스터(TA)의 소오스에 접속되며, 상부 전극은 플레이트 전극(PL)에 접속된다. 또한, 상기 액세스 트랜지스터(TA)의 드레인은 비트 라인(BL)에 접속되며, 상기 트랜지스터의 게이트는 워드 라인에 접속된다. 이와 같은 종래의 상변화 메모리 단위 셀 구조는 캐패시터를 상변화 저항 소자로 대체한 것을 제외하고는 통상의 디램 단위 셀의 구조와 매우 유사하게 되어 있다. Referring to FIG. 2, a conventional phase change memory cell is composed of one access transistor T A , such as a field emission transistor FET, and one phase change resistance element GST. The lower electrode of the phase change resistance element GST is connected to the source of the transistor T A , and the upper electrode is connected to the plate electrode PL. In addition, the drain of the access transistor T A is connected to the bit line BL, and the gate of the transistor is connected to the word line. The conventional phase change memory unit cell structure is very similar to the structure of a conventional DRAM unit cell except for replacing the capacitor with a phase change resistance element.
도 3은 도 2에 도시된 상변화 메모리 셀을 단위로 반도체 기판상에 형성된 종래의 상변화 메모리 소자의 단면 구조를 도시한 도면이다.3 is a cross-sectional view illustrating a conventional phase change memory device formed on a semiconductor substrate based on the phase change memory cell illustrated in FIG. 2.
도 3을 참조하면, 반도체 기판(30)의 소정 영역에 반도체 소자의 활성 영역을 규정하는 소자 분리막(36)이 형성되어 있다. 상기 활성 영역상에는 각각 트랜지스터의 게이트로 작용하는 한 쌍의 평행한 워드라인(38)이 상기 활성 영역과 교차하여 배치되어 있는데, 상기 워드 라인(38)은 트랜지스터의 소오스 영역(42)과 드레인 영역(40)을 규정한다. 즉 상기 한 쌍의 워드 라인(38) 사이의 활성 영역은 트랜지스터의 공통 드레인 영역(40)에 해당하며, 상기 워드 라인 바깥의 두 영역은 각각 트랜지스터의 소오스 영역(42)에 해당된다. 도시된 바와 같이, 상기 반도체 기판(30) 및 상기 트랜지스터 상부에는 제1 층간 절연막(48)이 개재되며, 상기 트랜지스터의 공통 드레인 영역(40)은 상기 제1 층간 절연막(48)을 관통하는 비트 라인 콘택을 통해 비트 라인(44)에 전기적으로 접속된다. 상기 비트 라인(44)을 포함하 는 상기 제1 층간 절연막(48)상에는 제2 층간 절연막(50)이 개재되며, 상기 제2 층간 절연막(50) 상에는 하부 전극(52)/상변화 저항막(62a)/상부 전극(64a)을 포함하는 상변화 저항 소자(65)가 형성된다. 상기 상변화 저항 소자(65)는 상기 제1 및 제2 층간 절연막(48, 50)을 관통하는 콘택(46)을 통해 상기 트랜지스터의 소오스 영역(42)에 전기적으로 접속된다. 도시하지는 않았지만, 상기 상변화 저항 소자(65)상에는 다시 평탄화된 층간 절연막이 개재되며, 상기 층간 절연막상에는 플레이트 전극이 배치된다. Referring to FIG. 3, a
전술한 바와 같이, 종래의 상변화 메모리 소자에 있어서, 반도체 기판상의 공통 드레인 영역은 비트라인 콘택을 통해 비트 라인에 전기적으로 접속된다. 이러한 구조에서는 공통 드레인 상에 콘택 형성을 위한 충분한 공정 마진이 확보되어야 하는데, 이것은 단위 셀이 차지하는 면적을 불가피하게 증가시킨다. 따라서 종래의 상변화 메모리 소자는 고집적도의 상변화 메모리 소자를 구현하기에는 부적합한 셀 구조를 채용하고 있다.As described above, in the conventional phase change memory device, the common drain region on the semiconductor substrate is electrically connected to the bit line through the bit line contact. In such a structure, sufficient process margin for contact formation on the common drain must be ensured, which inevitably increases the area occupied by the unit cell. Therefore, the conventional phase change memory device employs a cell structure that is not suitable for implementing a high density phase change memory device.
도 4a는 본 발명자의 한국 특허출원제10-2004-40638호에서 언급된 바 있는, 상변화 메모리 소자에 적합하도록 설계된 메모리 셀 구조를 도시한다. 단위 셀은 하나의 액세스 트랜지스터(TA) 및 하나의 상변화 저항 소자(GST)로 구성된다. 상기 상변화 저항 소자(GST)의 상부 전극은 비트 라인(BL)에 접속되어 있다. 또한, 상기 액세스 트랜지스터(TA)의 소오스는 상기 상변화 저항 소자(GST)의 하부 전극에 접속되며, 상기 액세스 트랜지스터(TA)의 드레인은 전원 라인에 접속되어 있다. 도시된 등가 회로는 전술한 디램에서 널리 사용되던 회로인 도 2와 비교할 때, 트랜지스터의 드레인 영역이 비트라인에 접속되지 않고, 전원 라인에 접속된다는 점에 있어서 상이하다. 도 4b는 도 4a의 등가 회로를 구현한 단위 셀 구조의 단면(도면 상단) 및 레이아웃(도면 하단)으로서, 도 4a의 상변화 저항 소자(GST) 막을 사이에 두고, 상부전극(TEC) 및 하부전극(BEC)이 형성된다. 상변화 저항 소자(GST)는 상부전극(TEC)을 통해 비트라인 (BL)에 접속되며, 하부전극(BEC) 및 컨택(NC)을 통해 액세스 트랜지스터(TA)의 소오스에 접속된다.4A illustrates a memory cell structure designed to be suitable for a phase change memory device, as mentioned in Korean Patent Application No. 10-2004-40638 of the present inventors. The unit cell includes one access transistor T A and one phase change resistor GST. The upper electrode of the phase change resistance element GST is connected to the bit line BL. The source of the access transistor T A is connected to the lower electrode of the phase change resistance element GST, and the drain of the access transistor T A is connected to a power supply line. The illustrated equivalent circuit is different in that the drain region of the transistor is connected to the power supply line, not to the bit line, as compared to FIG. 2, which is a circuit widely used in the foregoing DRAM. FIG. 4B is a cross-sectional view (top view) and a layout (bottom view) of a unit cell structure implementing the equivalent circuit of FIG. 4A, with the phase change resistance element (GST) film of FIG. The electrode BEC is formed. The phase change resistance element GST is connected to the bit line BL through the upper electrode TEC, and is connected to the source of the access transistor T A through the lower electrode BEC and the contact NC.
도 5는 종래 기술의 상변화 메모리 소자에서 사용되는 단위 셀 어레이의 등가회로를 도시한다. 도시된 바와 같이, 수 비트(예를 들어 도시된 바와 같이 8비트)를 단위로 하는 데이터를 저장 및 처리하기 위해 구획된 단위 셀 어레이는 공통 워드라인(WL0)에 각각의 게이트가 접속되어 있는 액세스 트랜지스터(TA0 ...TA7 )와, 상변화 저항 소자(Rc)로 이루어진 단일 메모리 셀들이 각각의 비트라인에 연결되어 배열되어 있다. 이러한 종래 기술의 단위 셀 어레이에서는 액세스 트랜지스터(TA0 ...TA7)가 각각의 단일 메모리 셀 별로 분리되어 있다. 상변화 물질막으로 된 가변저항체 RC(GST)는 공급되는 전류량과 공급시간에 따라 그 물질의 결정상태가 바뀌어 정보를 저장하게 된다.5 shows an equivalent circuit of a unit cell array used in a phase change memory device of the prior art. As shown, a unit cell array partitioned to store and process data in units of several bits (e.g., 8 bits as shown) has its gates connected to a common word line WL 0 . A single memory cell consisting of an access transistor T A0 ... T A7 and a phase change resistance element Rc is arranged connected to each bit line. In the conventional unit cell array, the access transistors T A0 to T A7 are separated for each single memory cell. The variable resistor R C (GST) made of a phase change material film changes its crystal state according to the amount of current supplied and the supply time, thereby storing information.
이러한 구성은 디램의 단위 셀 어레이 구성과 유사하며, 디램의 경우는 커패시터에 저장된 전하를 통하여 정보를 저장하는 기억 매체이므로 누설 전류를 줄 이고 단위 셀 간의 분리(isolation)를 확실히 하는 것이 중요하나, 상변화 메모리 소자는 상변화 재료의 저항 변화에 의하여 정보를 저장하는 방식의 소자이므로 이러한 물리적 특성의 차이를 이용하여 디램에 비하여 보다 더 집적도를 높이면서도 저전력 구동이 가능하도록 설계할 수 있는 잠재적 가능성이 있으나, 아직 상변화 메모리의 특성에 적합한 최적화된 셀 구조가 제안되지 않고 있는 실정이다. This configuration is similar to the unit cell array configuration of DRAM. In the case of DRAM, it is important to reduce leakage current and to ensure isolation between unit cells since it is a storage medium that stores information through charges stored in a capacitor. Since the change memory device stores information by the change of resistance of the phase change material, there is a possibility of designing to enable low power operation while increasing the degree of integration more than DRAM by using the difference in physical characteristics. However, an optimized cell structure suitable for the characteristics of the phase change memory has not been proposed yet.
본 발명은 위와 같은 문제점을 극복하기 위한 것으로서, 고집적 및 대용량화와 저전력 소모에 유리한 상변화 메모리 셀 어레이 구조 및 이를 포함하는 상변화 메모리 장치를 제공하는 것을 주된 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above problems, and a main object of the present invention is to provide a phase change memory cell array structure which is advantageous for high integration, high capacity, and low power consumption, and a phase change memory device including the same.
또한, 본 발명은 액세스트랜지스터의 수를 감소시키는 반면, 액세스트랜지스터의 폭(Width)을 크게 하여 가변저항체(RC)의 상변화에 필요한 전류를 충분히 제공할 수 있는 새로운 상변화 메모리 셀 어레이 구조를 제공하고자 한다.In addition, the present invention reduces the number of access transistors, while increasing the width (Width) of the access transistor to provide a new phase change memory cell array structure that can provide a sufficient current for the phase change of the variable resistor (R C ) To provide.
또한, 본 발명은 기존의 상변화 메모리 셀 구조의 센싱(Sensing) 방법과 비교하여 수 배 이하의 전력으로 구동가능한 저전력 상변화 메모리 셀 어레이 구조를 구현하고자 한다.In addition, the present invention is to implement a low power phase change memory cell array structure that can be driven at a power of several times or less compared to the conventional sensing method of the phase change memory cell structure.
이러한 본 발명의 목적들을 달성하기 위한, 본 발명에 따른 상변화 메모리 장치는 소정의 단위 영역들로 배열된 저전력 상변화 메모리 셀 어레이를 갖는다.In order to achieve the objects of the present invention, the phase change memory device according to the present invention has a low power phase change memory cell array arranged in predetermined unit regions.
위와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 의한 상변화 메 모리 셀 어레이 구조는, 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자; 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터; 및 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함한다.The phase change memory cell array structure according to the technical spirit of the present invention for achieving the above object is a plurality of phases each of which is a memory unit, each of which one terminal is commonly connected through a single active region formed on the substrate Variable resistance element; A transistor having a first terminal which is the active region to which the plurality of phase change resistance elements are commonly connected, a gate which is a common word line for the plurality of phase change resistance elements, and a second terminal connected to a power supply side; And a plurality of bit lines respectively connected to the other terminals of the plurality of phase change resistance elements.
이러한 소자의 작동 시에는, 상기 트랜지스터의 제2 단자는 기판상에 형성된 공통 드레인 영역이며, 상기 공통 드레인 영역의 적어도 일부 영역에는 상기 전원측에 접속되는 컨택이 형성되고, 상기 비트라인 중의 하나와 상기 공통 워드라인이 활성화되면, 상기 공통 드레인 영역에 형성된 컨택 및 상기 공통 워드라인 하부에 형성된 채널, 상기 활성화된 비트라인에 접속된 상변화 저항 소자 및 상기 활성화된 비트라인을 통하여 통전 경로가 형성된다.In operation of such a device, the second terminal of the transistor is a common drain region formed on a substrate, and a contact connected to the power supply side is formed in at least a portion of the common drain region, and one of the bit lines and the common terminal are formed. When the word line is activated, an energization path is formed through a contact formed in the common drain region and a channel formed under the common word line, a phase change resistance element connected to the activated bit line, and the activated bit line.
더욱 집적도를 향상시키기 위해, 상기 공통 드레인 영역의 상기 전원측 접속을 위한 컨택은, 상기 복수개의 상변화 저항 소자가 공통 접속된 단일한 액티브 영역을 벗어나 있도록 형성하는 것이 바람직하다.In order to further improve the degree of integration, the contact for the power supply side connection of the common drain region is preferably formed such that the plurality of phase change resistance elements are out of a single active region to which they are commonly connected.
본 발명의 또 다른 측면에 따른 상변화 메모리 셀 어레이 구조는, 액티브 영역; 상기 액티브 영역을 가로질러 형성된 한쌍의 워드라인; 상기 액티브 영역 중, 상기 한쌍의 워드라인 사이에 형성된 공통 드레인 영역; 상기 액티브 영역 중, 상기 각각의 워드라인을 중심으로 상기 공통 드레인 영역과 대향하는 제1 소스 영역 및 제2 소스 영역; 상기 제1 소스 영역에 한쪽 단자가 공통 접속된, 제1 그룹의 상 변화 저항 소자들; 상기 제2 소스 영역에 한쪽 단자가 공통 접속된 제2 그룹의 상변화 저항 소자들; 및 상기 제1 그룹의 상변화 저항 소자들 중 하나와 상기 제2 그룹의 상변화 저항 소자들 중 하나에 각각 공통 접속되는 복수개의 비트라인을 포함한다.A phase change memory cell array structure according to another aspect of the present invention includes an active region; A pair of word lines formed across the active region; A common drain region formed between the pair of word lines among the active regions; A first source region and a second source region facing the common drain region around each word line among the active regions; Phase change resistance elements of a first group having one terminal commonly connected to the first source region; Phase change resistance elements of a second group in which one terminal is commonly connected to the second source region; And a plurality of bit lines commonly connected to one of the phase change resistance elements of the first group and one of the phase change resistance elements of the second group.
더욱 집적도를 향상시키기 위해서, 상기 공통 드레인 영역의 연장부에는 상기 전원측에 접속되는 컨택이 형성되고, 상기 컨택은 제1 소스 영역과 상기 제2 소스 영역이 대향하는 영역을 벗어나 있도록 형성하는 것이 바람직하다.In order to further improve the degree of integration, it is preferable that a contact connected to the power supply side is formed in an extension of the common drain region, and the contact is formed so as to be out of a region where the first source region and the second source region face each other. .
바람직한 상변화 저항 소자의 구조는, 기판 상으로 연장된 하부 컨택과, 상기 하부 컨택 상부에 형성된 하부 전극과, 상기 하부 전극 상부에 형성된 상변화 재료층과, 상기 상변화 재료층 상부에 형성되어 그 상부에 형성되는 비트라인에 접속하는 상부 전극을 포함하는 것일 수 있다.The structure of the preferred phase change resistance element includes a lower contact extending over the substrate, a lower electrode formed on the lower contact, a phase change material layer formed on the lower electrode, and an upper portion of the phase change material layer. It may be to include an upper electrode connected to the bit line formed on the upper.
본 발명의 또 다른 한 측면에 따른 상변화 메모리 장치는, 각각이 메모리 단위이며, 기판상에 형성된 단일한 액티브 영역을 통하여 각각의 한쪽 단자가 공통 접속된 복수개의 상변화 저항 소자와, 상기 복수개의 상변화 저항 소자가 공통 접속된 상기 액티브 영역인 제1 단자, 상기 복수개의 상변화 저항 소자에 대한 공통 워드라인인 게이트, 전원측에 접속되는 제2 단자를 갖는 트랜지스터와, 상기 복수개의 상변화 저항 소자의 다른 한 쪽 단자에 각각 연결되는 복수개의 비트라인을 포함하는 단위 상변화 메모리 셀 어레이 구조가 하나 이상 반복 형성된 것을 특징으로 한다.A phase change memory device according to another aspect of the present invention includes a plurality of phase change resistance elements each of which is a memory unit, each of which has a common terminal connected through a single active region formed on a substrate, and the plurality of phase change resistance elements. A transistor having a first terminal which is the active region to which a phase change resistance element is commonly connected, a gate which is a common word line for the plurality of phase change resistance elements, a second terminal connected to a power supply side, and the plurality of phase change resistance elements At least one unit phase change memory cell array structure including a plurality of bit lines respectively connected to the other terminal of the is is formed.
본 발명의 또 다른 한 측면에 따른 상변화 메모리 장치는, 액티브 영역, 상 기 액티브 영역을 가로질러 형성된 한쌍의 워드라인, 상기 액티브 영역 중, 상기 한쌍의 워드라인 사이에 형성된 공통 드레인 영역, 상기 액티브 영역 중, 상기 각각의 워드라인을 중심으로 상기 공통 드레인 영역과 대향하는 제1 소스 영역 및 제2 소스 영역, 상기 제1 소스 영역에 한쪽 단자가 공통 접속된, 제1 그룹의 상변화 저항 소자들, 상기 제2 소스 영역에 한쪽 단자가 공통 접속된 제2 그룹의 상변화 저항 소자들, 및 상기 제1 그룹의 상변화 저항 소자들 중 하나와 상기 제2 그룹의 상변화 저항 소자들 중 하나에 각각 공통 접속되는 복수개의 비트라인을 포함하는 단위 상변화 메모리 셀 어레이 구조가 하나 이상 반복 형성된 것을 특징으로 한다.A phase change memory device according to another aspect of the present invention may include an active region, a pair of word lines formed across the active region, a common drain region formed between the pair of word lines among the active regions, and the active region. A first group of phase change resistance elements having one terminal commonly connected to the first source region, the second source region, and the first source region, each of which is opposed to the common drain region around each word line. A second group of phase change resistance elements having one terminal commonly connected to the second source region, and one of the phase change resistance elements of the first group and one of the phase change resistance elements of the second group One or more unit phase change memory cell array structures each including a plurality of bit lines connected in common may be repeatedly formed.
이하에서는 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 6에서는 본 발명의 실시예에 따른 단위 셀 어레이 구조를 도시한다. 본 발명의 단위 셀 어레이 구조는 도시된 바와 같이, 각각의 상변화 저항 소자(Rc)가 공통의 액세스 트랜지스터(TA)를 갖는 것을 주요한 특징으로 한다. 종래 기술에서는, 각각의 단위 셀 마다 하나의 액세스 트랜지스터를 갖는 구성이었으나, 본 발명에서는 복수개(예를 들어 8비트)의 단위 셀로 이루어진 단위 셀 어레이마다 하나의 액세스 트랜지스터를 이용하는 셀 구조로 구성함으로써, 메모리 셀 면적의 상당 부분을 차지하는 트랜지스터의 점유 면적을 감소시켜 메모리 셀 면적의 감소 효과를 달성한다.6 illustrates a unit cell array structure according to an embodiment of the present invention. As shown, the unit cell array structure of the present invention is characterized in that each phase change resistance element Rc has a common access transistor T A. In the prior art, the structure has one access transistor for each unit cell. However, in the present invention, the memory structure is configured by using one access transistor for each unit cell array including a plurality of (for example, 8-bit) unit cells. The reduction of the occupied area of the transistor, which occupies a large portion of the cell area, achieves the effect of reducing the memory cell area.
또한, 상변화 저항 소자의 상변화에 필요한 전류 공급 능력을 고려할 때, 본 발명은 종래 기술과 달리, 복수개의 단위 셀 당 하나의 액세스 트랜지스터만을 사용하므로, 종래 기술의 경우와 단위 셀의 수가 같을 경우 사용되는 액세스 트랜지스터의 폭(Width)을 복수개의 액세스 트랜지스터의 면적을 합친 만큼 크게 하더라도 종래 기술의 경우와 동일한 면적을 차지하는 정도에 지나지 않게 된다. 따라서, 액세스 트랜지스터의 폭을 종래 기술의 액세스 트랜지스터보다 크게 하여, 상변화에 필요한 전류를 충분히 공급할 수 있을뿐만 아니라, 그러한 경우에도 종래 기술의 복수개의 트랜지스터가 차지하는 면적보다는 작은 면적을 차지하게 되므로 칩 사이즈를 줄일 수 있게 된다. In addition, in consideration of the current supply capability required for the phase change of the phase change resistance element, the present invention uses only one access transistor per plurality of unit cells, unlike the prior art, and therefore, when the number of unit cells is the same as in the prior art, Even if the width of the used access transistor is increased by the sum of the areas of the plurality of access transistors, the access transistor occupies only the same area as in the case of the prior art. Therefore, the width of the access transistor is made larger than that of the prior art access transistor, so that not only the current necessary for phase change can be sufficiently supplied, but also in such a case, it occupies a smaller area than the area occupied by the plurality of transistors of the prior art. Can be reduced.
도 10에서는 이러한 단위 셀 어레이와, 그의 구동을 위한 주변 회로를 함께 도시한다. n개의 비트라인을 하나의 액세스 트랜지스터로 동작시키기 위해, 선택되지 않은 비트라인의 상변화 저항소자가, 선택된 비트라인의 읽기 동작 동안에 영향 받지 않도록 하기 위하여, EQ 신호를 게이트로 인가하는 트랜지스터를 비트라인에 부가하여 선택되지 않은 비트라인에 연결된 상변화 저항소자의 양단간의 전압차이를 방지한다. 이에 의하여, 선택되지 않은 상변화 저항소자에 흐르는 전류의 양이 상변화를 일으킬수 있는 정도의 열이 발생되지 않는 작은 양으로 조절하는 역할을 수행한다.FIG. 10 illustrates such a unit cell array and peripheral circuits for driving the same. In order to operate the n bit lines as one access transistor, in order to ensure that the phase change resistors of the unselected bit lines are not affected during the read operation of the selected bit lines, the transistors applying the EQ signals to the gates are bit lines. In addition to this, a voltage difference between both ends of the phase change resistance element connected to the unselected bit line is prevented. As a result, the amount of current flowing through the unselected phase change resistance element serves to adjust the amount to a small amount that does not generate heat enough to cause a phase change.
도 10을 참조하여 본 발명의 메모리 장치의 작동을 설명하면, 하나의 워드라인(WL0)이 선택되면, 예를 들어, 8개의 상변화 저항소자(GST0~GST7)가 선택되게 되는데, 이 8개의 저항소자는 각각 다른 비트라인에 연결된다. 도 10에 나타낸 비트 라인 디코더(DEC)에서는, 이 8개의 비트라인(BL0~BL7) 중에서 원하는 하나의 비트라인을 선택하는 기능을 수행한다.Referring to FIG. 10, when one word line WL 0 is selected, for example, eight phase change resistors GST0 to GST7 are selected. Resistor elements are connected to different bit lines. In the bit line decoder DEC shown in Fig. 10, a function of selecting one desired bit line from these eight bit lines BL0 to BL7 is performed.
또한, 도 10을 참조하면, 하나의 워드라인(WL0)이 선택되면 8개의 비트라인을 통하여 입력되는 데이터를 하나의 센스 앤프(Sense Amplifier) 통해 읽어들일 수 있도록 주변 회로를 구성한다. 따라서, 각각의 비트라인당 하나의 센스 앰프를 두었던 종래 기술과 비교하여, 본 발명에서는 예를 들어 1/8의 센싱 전류(Sensing current)만을 필요로 하므로, 종래 기술에 비해 1/8의 전력소모만이 이루어지도록 할 수 있는 유리한 효과를 얻게 된다.In addition, referring to FIG. 10, when one word line WL 0 is selected, a peripheral circuit is configured to read data input through eight bit lines through one sense amplifier. Thus, compared with the prior art, which has one sense amplifier for each bit line, the present invention requires only 1/8 sensing current, for example, thus consuming 1/8 of the power compared to the prior art. You get the beneficial effect that you can make only.
도 7은 이러한 본 발명의 단위 셀 어레이(UC)가 배열된 메모리 장치의 메모리 셀 영역의 구성을 예시한다. 일반적인 메모리의 배치와 같이 워드라인(WL0...WLn)과 비트라인(BL0...BLn)의 선택에 의하여 메모리의 어드레스가 지정되며, 도 7에서는 8비트 별로 구획된 단위 셀 어레이가 배치되어 있는 구성을 예시한다.FIG. 7 illustrates a configuration of a memory cell area of a memory device in which unit cell arrays UC of the present invention are arranged. The memory address is specified by selecting the word lines WL0 ... WLn and the bit lines BL0 ... BLn as in the general memory arrangement. In FIG. 7, unit cell arrays divided by 8 bits are arranged. Illustrate a configuration.
도 8은 두 개의 단위 셀이 전원 공급 라인과 비트라인을 공유하도록 하는 이중 셀 구조를 도시한다. 이 경우, 두 개의 단위 셀은 각각 다른 워드라인에 접속된다. 도 9에서는 16비트 별로 구획된 이중 셀의 단위 어레이(DC)가 배치되어 있는 구성을 예시한다. 각각의 이중 셀 단위 어레이(DC)는 두 개의 워드 라인에 연결된다. 8 illustrates a dual cell structure in which two unit cells share a power supply line and a bit line. In this case, two unit cells are connected to different word lines, respectively. 9 illustrates a configuration in which a unit array DC of dual cells divided by 16 bits is arranged. Each dual cell unit array DC is connected to two word lines.
도 11은 도 3에 도시된 바와 같은 종래 기술의 셀 어레이의 레이아웃을 도시한다. 도시된 구성은 이중 셀로 형성된 단위 셀의 어레이이다. 도시된 바와 같 이, 각각의 단위 셀은 두 개의 워드 라인(WL0, WL1)과 접속하는 이중 셀이며, 한 쌍의 상변화 저항 소자(65)와, 한 쌍의 액세스 트랜지스터를 각각 가지며, 액티브 영역(80)은 각각 분리되어 있다. 한 쌍의 액세스 트랜지스터는, 워드 라인인 게이트(38, 39), 소오스(42, 43) 및 공통 드레인(40)에 의하여 형성되고, 공통 드레인 영역(40)에는 상부의 전원 라인(44)과 연결되는 컨택(45)이 각 단위 셀 마다 형성되어 있다. FIG. 11 shows a layout of a cell array of the prior art as shown in FIG. 3. The configuration shown is an array of unit cells formed of dual cells. As shown, each unit cell is a double cell that connects to two word lines WL 0 and WL 1 , and has a pair of phase change
본 발명자의 별개 출원인 한국 특허출원제10-2004-40638호에서는, 공통 드레인 영역(40)의 면적을 줄여 집적도를 향상시키기 위해, 액티브 영역을 파워 라인(44)으로 사용하고, 수 개의 단위 셀 마다 컨택을 형성하여 전원을 공급하는 개량된 셀 구조가 제안된 바 있다. In Korean Patent Application No. 10-2004-40638 filed by the present inventor, the active area is used as the
도 12는 도 7에 도시된 바와 같은 이중 셀 어레이 구조에서 단위 셀 어레이의 레이아웃을 예시한다. 도시된 바와 같이, 8개의 단위 셀은 각각 이중 셀로 구성되어 있으며, 각각의 단위 셀은 분리(isolation) 영역 없이 단일한 액티브 영역(180) 상에 형성된다. 이러한 단일한 액티브 영역(180)에는, 제1 공통 소오스 영역(112)과, 제2 공통 소오스 영역(113)이 형성되고, 단일한 액티브 영역(180)을 가로지르는 두 개의 워드라인(WL0, WL1) 사이에는 공통드레인 영역(114)이 형성된다. 워드라인(WL0, WL1)을 중심으로 상단에 위치하는 제1 공통 소오스 영역(112)에는 복수개의(예를 들어, 8개) 상변화 저항 소자(144)가 접속된다. 또한, 하단의 제2 공통 소오스 영역(113)에도 복수개의 상변화 저항 소자가 배치되어, 제1 공통 소오스 영 역에 배치된 각각의 상변화 소자는 제2 공통 소오스 영역에 배치된 각각의 상변화 소자와 쌍을 이루며, 동일한 비트라인에 결합된다.FIG. 12 illustrates a layout of a unit cell array in a dual cell array structure as shown in FIG. 7. As shown, each of the eight unit cells is composed of dual cells, and each unit cell is formed on a single
도 13은 도 12에 도시된 단위 셀 어레이 구조를 A-A' 방향으로 절단한 단면도이다. 여기서 도시된 메모리 셀 어레이의 제조 방법은 본 발명의 본질적인 부분이 아니며, 또 통상의 디램 등 반도체 제조 공정에서 널리 사용되는 방법에 의해 이 기술 분야의 통상의 지식을 가진 자가 용이하게 실시할 수 있으므로 이에 대해서는 최대한 설명을 생략한다.FIG. 13 is a cross-sectional view of the unit cell array structure illustrated in FIG. 12 taken along the line AA ′. The manufacturing method of the memory cell array shown here is not an essential part of the present invention, and can be easily implemented by those skilled in the art by a method widely used in a semiconductor manufacturing process such as a conventional DRAM. The description is omitted as much as possible.
도 13을 참조하면, 반도체 기판 상에 소자 분리막(102), 제1 공통 소오스 영역(112), 제2 공통 소오스 영역(113), 공통 드레인 영역(114) 및 두 개의 게이트(120, 121)를 포함하는 액세스 트랜지스터 구조가 형성되어 있다. 상기 소자 분리막(102)은 액티브 영역(110)을 정의한다. 또한, 단면상에는 도시되지 않지만 도 12에 도시된 바와 같이 상기 소자 분리막(102)은 적절한 패턴을 가지고 있다.Referring to FIG. 13, an
상기 액세스 트랜지스터의 제1 공통 소오스 영역(112) 및 제2 공통 소오스 영역(113)은 노멀 콘택(130)을 통해 각각 상변화 저항 소자(140)에 전기적으로 접속된다. 상기 상변화 저항 소자(140)는 하부 전극(142), 상변화 저항막(144) 및 상부 전극(146)을 포함하여 구성되며, 상부 전극(146)은 비트 라인(150)에 전기적으로 접속된다. 상기 노멀 콘택(130) 및 상기 상변화 저항 소자(140)의 패턴 과정에서 여러 층의 층간 절연막(162, 164, 166, 168)이 개재된다. 개재되는 층간 절연막의 수는 제조 방법 또는 구성 부분의 구조에 따라 달라질 수 있으므로 도시된 도면에서 특별한 의미를 갖는 것은 아니다. The first
본 발명에 의한 상변화 메모리 셀 어레이 구조 및 상변화 메모리 장치는 본 발명의 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하며 상기 바람직한 실시예에 한정되지 않는다. The phase change memory cell array structure and the phase change memory device according to the present invention can be modified and applied in various forms within the scope of the technical idea of the present invention and are not limited to the above preferred embodiment.
예를 들면, 액티브 영역(180) 내에 형성된 상변화 저항 소자의 배열은 반드시 실시예에 설명된 바와 같은 선형 배열일 필요는 없을 것이며, 그에 따라 레이아웃도 다양하게 변경 실시 가능하게 될 것이다. 또한, 상기 실시예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적이 아니며, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 상기 실시예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 후술하는 청구범위뿐만이 아니라 청구범위와 균등 범위를 포함하여 판단되어야 한다.For example, the arrangement of the phase change resistance elements formed in the
본 발명에 의하여, 고집적 및 대용량화와 저전력 소모에 유리한 상변화 메모리 셀 어레이 구조 및 이를 포함하는 상변화 메모리 장치가 제공 가능하게 된다.According to the present invention, it is possible to provide a phase change memory cell array structure which is advantageous for high integration, large capacity, and low power consumption, and a phase change memory device including the same.
또한, 본 발명에 의하여 액세스트랜지스터의 수를 감소시키는 반면, 액세스트랜지스터의 폭(Width)을 크게 하여 가변저항체(RC)의 상변화에 필요한 전류를 충분히 제공할 수 있는 새로운 상변화 메모리 셀 어레이 구조가 제공될 수 있다.In addition, while the number of access transistors is reduced according to the present invention, a new phase change memory cell array structure capable of providing sufficient current for phase change of the variable resistor R C by increasing the width of the access transistors is provided. May be provided.
또한, 본 발명에 의하여 기존의 상변화 메모리 셀 구조의 센싱(Sensing) 방법과 비 교하여 수 배 이하의 전력으로 구동가능한 저전력 상변화 메모리 셀 어레이 구조를 구현 가능하게 된다.In addition, according to the present invention, it is possible to implement a low power phase change memory cell array structure that can be driven with power of several times or less as compared with the conventional sensing method of the phase change memory cell structure.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040051809A KR100681812B1 (en) | 2004-07-03 | 2004-07-03 | A high speed low power consumption phase change memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040051809A KR100681812B1 (en) | 2004-07-03 | 2004-07-03 | A high speed low power consumption phase change memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060002672A KR20060002672A (en) | 2006-01-09 |
| KR100681812B1 true KR100681812B1 (en) | 2007-02-12 |
Family
ID=37105597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040051809A KR100681812B1 (en) | 2004-07-03 | 2004-07-03 | A high speed low power consumption phase change memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100681812B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9318181B2 (en) | 2013-12-04 | 2016-04-19 | Samsung Electronics Co., Ltd. | Magnetic memory devices including shared lines |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767333B1 (en) * | 2006-05-24 | 2007-10-17 | 한국과학기술연구원 | Non-volatile electrical phase change memory device comprising interfacial control layer and method for the preparation thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000008772A (en) * | 1998-07-15 | 2000-02-15 | 김영환 | Ferro-electric memory |
| JP2001217398A (en) | 2000-02-03 | 2001-08-10 | Rohm Co Ltd | Storage device using ferromagnetic tunnel junction element |
| KR20040072347A (en) * | 2003-02-12 | 2004-08-18 | 삼성전자주식회사 | Cell array of phase changeable memory device and method of operating the same |
| KR20040077302A (en) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | Phase-Change memory with increased cell driving current |
| KR20040104834A (en) * | 2003-06-04 | 2004-12-13 | 삼성전자주식회사 | Phase random access memory with high dencity |
-
2004
- 2004-07-03 KR KR1020040051809A patent/KR100681812B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000008772A (en) * | 1998-07-15 | 2000-02-15 | 김영환 | Ferro-electric memory |
| JP2001217398A (en) | 2000-02-03 | 2001-08-10 | Rohm Co Ltd | Storage device using ferromagnetic tunnel junction element |
| KR20040072347A (en) * | 2003-02-12 | 2004-08-18 | 삼성전자주식회사 | Cell array of phase changeable memory device and method of operating the same |
| KR20040077302A (en) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | Phase-Change memory with increased cell driving current |
| KR20040104834A (en) * | 2003-06-04 | 2004-12-13 | 삼성전자주식회사 | Phase random access memory with high dencity |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9318181B2 (en) | 2013-12-04 | 2016-04-19 | Samsung Electronics Co., Ltd. | Magnetic memory devices including shared lines |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060002672A (en) | 2006-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100647218B1 (en) | High density memory cell array and semiconductor devices comprising the same | |
| US7719870B2 (en) | Storage device | |
| KR100504700B1 (en) | Phase random access memory with high dencity | |
| JP4995834B2 (en) | Semiconductor memory device | |
| KR101064832B1 (en) | Memory device | |
| US7106618B2 (en) | Method of driving a non-volatile memory | |
| US7989789B2 (en) | Phase-change memory device that stores information in a non-volatile manner by changing states of a memory material | |
| TWI424553B (en) | Circuit, biasing scheme and fabrication method for diode accessed cross-point resistive memory array | |
| US7781753B2 (en) | Multi-value recording phase-change memory device, multi-value recording phase-change channel transistor, and memory cell array | |
| US20050093043A1 (en) | Non-volatile memory and the fabrication method | |
| KR20070112727A (en) | Memory using tunneling filed effect transistors | |
| US20060120136A1 (en) | Shared address lines for crosspoint memory | |
| KR20040017044A (en) | Phase changeable memory device | |
| US20240153553A1 (en) | Non-volatile phase-change memory device including a distributed row decoder with n-channel mosfet transistors and related row decoding method | |
| KR100681812B1 (en) | A high speed low power consumption phase change memory device | |
| JP2004193312A (en) | Memory cell using resistance variation element and its controlling method | |
| KR100772116B1 (en) | Phase change ram device and method of manufacturing the same | |
| KR100681810B1 (en) | High density and high current drivability phase change memory cell array and high speed low power consumption semiconductor devices comprising the same | |
| US11908514B2 (en) | Non-volatile phase-change memory device including a distributed row decoder with n-channel MOSFET transistors and related row decoding method | |
| KR100960462B1 (en) | Phase change memory device and method for manufacturing of the same | |
| KR100560657B1 (en) | Cell array of phase changeable memory device and method of operating the same | |
| KR100960461B1 (en) | Phase change memory device and method for manufacturing of the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |