【０００１】
【発明の属する技術分野】
本発明は、抵抗変化型の素子を用いて抵抗値の変化を記憶情報とするメモリセルとその制御方法に関している。
【０００２】
【従来の技術】
近年携帯機器の普及などを中心として、不揮発性メモリの需要が増大している。不揮発性メモリとしては、これまでフラッシュメモリや、ＦＥＲＡＭと呼ばれる強誘電体の分極を利用したもの、ＭＲＡＭと呼ばれるような磁気抵抗を利用したもの、相変化材料を利用したもの等が開発あるいは提案されてきている。
【０００３】
これらのメモリで大容量メモリとして使用する場合、図１０に示すような回路構成が用いられる。例えば、相変化メモリにおいては、ワード線（ＷＬ）によって、メモリセルが選択され、ビット線（ＢＬ）を昇圧して、抵抗変化素子に書き込みを行い、読み出しは、ビットラインを書き込みとは異なる電位に昇圧した後にワード線をオンにして、ビット線の電位変化をセンス回路によってセンスすることによって情報を読み出す事となる。抵抗変化させる素子の原理の違いに応じて、この回路にさらに書き込み用のラインは追加されることとなる。
【０００４】
以上の回路は単純な構成であるため、大容量メモリには好適である。
【０００５】
【特許文献１】
特開平９−２３２３９８号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来のメモリセルには、以下のような不具合があった。
【０００７】
ロジック回路へ抵抗変化素子を利用したメモリセルを適用する場合には、センス回路を設けなければいけない。そのためセンス回路が大きいため、ロジック回路中への適用は困難であるという課題を有している。
【０００８】
すなわち、ロジック回路中へ適用する場合、特にデータの読み出しにおいて、次段のロジック回路を駆動する必要もあり、大きなセンス回路が不適であるだけでなく、出力のドライブ能力が問われることとなる。
【０００９】
本発明の目的は、ロジック回路中に組み込むのに最適な抵抗変化素子を用いたメモリセルとその制御方法を提案するものである。
【００１０】
【課題を解決するための手段】
本発明の抵抗変化素子を用いたメモリセルは、書き込み線および第一の電圧印加線および第二の電圧印加線と出力線を少なくとも備え、ゲートに書き込み線が接続された入力用トランジスタと、前記入力用トランジスタに接続された抵抗変化素子と、前記抵抗変化素子と前記入力用トランジスタの中間ノードに接続された、出力トランジスタからなっている。第一の電圧印加線と第二の電圧印加線にデータを用意して、書き込み線を用いて書き込みを行うとともに、抵抗変化素子と入力用トランジスタの中間ノードが出力トランジスタに接続されている。したがって。記憶データの出力は出力トランジスタを介して出力されるので、ロジック回路中であってもすぐ次段の回路へデータを出力することができる。
【００１１】
本発明の抵抗変化素子を用いたメモリセルは中間ノードと抵抗変化素子との間に読み出し制御用トランジスタを設けたことを特徴としている。この様な構成とすることによって。入力用トランジスタと出力用トランジスタと読み出し制御用トランジスタによって中間ノードが相変化素子から分離されることとなる。従って、読み出し時の中間ノードの電位を短時間保持することが可能となる。
【００１２】
本発明の抵抗変化素子を用いたメモリセルは、出力トランジスタとしてインバータを設けている。インバータを出力トランジスタとしたので、入力中間ノードの電位を効率よく出力することが可能となる。
【００１３】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子が、結晶状態によって抵抗が変化する材料を用いている。結晶状態を変化させることによって抵抗値を変化させることが可能であるため外部エネルギーを利用して抵抗変化させることが可能となる。
【００１４】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子が結晶状態によって抵抗が変化する材料であって、結晶状態の変化を電圧あるいは電流パルスによって生じさせることを特徴としている。電圧あるいは電流パルスによって生じる熱によって結晶状態を変化させているので、半導体回路への導入がしやすいと言った利点を有する。
【００１５】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子として強誘電体の分極によって半導体層の空乏層長さを変化させて抵抗を変化させる素子を使用している。強誘電体の分極は一対の第二のデータ線によって書きこみ動作が行われるので、書きこみと読み出しが別に行えるといった特徴を有している。さらに、半導体層の空乏層厚みを制御して抵抗を変化させるので、半導体層をトランジスタが形成されているレイヤーとは別に形成すれば実現ができ、簡便に作製しやすいといった利点を有している。
【００１６】
本発明の抵抗変化素子を用いたメモリセルは、抵抗変化素子として強誘電体の分極によってトランジスタのオンオフ制御することによって抵抗変化素子を実現し、第二の一対の書きこみ線を有している。そのため。書きこみと読み出しが別々に行えるといった利点があるとともに、他のトランジスタと同様に作製できると共に、抵抗値などの電気特性の設計を行いやすいといった利点を有している。
【００１７】
本発明の抵抗変化素子を用いたメモリセルの制御方法においては、書き込み線に印加するパルスの長さによって、書き込みデータを区別することを特徴としている。
【００１８】
書き込み線に印加するパルスの長さによって抵抗変化素子の抵抗値を変化させることが可能となるため、第一の電圧印加を書きこみデータに応じて変化させる必要がなくなり、簡便な動作が可能となる。
【００１９】
本発明の抵抗変化素子を用いたメモリセルの制御方法においては、第一の印加電圧線に印加する電圧をデータに応じて異なる値とすることを特徴としている。第一の印加電圧線に印加する電圧をデータに応じて異なる値としたため、書き込み線へのパルスが一種類のみでデータの書きこみが行えることとなる。
【００２０】
本発明の抵抗変化素子を用いたメモリセルの制御方法においては、第二の印加電圧線に印加する電圧を変化させることによって、書きこみと読み出しの区別を行う事を特徴としている。第二の印加電圧線への印加電圧で、読み出しと書きこみの区別が行えるので、第一の印加電圧線への印加電圧あるいは書き込み線への印加パルスの長さを変化させることなく、読み出し、書きこみの区別をすることが可能となり、読み出しおよび書きこみのモード変換を容易に行えることとなる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態における抵抗変化素子を用いたメモリセルおよびその制御方法について説明する。
【００２２】
（第１の実施の形態）
図１は本発明の第１の実施形態における抵抗変化素子を用いたメモリセルの回路図である。
【００２３】
図１において、１は第一の電圧印加線、２は第二の電圧印加線、３は書き込み線、４は抵抗変化素子、５は入力トランジスタ、６は中間ノード、７は出力トランジスタ、８は出力制御線、９は出力線である。
【００２４】
入力トランジスタ５は、第一の電圧印加線１と抵抗変化素子４に接続されており、抵抗変化素子４は入力トランジスタ５と第二の電圧印加線２に接続されており、入力トランジスタ５と抵抗変化素子４の中間ノード６は出力トランジスタ７に接続されている。
【００２５】
まずその書き込み動作について以下に説明する。
【００２６】
書き込みを行うにあたり、第一の電圧印加線１と第二の電圧印加線２との間に電位差を生じるように電圧パルスあるいは電流パルスを印加する。
【００２７】
このとき、ロジック回路中に適用しやすい例としては、第一の電圧印加線１と第二の電圧印加線２とに論理的に反対のデータを用意する。これは、ＳＲＡＭなどのフリップフロップを動作させるときと同様である。第一の電圧印加線１と第二の電圧印加線２との間に電位差を生じさせた後、書き込み線３にパルスを印加して、入力トランジスタ５をオンさせる。
【００２８】
このとき書き込み線３に印加するパルスは、抵抗変化素子４に電流が流れる間、入力トランジスタ５をオンさせることになる。すなわち、抵抗変化素子４に流れる電流や、電圧が印加によって抵抗が変化する素子の場合には、抵抗変化を生じさせるのに必要な時間、書き込み線３に電圧を印加して、入力トランジスタ４をオンさせることによって書き込み動作を行う。
【００２９】
以下に抵抗変化素子４として相変化材料を用いた場合について説明を行うが、相変化材料の抵抗変化の原理について簡単に説明する。
【００３０】
相変化材料はアモルファスと結晶の状態で抵抗が異なり、その相を変化させることによって抵抗を変化させる材料である。通常光ディスクなどに用いられ、代表的な系としてＧｅ−Ｔｅ−Ｓｂ系がある。
【００３１】
以下に、Ｇｅ２Ｓｂ２Ｔｅ５を例に説明する。
【００３２】
光ディスクにおいては、レーザー光を相変化材料に照射して温度上昇を行い、溶融させ急冷するとアモルファス状態に、またそれより短い時間あるいは低パワーで照射すると結晶化が生じ、低抵抗化する。
【００３３】
光ディスクの場合には、光学的な変化を読みとっているが、本発明においてはその電気的な性質を利用する。
【００３４】
図２は、半導体素子の配線領域における断面図模式図であって、トランジスタ部分など不要な部分は省いてある。
【００３５】
図２において、２１ａ〜ｃは層間膜、２２はＡｌ配線、２３は下部バリアメタル、コンタクトホール２４、２５は上部バリアメタル、２６は上部配線、２７は相変化材料である。
【００３６】
この製法について説明すると、まず層間膜２１ａ上にＡｌ配線２２を形成し、さらにその上部にＡｌと相変化材料との拡散を防止するバリアメタル２３としてＴｉＡｌＮを形成してある。その上部に層間膜２１ｂを形成した後、コンタクトホール２４を形成し、さらにＧｅ２Ｓｂ２Ｔｅ５をスパッタリング法によって、基板温度を常温にしながら形成する。その後エッチングあるいはＣＭＰによってコンタクト部分以外の部分のＧｅ２Ｓｂ２Ｔｅ５材料をエッチングして、再度上部から上部バリアメタル２５、上部配線２６を形成する。
【００３７】
ここで重要なのは、電圧パルスあるいは電流パルスを印加することによって、Ｇｅ２Ｓｂ２Ｔｅ５相でジュール熱が発生し、その熱によってＧｅ２Ｓｂ２Ｔｅ５相の結晶化あるいは溶融急冷状態によるアモルファス化を起こすということである。
【００３８】
比抵抗としてアモルファス状態で１００Ω・ｃｍ、結晶化が起こった結晶状態で０．０５Ω・ｃｍ程度であり、高抵抗状態と低抵抗状態で２桁から３桁の抵抗変化が生じる。
【００３９】
従って書き込み線３に長いパルスを印加して入力トランジスタ５をのオン時間を長くすることにより長いパルスを印加した場合には、溶融状態にまで温度が達した後、パルス断による急冷によってアモルファス化して高抵抗状態になる。、また、書き込み線３に短いパルスを印加して入力トランジスタ５をのオン時間を短くすることにより、短いパルスを印加した場合には、結晶化温度まで温度上昇が生じて低抵抗化する。
【００４０】
ここで、さらに短いパルスあるいは、あるしきい値以下の低電圧であれば結晶化も生じないこととなる。
【００４１】
この値は、熱伝導や熱伝達と、印加電流あるいは印加電圧による温度上昇によって決定されることとなる。すなわち、本発明の回路動作を行うためには、電圧を電源電圧とすると、長いパルスは溶融急冷によるアモルファス化による高抵抗化、短いパルスは結晶化による低抵抗化と区別することが可能であるとともに、電位によっても、同様の差をつけることが可能であるので、セル部分の熱設計によって、動作にあった、抵抗変化が発生するように、膜厚、材料組成比などを変化させる。
【００４２】
また、半導体チップの表面近傍に相変化材料を形成することによって、外部レーザーなどによって、抵抗変化させることも可能である。
【００４３】
以上のように、相変化材料を用いた抵抗変化素子を用いた抵抗変化素子を用いたメモリセルとその制御方法では、抵抗の変化率が２桁以上とれること、抵抗を変化させるのに電圧あるいは電流のパルスで行えかつ、読み出しをも同一端子で行えるため最も回路構成が簡単になるという特徴を有している。
【００４４】
以上のような相変化材料を用いた抵抗変化素子４を用いた場合の書き込み動作のタイミングチャートを図３に示す。図３のタイミングチャートにおいて、第一の電圧印加線１をＡＬ１、第二の電圧印加線２をＡＬ２、書き込み線３をＷＬ、中間ノードをＮＬ、出力制御線８をＯＥ、出力線９をＯＬと記す。また、抵抗変化素子４が高抵抗状態をＨ、低抵抗状態をＬと示す。
【００４５】
書き込み１においては、第一の電圧印加線１に電圧が印加された状態で書き込み線３（ＷＬ）に比較的短いパルスを印加する。この場合、入力トランジスタ５をのオン時間は比較的短くなるので、抵抗変化素子４は結晶化温度まで温度上昇が生じて低抵抗化する。
【００４６】
書き込み２においては、第一の電圧印加線１に電圧が印加された状態で書き込み線３（ＷＬ）に比較的長いパルスを印加する。この場合、入力トランジスタ５をのオン時間は比較的長いなるので、抵抗変化素子４は溶融急冷によるアモルファス化によって高抵抗化する。
【００４７】
図３においては、第一の電圧印加線１のみを変化させているが、通常のフリップフロップ回路で使われるようにそれぞれ反転データを用意してもよく、その時は、データに応じて書き込み線３に印加するパルス長を変化させることによって、低抵抗状態と高抵抗状態を変化させることとなる。また、抵抗変化素子４への印加電圧を向上させるために、書き込み線３へ印加する電圧を昇圧することも行われる。また、第一の電圧印加線１あるいは第二の電圧印加線２に加える電圧を変化させることによって、低抵抗状態と高抵抗状態を変化させることも可能である。また、上記組み合わせによる書き込み方法も有効である。
【００４８】
すなわち、書き込み線３に高電圧を印加して、第一の電圧印加線１と第二の電圧印加線２との間の電位差を大きくして、なおかつ書き込み線３に与えるパルス幅を小さくすることによって、高抵抗状態にセットしやすくなる。
【００４９】
相変化型の抵抗変化素子４はその抵抗変化の原理上、パルス幅あるいは印加電圧によって発熱量を制御して結晶状態を結晶とアモルファスの間で変化させればよい。
【００５０】
また、その時、出力トランジスタ７はオフとしていることが望ましい。
【００５１】
従って、パルス幅で制御する場合には、長い時間の書き込みパルスを印加すると高抵抗状態へ、短いパルス時間を印加すると低抵抗状態へと変化させることができ、抵抗が「高い」あるいは「低い」を論理データと対応させればよい。また、中間の抵抗値をとれば、多値あるいはアナログ的なデータ保持も可能である。
【００５２】
次に、読み出し動作について説明する。
【００５３】
抵抗を変化させた抵抗変化素子４の読み出し動作は次のようになる。
【００５４】
第一の電圧印加線１あるいは第二の電圧印加線２に電位差を生じさせ、書き込み線３に電圧パルスを印加して入力トランジスタ５をオンとするが、そのとき書き込み動作を行わないような短いパルスを書き込み線３に印加するか、または、書き込み時よりも低い電圧を印加することによって行う。
【００５５】
以上のような読み出し動作を行うことによって、抵抗変化素子４に電流が流れるが、その時の抵抗の値に応じて中間ノード６に発生する電位を異なることとなる。すなわち、入力トランジスタ５のオン抵抗値と抵抗変化素子４の抵抗値に応じて、第一の電圧印加線１と第二の電圧印加線２とに与えた電位差が分配されて、中間ノード６に発生する。この時同時に出力制御線８にパルスを印加して出力トランジスタ７をオンすることによって、出力トランジスタ７を介して出力線９に出力することとなる。このときに、抵抗値分配を考慮することによって、論理的に２値に相当する電位が発生させることが可能であり、次段回路の入力データとして直ちに利用できるため、回路中への適用が容易である。また、相変化素子４への電圧印加を確実にするために、書き込み線３の電圧を通常の電圧よりも昇圧することは、書き込み速度を向上させるうえで重要である。
【００５６】
また、不揮発性動作を示すリコール方法についても説明する。
【００５７】
既に記した読み出し動作と同様な動作でリコール動作が可能である。
【００５８】
リコール動作とは回路の電源を遮断したのちに、電源を再投入するときに、保存されたデータを再度読み出す機能である。リコール動作では、通常の読み出し動作と同様の手順で読み出しが可能であり、リコール時に特別な動作を必要としない。
【００５９】
さらに、書き込み、読み出し方法として、次の様に実現することも可能である。
【００６０】
書き込みでは、パルス幅もしくは、書き込み電圧、もしくは書き込み電圧とパルス幅を組み合わせることによって書き込みを実現する。
【００６１】
すなわち、書き込み線３へのパルス幅を変化させることによって、論理値の１、あるいは０を区別する方法、第一の電圧印加線１と第二の電圧印加線２との間の電位差、すなわち、抵抗変化素子４に加える電圧を高い場合と低い場合で論理値の１、０に対応させる方法、もしくは、第一の電圧印加線１と第二の電圧印加線２との間の電位差を変化させると共に、書き込み線３への印加パルス長をも変化させて論理データを書き込む方法がある。
【００６２】
いずれの方法を選択するかは、抵抗変化素子４の書き込みおよび読み出し信頼性が向上するように、低抵抗化あるいは高抵抗化を生じさせるため、抵抗変化素子４の熱設計と周辺駆動回路（図示せず）との整合性とを考慮して決定することとなる。
【００６３】
以上のように、本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルとその制御方法においては、単純な回路でかつ単純な制御で回路中に組み込むことが容易な不揮発性のメモリセルを実現できることとなる。
【００６４】
さらに、第一の実施の形態と同様の効果を有している回路構成として、図４〜図７に示す形態であっても同様の動作が可能である。
【００６５】
図４では、中間ノード６と抵抗変化素子４との間に読み出し制御用トランジスタ１０を設けたことを特徴としており、読み出し制御用トランジスタ１０は読み出し制御線１１によってオンオフ制御される。したがって中間ノード６は制御用トランジスタ１０によって抵抗変化素子４から分離されることとなり、読み出し時に、抵抗変化素子４に電流を流して、中間ノード６に電位を発生させた後、出力トランジスタおよび７、入力トランジスタ５、読み出し読み出し制御用トランジスタ１０をオフすると、中間ノード６の電位が短時間保持できることとなる。従って、データの一時ラッチが可能となる。
【００６６】
図５においては、出力トランジスタ７に出力インバータ１２を用いているので、出力データを増幅することが可能となり、図６においては第二の電圧印加線２に、制御線１３によってオンオフされる第二の電圧印加制御用トランジスタ１４を設けているので、抵抗変化素子４へ印加される電圧をさらに時間的に制御できることとなる。図７においては出力インバーター１５にクロックによって、出力制御できるものを用いている。したがって、読み出し動作が同期的に行えることになる。
【００６７】
（第２の実施の形態）
本発明の第２の実施の形態について以下に図８および図９、図１０を用いて説明する。
【００６８】
第一の実施の形態と異なる点は、抵抗変化素子４として強誘電体をゲート酸化膜の少なくとも一部に使用した強誘電体ゲートトランジスタあるいは、強誘電体の分極によって半導体の空乏層厚みを変化させることによって、半導体層の抵抗を変化させるデバイスであることを特徴としている。
【００６９】
図８において第一の実施の形態と異なる点は、第二の書き込み線１６と第３の書き込み線１７が加えられた点である。
【００７０】
第二の実施の形態においては、強誘電体の分極によって、半導体層の抵抗値を制御するため、第二の書き込み線１６と第３の書き込み線１７とによって、強誘電体の分極を生じさせる。
【００７１】
第二の実施の形態では、抵抗変化素子４を強誘電体の分極によって構成している。以下にその原理について説明する。
【００７２】
図９は、強誘電体ゲートトランジスタの概念断面図である。
【００７３】
図９において、シリコンからなる半導体基板上に、絶縁膜３１、フローティング電極３２、強誘電体３３、上部電極３４を順に形成したＭＦＭＩＳ構造を示している。
【００７４】
これは、シリコン基板上に形成されたＭＯＳトランジスタのゲート酸化膜の部分の一部を、強誘電体膜３３に置換したものである。
【００７５】
強誘電体をシリコン上に直接形成したゲート電極（Ｍ）―強誘電体（Ｆ）―半導体基板（Ｓ）の構造からＭＦＳ型と呼ばれる。また、強誘電体をシリコン基板のような半導体基板上に直接形成するのが困難であるために、シリコン基板の間に絶縁膜層（Ｉ）が形成されたＭＦＩＳ構造、さらにフローティング電極を有するＭＦＭＩＳ構造がある。
【００７６】
これらのデバイスは、ゲートと基板間に電界を印加させて、強誘電体の分極を反転させる。この分極によって半導体に直接あるいは、絶縁膜層に電荷を誘起して、トランジスタのオンオフを制御するものである。ここでは、詳しい説明は省略する。
【００７７】
一方強誘電体の分極によって半導体層の空乏層厚みを変化させたデバイスの断面構造概念図を図１０に示す。
【００７８】
図１０において４１は半導体層、４２は強誘電体層、４３は上部電極、４４はゲート、４５は基板、４６は第一端子、４７は第二端子である。図７で述べた強誘電体ゲートトランジスタと同様、強誘電体と半導体の間に絶縁体層が挟んだ構造でもかまわない。
【００７９】
ゲート４４と基板４５間に電圧を印加して強誘電体の分極を反転させると、半導体層４１の空乏層厚みが変化する。そのとき、半導体層４１の面内方向の抵抗値は空乏層の厚み変化に相当分が変化することになる。すなわち、書き込みをゲート４４および基板４５間で、抵抗値の読み出しを第一端子４６、第二端子４７間で行うこととなる。
【００８０】
この場合は、通常のシリコン基板上にトランジスタを作製するのと異なり、半導体の空乏層の厚み変化を利用するだけであるので、半導体の材料の選択枝は広がる。
【００８１】
シリコンだけでなくＡｌＮ、ＺｎＯ、ＩｎＯ２等の酸化物半導体を利用しても良い。
【００８２】
以上の様な半導体と強誘電体を利用したデバイスを本発明に用いる場合には、強誘電体ゲートトランジスタでは、ソースおよびドレインが読み出しの端子になり、空乏層変化を利用するデバイスの場合には、横手方向の半導体の抵抗変化が検知できる方向が読み出し端子となる。また、いずれも、ゲート電極と基板間に電位を印加することによって、強誘電体の分極を反転させる。
【００８３】
書き込み動作と読み出し動作が異なった端子を用いることが可能である４端子素子であると本発明に適用可能である。
【００８４】
以上のように、書き込み動作では、強誘電体の分極が生じるように強誘電体に加わる電界が強誘電体の抗電界以上となるように設定しておく。
【００８５】
一方読み出し動作では、第二の書き込み線１６と第三の書き込み線１７をフローティング状態あるいは、接地状態などの同電位としたのちに、第一の実施の形態の場合と同様に読み出すことができる。
【００８６】
以上のように、第二の書き込み線１６と第三の書き込み線１７を強誘電体の分極を生じさせるように用いて、データの書き込みを行うため、書き込み動作と読み出し動作は同一ラインを使用しないため、独立に制御できることとなる。
【００８７】
【発明の効果】
以上の様に、本発明の抵抗変化素子を用いたメモリセルとその制御方法によれば、ロジック回路中に組み込み易くかつ簡便な回路構成のメモリセルとその駆動方法が実現できることとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による抵抗変化素子を用いたメモリセルの回路図
【図２】相変化材料を用いた抵抗変化素子の断面概念図
【図３】本発明の第１の実施形態ににおける抵抗変化素子を用いたメモリセルの書き込みおよび読み出しのタイミングチャート
【図４】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図５】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図６】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図７】本発明の第一の実施の形態における抵抗変化素子を用いたメモリセルの回路図の別形態を示す図
【図８】本発明の第二の実施の形態における抵抗変化素子を用いたメモリセルの回路図を示す図
【図９】強誘電体をゲート酸化膜の一部に用いたＭＯＳトランジスタの断面概念図
【図１０】強誘電体と半導体を用いた抵抗変化素子の断面概念図
【図１１】従来の抵抗変化素子を用いたメモリ回路図
【符号の説明】
１ 第一の電圧印加線
２ 第一の電圧印加線
３ 書き込み線
４ 抵抗変化素子
５ 入力トランジスタ
６ 中間ノード
７ 出力トランジスタ
８ 出力制御線
９ 出力線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory cell in which a change in resistance value is used as storage information using a variable resistance element and a control method thereof.
[0002]
[Prior art]
2. Description of the Related Art In recent years, demand for nonvolatile memories has been increasing, mainly due to the spread of portable devices. As a nonvolatile memory, a flash memory, a memory using ferroelectric polarization called FERAM, a memory using magnetic resistance called MRAM, and a memory using a phase change material have been developed or proposed. Is coming.
[0003]
When these memories are used as large-capacity memories, a circuit configuration as shown in FIG. 10 is used. For example, in a phase change memory, a memory cell is selected by a word line (WL), a bit line (BL) is boosted, writing is performed on a resistance change element, and reading is performed at a potential different from that of writing the bit line. After the voltage is boosted, the word line is turned on, and the potential change of the bit line is sensed by the sense circuit to read information. In accordance with the difference in the principle of the element for changing the resistance, a line for writing is further added to this circuit.
[0004]
Since the above circuit has a simple configuration, it is suitable for a large-capacity memory.
[0005]
[Patent Document 1]
JP-A-9-232398
[Problems to be solved by the invention]
However, the conventional memory cell has the following disadvantages.
[0007]
When a memory cell using a variable resistance element is applied to a logic circuit, a sense circuit must be provided. For this reason, there is a problem in that application to a logic circuit is difficult because the sense circuit is large.
[0008]
In other words, when applied to a logic circuit, especially in data reading, it is necessary to drive the next-stage logic circuit, and not only is a large sense circuit unsuitable, but also the output drive capability is questioned.
[0009]
An object of the present invention is to propose a memory cell using a variable resistance element which is most suitable for being incorporated in a logic circuit, and a control method thereof.
[0010]
[Means for Solving the Problems]
A memory cell using the variable resistance element of the present invention includes at least a write line, a first voltage application line, a second voltage application line, and an output line, and an input transistor having a gate connected to the write line; A variable resistance element connected to the input transistor; and an output transistor connected to an intermediate node between the variable resistance element and the input transistor. Data is prepared for the first voltage application line and the second voltage application line, writing is performed using the write line, and an intermediate node between the resistance change element and the input transistor is connected to the output transistor. Therefore. Since the output of the stored data is output via the output transistor, the data can be output immediately to the next circuit even in the logic circuit.
[0011]
A memory cell using the variable resistance element according to the present invention is characterized in that a read control transistor is provided between an intermediate node and the variable resistance element. By adopting such a configuration. The intermediate node is separated from the phase change element by the input transistor, the output transistor, and the read control transistor. Therefore, the potential of the intermediate node at the time of reading can be held for a short time.
[0012]
A memory cell using the variable resistance element of the present invention includes an inverter as an output transistor. Since the inverter is an output transistor, it is possible to efficiently output the potential of the input intermediate node.
[0013]
In a memory cell using the variable resistance element of the present invention, the variable resistance element uses a material whose resistance changes depending on a crystal state. Since the resistance can be changed by changing the crystal state, the resistance can be changed using external energy.
[0014]
A memory cell using the variable resistance element according to the present invention is characterized in that the variable resistance element is a material whose resistance changes depending on a crystal state, and the change in the crystal state is caused by a voltage or a current pulse. Since the crystal state is changed by heat generated by a voltage or current pulse, there is an advantage that it can be easily introduced into a semiconductor circuit.
[0015]
The memory cell using the variable resistance element of the present invention uses a variable resistance element that changes the length of a depletion layer of a semiconductor layer by polarization of a ferroelectric to change resistance. Since the writing operation is performed by the pair of second data lines for the polarization of the ferroelectric, the writing and reading can be performed separately. Further, since the resistance is changed by controlling the thickness of the depletion layer of the semiconductor layer, it can be realized if the semiconductor layer is formed separately from the layer where the transistor is formed, and has an advantage that it can be easily manufactured. .
[0016]
The memory cell using the variable resistance element of the present invention realizes the variable resistance element by controlling the on / off of the transistor by the polarization of the ferroelectric as the variable resistance element, and has a second pair of write lines. . for that reason. In addition to the advantages that writing and reading can be performed separately, it has the advantages that it can be manufactured in the same manner as other transistors and that electrical characteristics such as resistance can be easily designed.
[0017]
In a method of controlling a memory cell using a variable resistance element according to the present invention, write data is distinguished by the length of a pulse applied to a write line.
[0018]
Since the resistance value of the variable resistance element can be changed according to the length of the pulse applied to the write line, it is not necessary to change the first voltage application according to the write data, and a simple operation can be performed. Become.
[0019]
A method of controlling a memory cell using a variable resistance element according to the present invention is characterized in that the voltage applied to the first applied voltage line has a different value according to data. Since the voltage applied to the first applied voltage line has a different value according to data, data can be written with only one type of pulse to the write line.
[0020]
A memory cell control method using a variable resistance element according to the present invention is characterized in that writing and reading are distinguished by changing a voltage applied to a second applied voltage line. Reading and writing can be distinguished by the applied voltage to the second applied voltage line, so that reading and writing can be performed without changing the applied voltage to the first applied voltage line or the length of the applied pulse to the writing line. Writing can be distinguished, and reading and writing mode conversion can be easily performed.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a memory cell using a variable resistance element and a control method thereof according to an embodiment of the present invention will be described.
[0022]
(First Embodiment)
FIG. 1 is a circuit diagram of a memory cell using a variable resistance element according to the first embodiment of the present invention.
[0023]
In FIG. 1, 1 is a first voltage application line, 2 is a second voltage application line, 3 is a write line, 4 is a variable resistance element, 5 is an input transistor, 6 is an intermediate node, 7 is an output transistor, and 8 is An output control line 9 is an output line.
[0024]
The input transistor 5 is connected to the first voltage application line 1 and the variable resistance element 4, and the resistance variable element 4 is connected to the input transistor 5 and the second voltage application line 2, and The intermediate node 6 of the variable element 4 is connected to the output transistor 7.
[0025]
First, the write operation will be described below.
[0026]
In writing, a voltage pulse or a current pulse is applied so as to generate a potential difference between the first voltage application line 1 and the second voltage application line 2.
[0027]
At this time, as an example easily applied to the logic circuit, logically opposite data is prepared for the first voltage application line 1 and the second voltage application line 2. This is similar to the operation of a flip-flop such as an SRAM. After a potential difference is generated between the first voltage application line 1 and the second voltage application line 2, a pulse is applied to the write line 3 to turn on the input transistor 5.
[0028]
At this time, the pulse applied to the write line 3 turns on the input transistor 5 while the current flows through the resistance change element 4. That is, in the case of an element whose resistance changes by applying a current or voltage flowing through the resistance change element 4, a voltage is applied to the write line 3 for a time required to cause a resistance change, and the input transistor 4 is turned on. The writing operation is performed by turning it on.
[0029]
Hereinafter, a case where a phase change material is used as the resistance change element 4 will be described. The principle of the resistance change of the phase change material will be briefly described.
[0030]
A phase change material has a different resistance between an amorphous state and a crystalline state, and changes the resistance by changing its phase. It is usually used for optical disks and the like, and a typical system is a Ge-Te-Sb system.
[0031]
Hereinafter, Ge 2 Sb 2 Te 5 will be described as an example.
[0032]
In an optical disk, a laser beam is irradiated to a phase-change material to increase the temperature, and is melted and rapidly cooled to be in an amorphous state, and when irradiated for a shorter time or with low power, crystallization occurs to lower the resistance.
[0033]
In the case of an optical disk, an optical change is read, but in the present invention, its electrical properties are used.
[0034]
FIG. 2 is a schematic cross-sectional view of a wiring region of a semiconductor element, and unnecessary portions such as a transistor portion are omitted.
[0035]
In FIG. 2, 21a to 21c are interlayer films, 22 is an Al wiring, 23 is a lower barrier metal, contact holes 24 and 25 are upper barrier metals, 26 is an upper wiring, and 27 is a phase change material.
[0036]
To explain this manufacturing method, first, an Al wiring 22 is formed on an interlayer film 21a, and TiAlN is formed thereon as a barrier metal 23 for preventing diffusion of Al and a phase change material. After the interlayer film 21b is formed thereon, a contact hole 24 is formed, and Ge 2 Sb 2 Te 5 is formed by sputtering while keeping the substrate temperature at room temperature. After that, the Ge 2 Sb 2 Te 5 material other than the contact portion is etched by etching or CMP, and the upper barrier metal 25 and the upper wiring 26 are formed again from above.
[0037]
What is important here is that by applying a voltage pulse or a current pulse, Ge 2 Sb 2 Te 5 phase Joule heat is generated, the amorphization by crystallization or melt extraction state of Ge 2 Sb 2 Te 5 phase by the heat It is to cause.
[0038]
The specific resistance is about 100 Ω · cm in the amorphous state and about 0.05 Ω · cm in the crystal state in which crystallization has occurred, and a two- to three-digit resistance change occurs in the high resistance state and the low resistance state.
[0039]
Therefore, when a long pulse is applied by applying a long pulse to the write line 3 to lengthen the ON time of the input transistor 5, after the temperature reaches a molten state, it becomes amorphous by rapid cooling due to a pulse break. The state becomes high resistance. In addition, by applying a short pulse to the write line 3 to shorten the ON time of the input transistor 5, when a short pulse is applied, the temperature rises to the crystallization temperature and the resistance decreases.
[0040]
Here, if a shorter pulse or a low voltage below a certain threshold value, no crystallization occurs.
[0041]
This value is determined by heat conduction or heat transfer, and temperature rise due to applied current or applied voltage. In other words, in order to perform the circuit operation of the present invention, when the voltage is a power supply voltage, a long pulse can be distinguished from a high resistance due to amorphization due to melting and quenching, and a short pulse can be distinguished from a low resistance due to crystallization. At the same time, a similar difference can be made depending on the potential. Therefore, the film thickness, the material composition ratio, and the like are changed by thermal design of the cell portion so that a change in resistance occurs in accordance with the operation.
[0042]
By forming a phase change material near the surface of the semiconductor chip, the resistance can be changed by an external laser or the like.
[0043]
As described above, in the memory cell using the resistance change element using the resistance change element using the phase change material and the control method thereof, the rate of change of resistance can be two digits or more, and the voltage or It is characterized by the simplest circuit configuration because it can be performed with current pulses and readout can be performed with the same terminal.
[0044]
FIG. 3 shows a timing chart of a write operation when the resistance change element 4 using the above-described phase change material is used. In the timing chart of FIG. 3, the first voltage application line 1 is AL1, the second voltage application line 2 is AL2, the write line 3 is WL, the intermediate node is NL, the output control line 8 is OE, and the output line 9 is OL. It is written. The high resistance state of the resistance change element 4 is indicated by H, and the low resistance state of the resistance change element 4 is indicated by L.
[0045]
In Write 1, a relatively short pulse is applied to the write line 3 (WL) while a voltage is applied to the first voltage application line 1. In this case, since the ON time of the input transistor 5 is relatively short, the temperature of the variable resistance element 4 rises to the crystallization temperature and the resistance is reduced.
[0046]
In the writing 2, a relatively long pulse is applied to the writing line 3 (WL) in a state where a voltage is applied to the first voltage application line 1. In this case, since the ON time of the input transistor 5 is relatively long, the resistance change element 4 is made to have a high resistance by being made amorphous by melting and quenching.
[0047]
In FIG. 3, only the first voltage application line 1 is changed. However, inverted data may be prepared so as to be used in a normal flip-flop circuit. , The low resistance state and the high resistance state are changed. Further, in order to improve the voltage applied to the resistance change element 4, the voltage applied to the write line 3 is increased. It is also possible to change between the low resistance state and the high resistance state by changing the voltage applied to the first voltage application line 1 or the second voltage application line 2. A writing method using the above combination is also effective.
[0048]
That is, applying a high voltage to the writing line 3 to increase the potential difference between the first voltage applying line 1 and the second voltage applying line 2 and reduce the pulse width applied to the writing line 3 This facilitates setting to a high resistance state.
[0049]
In the resistance change element 4 of the phase change type, on the principle of the resistance change, the crystal state may be changed between the crystal and the amorphous by controlling the heat generation by the pulse width or the applied voltage.
[0050]
At that time, it is desirable that the output transistor 7 is turned off.
[0051]
Therefore, in the case of controlling with a pulse width, it is possible to change to a high resistance state by applying a long write pulse and to a low resistance state by applying a short pulse time, and the resistance is “high” or “low”. May be associated with the logical data. If an intermediate resistance value is used, multi-valued or analog data can be held.
[0052]
Next, a read operation will be described.
[0053]
The read operation of the variable resistance element 4 having changed resistance is as follows.
[0054]
A potential difference is generated in the first voltage application line 1 or the second voltage application line 2 and a voltage pulse is applied to the write line 3 to turn on the input transistor 5. This is performed by applying a pulse to the write line 3 or applying a voltage lower than that at the time of writing.
[0055]
By performing the above-described read operation, a current flows through the variable resistance element 4, but the potential generated at the intermediate node 6 differs depending on the resistance value at that time. That is, the potential difference given to the first voltage application line 1 and the second voltage application line 2 is distributed according to the on-resistance value of the input transistor 5 and the resistance value of the variable resistance element 4, appear. At this time, a pulse is simultaneously applied to the output control line 8 to turn on the output transistor 7, so that the output is output to the output line 9 via the output transistor 7. At this time, by considering the distribution of the resistance value, it is possible to generate a potential logically equivalent to a binary value, which can be used immediately as input data of the next-stage circuit, so that application to the circuit is easy. It is. It is important to increase the voltage of the write line 3 more than the normal voltage in order to improve the write speed in order to ensure the application of the voltage to the phase change element 4.
[0056]
In addition, a recall method indicating a nonvolatile operation will be described.
[0057]
The recall operation can be performed by the same operation as the read operation described above.
[0058]
The recall operation is a function of reading out stored data again when the power of the circuit is turned off and then turned on again. In the recall operation, reading can be performed in the same procedure as a normal read operation, and no special operation is required at the time of recall.
[0059]
Further, the writing and reading methods can be realized as follows.
[0060]
In writing, writing is realized by a pulse width, a writing voltage, or a combination of a writing voltage and a pulse width.
[0061]
That is, by changing the pulse width to the write line 3, a method of distinguishing a logical value of 1 or 0, a potential difference between the first voltage application line 1 and the second voltage application line 2, A method of making the voltage applied to the resistance change element 4 correspond to a logical value of 1 or 0 when the voltage is high or low, or changing a potential difference between the first voltage application line 1 and the second voltage application line 2 At the same time, there is a method of writing logic data by changing the pulse length applied to the write line 3.
[0062]
Which method is selected depends on the thermal design of the resistance change element 4 and the peripheral drive circuit (FIG. 4) in order to lower or increase the resistance so that the writing and reading reliability of the resistance change element 4 is improved. (Not shown).
[0063]
As described above, in the memory cell using the variable resistance element and the control method thereof according to the first embodiment of the present invention, a nonvolatile circuit that can be easily incorporated in a circuit with a simple circuit and simple control A memory cell can be realized.
[0064]
Further, as a circuit configuration having the same effect as the first embodiment, the same operation can be performed even in the embodiments shown in FIGS.
[0065]
FIG. 4 is characterized in that a read control transistor 10 is provided between the intermediate node 6 and the variable resistance element 4, and the read control transistor 10 is turned on / off by a read control line 11. Therefore, the intermediate node 6 is separated from the variable resistance element 4 by the control transistor 10, and a current flows through the variable resistance element 4 to generate a potential at the intermediate node 6 at the time of reading. When the input transistor 5 and the read control transistor 10 are turned off, the potential of the intermediate node 6 can be held for a short time. Therefore, the data can be temporarily latched.
[0066]
In FIG. 5, since the output inverter 12 is used as the output transistor 7, it is possible to amplify the output data. In FIG. 6, the second voltage application line 2 is connected to the second voltage application line 2 by the control line 13. Is provided, the voltage applied to the variable resistance element 4 can be further temporally controlled. In FIG. 7, an output inverter that can be output controlled by a clock is used. Therefore, the read operation can be performed synchronously.
[0067]
(Second embodiment)
A second embodiment of the present invention will be described below with reference to FIGS. 8, 9, and 10.
[0068]
The difference from the first embodiment is that the thickness of the depletion layer of the semiconductor is changed by the ferroelectric gate transistor using a ferroelectric as at least a part of the gate oxide film as the variable resistance element 4 or the polarization of the ferroelectric. By doing so, the device is characterized in that the resistance of the semiconductor layer is changed.
[0069]
FIG. 8 differs from the first embodiment in that a second write line 16 and a third write line 17 are added.
[0070]
In the second embodiment, since the resistance of the semiconductor layer is controlled by the polarization of the ferroelectric, the polarization of the ferroelectric is generated by the second write line 16 and the third write line 17. .
[0071]
In the second embodiment, the variable resistance element 4 is configured by polarization of a ferroelectric. The principle will be described below.
[0072]
FIG. 9 is a conceptual sectional view of a ferroelectric gate transistor.
[0073]
FIG. 9 shows an MFMIS structure in which an insulating film 31, a floating electrode 32, a ferroelectric 33, and an upper electrode 34 are sequentially formed on a semiconductor substrate made of silicon.
[0074]
This is one in which a part of a gate oxide film of a MOS transistor formed on a silicon substrate is replaced with a ferroelectric film 33.
[0075]
It is called an MFS type because of the structure of the gate electrode (M) -ferroelectric (F) -semiconductor substrate (S) in which the ferroelectric is formed directly on silicon. In addition, since it is difficult to form a ferroelectric directly on a semiconductor substrate such as a silicon substrate, an MFIS structure in which an insulating film layer (I) is formed between silicon substrates, and an MFMIS having a floating electrode There is a structure.
[0076]
These devices apply an electric field between the gate and the substrate to reverse the polarization of the ferroelectric. The electric charge is induced directly in the semiconductor or in the insulating film layer by this polarization to control the on / off of the transistor. Here, detailed description is omitted.
[0077]
On the other hand, FIG. 10 shows a conceptual diagram of a sectional structure of a device in which the thickness of a depletion layer of a semiconductor layer is changed by polarization of a ferroelectric substance.
[0078]
In FIG. 10, 41 is a semiconductor layer, 42 is a ferroelectric layer, 43 is an upper electrode, 44 is a gate, 45 is a substrate, 46 is a first terminal, and 47 is a second terminal. Similar to the ferroelectric gate transistor described with reference to FIG. 7, a structure in which an insulator layer is interposed between a ferroelectric and a semiconductor may be used.
[0079]
When a voltage is applied between the gate 44 and the substrate 45 to reverse the polarization of the ferroelectric, the thickness of the depletion layer of the semiconductor layer 41 changes. At this time, the resistance value of the semiconductor layer 41 in the in-plane direction changes considerably according to the thickness change of the depletion layer. That is, writing is performed between the gate 44 and the substrate 45, and reading of the resistance value is performed between the first terminal 46 and the second terminal 47.
[0080]
In this case, unlike the case where a transistor is formed on a normal silicon substrate, only the change in the thickness of the depletion layer of the semiconductor is utilized, so that the choice of the semiconductor material is widened.
[0081]
An oxide semiconductor such as AlN, ZnO, and InO 2 may be used instead of silicon.
[0082]
When a device using a semiconductor and a ferroelectric as described above is used in the present invention, in a ferroelectric gate transistor, a source and a drain serve as read terminals, and in a device using a depletion layer change, The direction in which the change in the resistance of the semiconductor in the lateral direction can be detected is the readout terminal. In each case, the polarization of the ferroelectric is reversed by applying a potential between the gate electrode and the substrate.
[0083]
The present invention can be applied to a four-terminal element which can use different terminals for a writing operation and a reading operation.
[0084]
As described above, in the writing operation, the electric field applied to the ferroelectric is set so as to be greater than the coercive electric field of the ferroelectric so that the polarization of the ferroelectric occurs.
[0085]
On the other hand, in the read operation, after the second write line 16 and the third write line 17 are set to the same potential in a floating state or a ground state, reading can be performed in the same manner as in the first embodiment.
[0086]
As described above, since data is written using the second write line 16 and the third write line 17 so as to cause polarization of the ferroelectric, the write operation and the read operation do not use the same line. Therefore, it can be controlled independently.
[0087]
【The invention's effect】
As described above, according to the memory cell using the variable resistance element of the present invention and the control method thereof, it is possible to realize a memory cell having a simple circuit configuration that can be easily incorporated in a logic circuit and a driving method thereof.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a memory cell using a variable resistance element according to a first embodiment of the present invention; FIG. 2 is a conceptual cross-sectional view of a variable resistance element using a phase change material; FIG. FIG. 4 is a timing chart of writing and reading of a memory cell using the variable resistance element according to the embodiment of the present invention. FIG. 4 is another circuit diagram of a memory cell using the variable resistance element according to the first embodiment of the present invention. FIG. 5 is a diagram showing another embodiment of a circuit diagram of a memory cell using the variable resistance element according to the first embodiment of the present invention. FIG. 6 is a diagram showing the variable resistance element according to the first embodiment of the present invention. FIG. 7 is a diagram showing another form of the circuit diagram of the used memory cell. FIG. 7 is a diagram showing another form of the circuit diagram of the memory cell using the variable resistance element according to the first embodiment of the present invention. Variable resistance element according to the second embodiment FIG. 9 is a circuit diagram of a memory cell used. FIG. 9 is a conceptual cross-sectional view of a MOS transistor using a ferroelectric as a part of a gate oxide film. FIG. 10 is a cross-sectional view of a resistance change element using a ferroelectric and a semiconductor. Conceptual diagram [FIG. 11] Memory circuit diagram using a conventional variable resistance element [Explanation of reference numerals]
REFERENCE SIGNS LIST 1 first voltage application line 2 first voltage application line 3 write line 4 variable resistance element 5 input transistor 6 intermediate node 7 output transistor 8 output control line 9 output line
