KR100679831B1 - Top inspection method for well pattern in semiconductor device - Google Patents
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Abstract
Description
도 1은 본 발명의 반도체 소자의 웰 패턴의 상부 검사 방법을 설명하기 위한 흐름도이고, 1 is a flowchart illustrating a method of inspecting a top of a well pattern of a semiconductor device according to the present invention;
도 2는 도 1의 완성된 반도체 소자를 나타낸 단면도이고, FIG. 2 is a cross-sectional view of the completed semiconductor device of FIG. 1;
도 3은 도 2의 액티브 영역이 노출된 반도체 소자를 나타낸 단면도이고,3 is a cross-sectional view illustrating a semiconductor device in which an active region of FIG. 2 is exposed;
도 4는 본 발명의 반도체 소자의 웰 패턴의 상부 검사 방법에 의한 검사한 반도체 기판의 표면을 도시한 도면이고, 4 is a view showing the surface of the semiconductor substrate inspected by the upper inspection method of the well pattern of the semiconductor device of the present invention,
도 5는 도 4와의 비료를 위해 정상적인 웰 패턴을 갖는 반도체 기판의 표면을 도시한 도면이다. FIG. 5 illustrates a surface of a semiconductor substrate having a normal well pattern for fertilizer with FIG. 4.
본 발명은 반도체 소자의 불량 분석 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 웰 패턴의 상부 검사 방법에 관한 것이다.The present invention relates to a defect analysis method of a semiconductor device, and more particularly, to a method for inspecting a top of a well pattern of a semiconductor device.
일반적으로, 반도체 소자의 제조 공정 동안에는 반도체 기판에는 반도체 소자를 구성하기 위해서 여러 번의 이온주입(Implant) 공정이 수행된다. 이에 따라, 상기 반도체 기판에는 다양한 웰 패턴(영역), 즉 P형 웰 패턴(영역), N형 웰 패턴(영역)이 형성된다. In general, during the fabrication process of a semiconductor device, a plurality of ion implantation processes are performed on a semiconductor substrate to form a semiconductor device. Accordingly, various well patterns (regions), that is, P-type well patterns (regions) and N-type well patterns (regions) are formed on the semiconductor substrate.
그런데, 상기 반도체 소자를 완성한 후에 상기 반도체 소자를 불량 분석할 때, 상기 반도체 기판에 형성되어 있는 웰 패턴의 이상 유무를 상부에서 검사(Inspection) 하는 방법은 극히 제한적이다. 예를 들어, 상기 반도체 소자의 불량 분석시 웰 패턴의 이상 유무는 반도체 소자를 수직으로 절단한 후, 그라인딩하고 에칭하여 SEM 등의 장비로 관찰하여 판단한다. However, when the semiconductor device is poorly analyzed after completing the semiconductor device, a method of inspecting an abnormality of a well pattern formed on the semiconductor substrate from the top is extremely limited. For example, in the failure analysis of the semiconductor device, abnormality of the well pattern may be determined by vertically cutting the semiconductor device, grinding and etching, and then observing the same by using a device such as an SEM.
그러나, 이러한 방법은 완성된 반도체 소자를 절단할 때 절단되는 것이 일정하지 않고 그라인딩하는 것도 균일하지 않다. 또한, 완성된 반도체 소자의 절단면을 식각할때도 식각 시간이나 식각액의 상태에 따라 많이 다르기 때문에 웰 패턴의 이상유무를 판단하는 것이 거의 불가능하다. However, this method is not consistent in cutting when cutting a finished semiconductor device, and grinding is not uniform. In addition, even when etching the cut surface of the completed semiconductor device is very different depending on the etching time or the state of the etching liquid, it is almost impossible to determine the abnormality of the well pattern.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 완성후 불량 분석할 때 상부에서 웰 패턴의 이상 유무를 용이하게 검사할 수 있는 반도체 소자의 웰 패턴의 상부 검사 방법을 제공하는 데 있다. Accordingly, an aspect of the present invention is to provide an upper inspection method of a well pattern of a semiconductor device, which can easily inspect whether there is an abnormality in a well pattern at the top when performing a defect analysis after completion of the semiconductor device.
상기 기술적 과제를 달성하기 위하여, 본 발명은 N-모스 및 P-모스 소자가 완성된 반도체 소자(기판)의 상부 표면을 식각하여 제거함으로써 액티브 영역을 노출시킨다. 상기 액티브 영역이 노출된 반도체 기판을 실리콘 식각액을 이용하여 식각하여 웰 패턴들 별로 식각율 차이를 발생시킨다. 상기 웰 패턴들의 식각율 차이 에 따라 상기 웰 패턴들의 이상 유무를 판단한다.In order to achieve the above technical problem, the present invention exposes the active region by etching and removing the upper surface of the semiconductor device (substrate) in which the N-MOS and P-MOS devices are completed. The semiconductor substrate exposed to the active region is etched using a silicon etchant to generate an etch rate difference for each well pattern. The abnormality of the well patterns may be determined according to the difference in the etch rate of the well patterns.
상기 액티브 영역을 노출시키기 위한 상기 반도체 기판의 표면 식각은 불화수소산 용액(HF 용액)을 이용하여 수행할 수 있다. 상기 실리콘 식각액은 불화수소산 용액, 질산용액 및 아세트산 용액을 1: 3: 10의 부피 비율로 혼합한 혼합 용액을 이용할 수 있다. 상기 액티브 영역을 노출시키기 위한 상기 반도체 기판의 표면 식각후에 상기 반도체 기판을 질소나 압축 공기를 이용하여 세정할 수 있다.Surface etching of the semiconductor substrate for exposing the active region may be performed using hydrofluoric acid solution (HF solution). The silicon etching solution may be a mixed solution obtained by mixing a hydrofluoric acid solution, a nitric acid solution, and an acetic acid solution in a volume ratio of 1: 3: 10. After etching the surface of the semiconductor substrate to expose the active region, the semiconductor substrate may be cleaned using nitrogen or compressed air.
상술한 바와 같이 본 발명은 반도체 소자의 완성후 불량 분석할 때, 액티브 영역이 노출될 때까지 식각하고 실리콘 식각액으로 웰 패턴들 별로 식각율 차이를 발생시켜 상부에서 웰 패턴의 이상 유무를 용이하게 검사할 수 있다.As described above, according to the present invention, when the defect is analyzed after completion of the semiconductor device, the active region is etched until the active region is exposed, and the etching rate difference is generated for each well pattern with a silicon etchant to easily inspect the abnormality of the well pattern from the top. can do.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 도 1은 본 발명의 반도체 소자의 웰 패턴의 상부 검사 방법을 설명하기 위한 흐름도이고, 도 2는 도 1의 완성된 반도체 소자를 나타낸 단면도이고, 도 3은 도 2의 액티브 영역이 노출된 반도체 소자를 나타낸 단면도이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a flowchart illustrating a method of inspecting a top pattern of a well pattern of a semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view illustrating a completed semiconductor device of FIG. 1, and FIG. 3 is a semiconductor device in which an active region of FIG. It is sectional drawing which shows.
구체적으로, N-모스 및 P-모스 소자가 완성된 반도체 소자를 준비한다(스텝 100). n-모스 소자 및 p-모스 소자가 완성된 반도체 소자의 일 예로 도 2를 도시한다. 도 2에서는 반도체 기판(200)의 좌측 부분은 N-모스(NMOS)이고, 우측 부분은 P-모스(PMOS)이고, 트랜치 분리층(202)으로 분리되어 있다. 상기 N-모스에는 p웰 영역(패턴, 204)이 위치하고, P-모스에는 N-웰 영역(패턴, 206)이 위치한다. Specifically, a semiconductor device in which N-MOS and P-MOS devices are completed is prepared (step 100). 2 shows an example of a semiconductor device in which an n-MOS device and a p-MOS device are completed. In FIG. 2, the left portion of the
상기 N-모스 및 P-모스에는 각각 N-소오스/드레인 영역(208) 및 P-소오스/드레인 영역(210)이 위치한다. 상기 N-모스 및 P-모스에는 각각 N-게이트 스택(212) 및 P-게이트 스택(214)이 위치한다. 상기 N-모스 및 P-모스의 상부에는 플라즈마 인핸스트(Plasma enhanced) 질화막(216) 및 BPSG막(218)으로 보호막이 형성되어 있다.N-source and
상기 완성된 반도체 소자(기판, 200)의 상부 표면을 식각하여 제거함으로써 액티브 영역(220)을 노출시킨다(스텝 120). 상기 액티브 영역(220)을 노출시키기 위한 상기 반도체 기판(200)의 상부 표면 식각은 49%의 불화수소산(HF, Hydrofluoric Acid) 용액을 이용하여 수행한다. 다시 말해, 이온 주입 공정중 웰 패턴의 이상여부를 상부에서 검사하기 위해 49% HF 용액에 반도체 기판(200)을 약 3~4분 담가(Dip) 하여 액티브 영역 위의 모든층을 제거한다. The upper surface of the completed semiconductor device (substrate) 200 is etched and removed to expose the active region 220 (step 120). The upper surface of the
일 예로, 도 3은 도 2의 반도체 소자(기판, 200)의 액티브 영역(220)이 노출된 상태를 나타낸 도면이다. 도 3에 보듯이, 도 2의 완성된 소자에서 보호막(216, 218) 및 게이트 스택(212, 214)이 식각되어 제거됨으로써 액티브 영역(220)이 노출된 상태이다. 도 2에서는, N-소오스/드레인 영역(208) 및 P-소오스/드레인 영역(210) 상의 실리사이드층(222)이 남아있는 것으로 도시하였으나, 이를 식각할수도 있고 그렇지 않을 수도 있다. For example, FIG. 3 is a diagram illustrating an exposed state of the
이어서, 상기 반도체 기판(200)을 불화수소산 용액에 담글(Dip)때 발생할 수 있는 잔여물을 제거하기 위해 질소나 압축공기를 건(Gun)을 이용하여 반도체 기판(200)을 클리닝한다(스텝 140). 상기 클리닝 공정은 필요에 따라 수행하지 않을 수도 있다. Subsequently, the
다음에, 상기 액티브 영역(220)이 노출된 반도체 기판(200)을 실리콘 식각액 을 이용하여 식각하여 웰 패턴들 별로 식각율 차이를 발생시킨다(스텝 160). 다시 말해, 상기 액티브 영역(220)이 노출된 반도체 기판(200)을 실리콘 식각액에 약10 내지 15분 담가 웰 패턴별로 식각율 차이를 발생시킨다. Next, the
상기 웰 패턴들은 각각 불순물의 종류, 불순물의 농도 및 불순물 주입 에너지에 따라 식각율 차이가 발생된다. 상기 실리콘 식각액은 49%의 불화수소산 용액, 질산(Nitric Acid )용액 및 아세트산( Acetic Acid ) 용액을 1: 3: 10의 부피 비율로 혼합한 혼합 용액을 이용한다. Each of the well patterns may have an etch rate difference depending on the type of impurities, concentration of impurities, and impurity implantation energy. The silicon etching solution uses a mixed solution of 49% hydrofluoric acid solution, nitric acid solution, and acetic acid solution in a volume ratio of 1: 3: 10.
상기 웰 패턴들의 식각율 차이에 따라 상기 웰 패턴들의 이상 유무를 판단한다(스텝 180). 상기 웰 패턴들의 이상 유무는 다음과 같은 예를 이용하여 설명한다.The abnormality of the well patterns is determined according to the difference in the etch rate of the well patterns (step 180). The abnormality of the well patterns will be described using the following example.
도 4는 본 발명의 반도체 소자의 웰 패턴의 상부 검사 방법에 의한 검사한 반도체 기판의 표면을 도시한 도면이고, 도 5는 도 4와의 비료를 위해 정상적인 웰 패턴을 갖는 반도체 기판의 표면을 도시한 도면이다.4 is a view showing the surface of the semiconductor substrate inspected by the upper inspection method of the well pattern of the semiconductor device of the present invention, Figure 5 is a view showing the surface of the semiconductor substrate having a normal well pattern for fertilizer with Figure 4 Drawing.
도 4에 도시한 바와 같이, 본 발명의 반도체 소자의 웰 패턴의 상부 검사 방법에 의한 검사한 반도체 기판의 표면은 참조번호 300으로 표시한 바와 같이 웰 패턴, 예컨대 N-웰 패턴의 불량 부분이 나타나 있다. 이에 반하여, 도 5는 도 4와 다르게 참조번호 350으로 도시한 웰 패턴의 불량 부분이 나타나 있지 않음을 알 수 있다. As shown in FIG. 4, the surface of the semiconductor substrate inspected by the upper inspection method of the well pattern of the semiconductor device of the present invention shows a defective portion of a well pattern, for example, an N-well pattern, as indicated by
상술한 바와 같이 본 발명은 반도체 소자의 완성후 불량 분석할 때, 액티브 영역이 노출될 때까지 식각하고 실리콘 식각액으로 웰 패턴들 별로 식각율 차이를 발생시켜 상부에서 웰 패턴의 이상 유무를 용이하게 검사할 수 있다. As described above, according to the present invention, when the defect is analyzed after completion of the semiconductor device, the active region is etched until the active region is exposed, and the etching rate difference is generated for each well pattern with a silicon etchant to easily inspect the abnormality of the well pattern from the top. can do.
이러한 반도체 소자의 웰 패턴의 상부 검사 방법을 이용하면 웰 이온 주입 공정의 이상 현상에 대한 분석시간을 단축하여 제조 공정에 발생하는 시간이나 비용 손실을 줄일 수 있다. Using the upper inspection method of the well pattern of the semiconductor device, it is possible to shorten the analysis time for the abnormal phenomenon of the well ion implantation process, thereby reducing the time or cost loss in the manufacturing process.
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