KR100664797B1 - Method for inspecting a gate oxide layer in a semiconductor - Google Patents

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Abstract

A method of inspecting a defect of a gate oxide layer in a semiconductor device is provided to minimize generation of particles by removing an interlayer dielectric and a metal wiring through wet etching. A semiconductor device includes a gate oxide layer and a polycrystalline silicon layer(420) formed on a substrate(400), in which the substrate, the gate oxide layer, and the polycrystalline silicon layer are covered by an interlayer dielectric(430). The substrate is subjected to a wet etching process, until an upper portion of the polycrystalline silicon layer is exposed, thereby removing a portion of the interlayer dielectric. Particles are removed from the polycrystalline silicon layer and the interlayer dielectric. The polycrystalline silicon layer is removed to expose the gate oxide layer.

Description

반도체 소자의 게이트 산화막 결함 검사 방법{METHOD FOR INSPECTING A GATE OXIDE LAYER IN A SEMICONDUCTOR}Gate oxide defect inspection method of semiconductor device {METHOD FOR INSPECTING A GATE OXIDE LAYER IN A SEMICONDUCTOR}

도 1a 내지 도 1c는 종래 기술에 따른 게이트 산화막 검사 방법을 설명하기 위한 공정 단면도이며, 1A to 1C are cross-sectional views illustrating a method of inspecting a gate oxide film according to the related art.

도 2는 아이솔레이션 패턴을 갖는 반도체 소자를 전자 현미경으로 촬영한 도면이며, 2 is a view taken with an electron microscope of a semiconductor device having an isolation pattern,

도 3은 패턴의 밀집도가 높은 반도체 소자를 전자현미경으로 촬영한 도면이며,3 is a view taken with an electron microscope of a semiconductor device having a high density of patterns.

도 4a 내지 도 4d는 본 발명의 바람직한 실시 예에 따른 게이트 산화막 검사 과정을 도시한 공정 단면도이며, 4A to 4D are cross-sectional views illustrating a gate oxide inspection process according to an exemplary embodiment of the present invention.

도 5는 본 발명에 따라 게이트용 폴리실리콘막이 제거된 후 게이트 산화막을 전자현미경으로 촬영한 도면이다.5 is a view of the gate oxide film taken with an electron microscope after the gate polysilicon film is removed in accordance with the present invention.

본 발명은 반도체 소자 검사 방법에 관한 것으로, 특히 반도체 소자의 게이트 산화막 결함 검사 방법에 관한 것이다.The present invention relates to a semiconductor device inspection method, and more particularly, to a gate oxide film defect inspection method of a semiconductor device.

일반적인 반도체 소자의 가장 대표적인 것들 중 하나로스 모스 전계 효과 트랜지스터(MOSFET)가 있는데, 이 모스 전계 효과 트랜지스터는 실리콘 기판의 상부에 채널 영역이 존재하고, 이 채널 영역 양측으로 소스 영역 및 드레인 영역이 배치된다. 그리고 채널 영역 상부에는 게이트 산화막 및 게이트용 폴리실리콘막이 순차적으로 배치된다. 실리콘 기판의 소스 영역 및 드레인 영역, 게이트 산화막 및 게이트용 폴리실리콘막은 금속 적극과의 콘택 부분을 제외하고는 모두 층간 절연막에 의해 덮인다. 이와 같은 구조의 모스 전계 효과 트랜지스터에 있어서, 게이트 산화막이 모스 전계 효과 트랜지스터의 동작 특성에 중요한 영향을 끼친다는 것은 이미지 알려 있는 사실이다. One of the most representative ones of a general semiconductor device is a MOS field effect transistor (MOSFET), which has a channel region on top of a silicon substrate, and a source region and a drain region are disposed on both sides of the channel region. . The gate oxide film and the gate polysilicon film are sequentially disposed on the channel region. The source region and the drain region of the silicon substrate, the gate oxide film, and the gate polysilicon film are all covered by the interlayer insulating film except for the contact portion with the metal positive electrode. In the MOS field effect transistor having such a structure, it is known that the gate oxide film has an important effect on the operating characteristics of the MOS field effect transistor.

따라서, 게이트 산화막 내 결함이 있는 경우 이 결함은 소자의 동작에 치명적인 악영향을 끼칠 수 있으며, 이에 따라 게이트 산화막 내의 결함의 존재 여부를 정확하게 검사할 필요가 있다.Therefore, when there is a defect in the gate oxide film, the defect may have a fatal adverse effect on the operation of the device, and therefore, it is necessary to accurately check the existence of the defect in the gate oxide film.

이하, 첨부된 도면을 참조하여 종래의 게이트 산화막 검사 방법에 대해 설명한다.Hereinafter, a conventional gate oxide film inspection method will be described with reference to the accompanying drawings.

도 1a 내지 도 1c는 종래 기술에 따른 게이트 산화막 검사 방법을 설명하기 위한 공정 단면도이고, 도 2는 아이솔레이션 패턴을 갖는 반도체 소자를 전자 현미경으로 촬영한 도면이며, 도 3은 패턴의 밀집도가 높은 반도체 소자를 전자현미경으로 촬영한 도면이다.1A to 1C are cross-sectional views illustrating a method for inspecting a gate oxide film according to the related art, FIG. 2 is a view illustrating a semiconductor device having an isolation pattern under an electron microscope, and FIG. 3 is a semiconductor device having a high density of patterns. Is a picture taken with an electron microscope.

먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(100)의 상부 일정 영역에는 채널 영역(미도시)이 존재한다. 이 채널 영역 양쪽으로는 고농도의 불순물 영역인 소스 영역 및 드레인 영역(미도시)이 각각 배치된다. 실리콘 기판(100), 게이트 산화막(110) 및 게이트용 폴리실리콘막(120)은 층간 절연막(130)에 의해 모두 덮힌다. 도면에 나타나지는 않았지만, 소스 영역 및 드레인 영역은 층간 절연막을 관통하는 콘택에 의해 금속 전극과 전기적으로 연결된다. 마찬가지로 게이트용 폴리콘막(120) 또는 콘택을 통하여 상부의 금속 전극과 전기적으로 연결된다. 통상적으로 이와 같은 금속 전극은 다층의 배선 구조로 이루어진다.First, as shown in FIG. 1A, a channel region (not shown) exists in an upper predetermined region of the silicon substrate 100. Source regions and drain regions (not shown), which are high concentration impurity regions, are disposed on both sides of the channel region. The silicon substrate 100, the gate oxide film 110, and the gate polysilicon film 120 are all covered by the interlayer insulating film 130. Although not shown in the drawing, the source region and the drain region are electrically connected to the metal electrode by a contact passing through the interlayer insulating film. Likewise, the gate is electrically connected to the upper metal electrode through the polycon film 120 or the contact. Typically, such a metal electrode has a multilayer wiring structure.

도 1a에 도시된 바와 같이, 게이트 산화막(110)을 갖는 다층의 배선 구조에서 게이트 산화막(110)의 결함을 검사하기 위해 먼저 층간 절연막(130)의 상부에 배치된 금속배선 등의 막들과 층간 절연막의 일부를 물리적인 디-프로세서(de-process) 방법으로 제거함으로서, 도 1b에 도시된 바와 같이, 게이트용 폴리실리콘막(120)의 상부가 드러난다. 여기서, 물리적인 디-프로세서 방법의 예로서 사포를 이용하여 금속 배선 등의 막과 층간 절연막(120)을 제거하는 방법을 들 수 있다.As shown in FIG. 1A, in order to check for defects in the gate oxide film 110 in the multilayer wiring structure having the gate oxide film 110, interlayer insulating films and films such as metal wiring disposed on the interlayer insulating film 130 are firstly disposed. By removing a part of the by a physical de-process method, as shown in FIG. 1B, the upper portion of the gate polysilicon film 120 is revealed. Here, as an example of the physical de-processor method, a method of removing the film such as metal wiring and the interlayer insulating film 120 using sandpaper may be mentioned.

이후, 도 1c에 도시된 바와 같이, 폴리실리콘과 산화막 사이의 식각 선택비가 높은 케미컬을 이용하여 게이트 산화막(110)이 드러나도록 게이트용 폴리실리콘막(120)을 제거한다. Thereafter, as shown in FIG. 1C, the gate polysilicon layer 120 is removed to expose the gate oxide layer 110 by using a chemical having a high etching selectivity between the polysilicon and the oxide layer.

그런 다음, 분석자는 상기와 같은 과정을 통해 드러난 게이트 산화막(110)을 검사한다.Then, the analyst examines the gate oxide film 110 revealed through the above process.

그러나, 상기와 같은 종래의 방법은 검사하고자 하는 패턴의 밀집 상태에 따라 게이트용 폴리실리콘막(120) 상부의 막들이 제거되는 정도가 달라져 분석자가 검사하고자 하는 게이트 산화막(110)에 이물질, 즉 제거되지 않는 층간 절연막이 잔존하기 때문에, 게이트용 폴리실리콘막(120)이 제대로 식각되지 않는 문제점이 있다.However, according to the conventional method as described above, the degree of removal of the upper portions of the gate polysilicon layer 120 depends on the density of the pattern to be inspected. Since the interlayer insulating film that does not remain, there is a problem that the gate polysilicon film 120 is not properly etched.

즉, 도 2에 도시된 바와 같이, 아이솔레이션(Isolation) 패턴을 갖는 반도체 소자의 경우 게이트용 폴리실리콘막이 제대로 제거되는 것을 알 수 있는데 반해, 도 3에 도시된 바와 같이, 패턴의 밀집도가 높은 반도체 소자의 경우 잔존하는 이물질에 의해 게이트용 폴리실리콘막이 제대로 식각되지 않는 것을 알 수 있다.That is, as shown in FIG. 2, in the case of a semiconductor device having an isolation pattern, it can be seen that the gate polysilicon film is properly removed. As shown in FIG. 3, the semiconductor device having a high density of patterns is shown. In this case it can be seen that the gate polysilicon film is not properly etched by the remaining foreign matter.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트용 폴리실리콘막을 제거하기 위해 층간 절연막 등의 막 제거 시 습식 식각을 이용하고, 게이트용 폴리실리콘막의 상부에 존재하는 이물질을 제거한 후 게이트용 폴리실리콘막을 제거하여 게이트 산화막을 검사함으로서, 보다 정확하게 게이트 산화막을 검사할 수 있는 반도체 소자의 게이트 산화막 결함 검사 방법을 제공하는데 있다.An object of the present invention is to solve the problems of the prior art, by using wet etching when removing a film such as an interlayer insulating film to remove the polysilicon film for the gate, to remove the foreign substances present on the upper part of the polysilicon film for the gate After the gate polysilicon film is removed and the gate oxide film is inspected, the gate oxide film defect inspection method of the semiconductor device can be inspected more accurately.

상기와 같은 목적을 달성하기 위하여 본 발명은, 실리콘 기판 위에 게이트 산화막 및 게이트용 폴리실리콘막이 순차적으로 배치되고, 상기 실리콘 기판, 게이트 산화막 및 게이트용 폴리실리콘막이 층간 절연막에 의해 덮이는 구조를 갖는 반도체 소자의 게이트 산화막 결함 검사 방법으로서, 상기 게이트용 폴리실리콘막의 상부가 드러나도록 습식 식각 공정을 실시하여 상기 층간 절연막의 일부를 제거하는 단계와, 상기 게이트용 폴리실리콘막 및 상기 층간 절연막의 상부에 잔존하는 이물질을 제거하는 단계와, 상기 게이트 산화막이 드러나도록 상기 게이트용 폴리 실리콘막을 제거하는 단계를 포함한다.In order to achieve the above object, the present invention has a structure in which a gate oxide film and a gate polysilicon film are sequentially disposed on a silicon substrate, and the silicon substrate, the gate oxide film and the gate polysilicon film are covered by an interlayer insulating film. A method for inspecting a gate oxide film defect of a semiconductor device, the method comprising: performing a wet etching process to expose an upper portion of a gate polysilicon layer to remove a portion of the interlayer insulating layer, and forming an upper portion of the gate polysilicon layer and the interlayer insulating layer. Removing the remaining foreign matter; and removing the gate polysilicon film so that the gate oxide film is exposed.

이하, 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명한다. Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명의 바람직한 실시 예에 따른 게이트 산화막 검사 과정을 도시한 공정 단면도이며, 도 5는 본 발명에 따라 게이트용 폴리실리콘막이 제거된 후 게이트 산화막을 전자현미경으로 촬영한 도면이다.4A to 4D are cross-sectional views illustrating a gate oxide film inspection process according to a preferred embodiment of the present invention, and FIG. 5 is a view illustrating an electron microscope photograph of a gate oxide film after a polysilicon film for a gate is removed according to the present invention. .

먼저, 도 4a에 도시된 바와 같이, 실리콘 기판(400)의 상부 일정 영역에는 채널 영역(미도시)이 존재한다. 이 채널 영역 양쪽으로는 고농도의 불순물 영역인 소스 영역 및 드레인 영역(미도시)이 각각 배치된다. 실리콘 기판(400), 게이트 산화막(410) 및 게이트용 폴리실리콘막(420)은 층간 절연막(430)에 의해 모두 덮힌다. 도면에 나타나지는 않았지만, 소스 영역 및 드레인 영역은 층간 절연막(430)을 관통하는 콘택에 의해 금속 전극과 전기적으로 연결된다. 마찬가지로 게이트용 폴리콘막(420) 또는 콘택을 통하여 상부의 금속 전극과 전기적으로 연결된다. 통상적으로 이와 같은 금속 전극은 다층의 배선 구조로 이루어진다.First, as shown in FIG. 4A, a channel region (not shown) exists in an upper predetermined region of the silicon substrate 400. Source regions and drain regions (not shown), which are high concentration impurity regions, are disposed on both sides of the channel region. The silicon substrate 400, the gate oxide film 410, and the gate polysilicon film 420 are all covered by the interlayer insulating film 430. Although not shown in the drawing, the source region and the drain region are electrically connected to the metal electrode by a contact passing through the interlayer insulating layer 430. Likewise, the gate is electrically connected to the upper metal electrode through the polycon film 420 or the contact. Typically, such a metal electrode has a multilayer wiring structure.

도 4a에 도시된 바와 같이, 게이트 산화막(410)을 갖는 다층의 배선 구조에서 게이트 산화막(110)의 결함을 검사하기 위해 먼저 층간 절연막(130)의 상부에 배치된 금속배선 등의 막들과 층간 절연막(430)에 습식 식각 공정을 수행함으로서, 도 4b에 도시된 바와 같이, 게이트용 폴리실리콘막(420)의 상부가 드러나도록 층간 절연막(430) 및 금속 배선 등의 막들을 제거한다. As shown in FIG. 4A, in order to check for defects in the gate oxide film 110 in the multilayer wiring structure having the gate oxide film 410, interlayer insulating films and films such as metal wiring disposed on the interlayer insulating film 130 are first disposed. By performing a wet etching process on 430, as shown in FIG. 4B, films such as the interlayer insulating layer 430 and the metal wires are removed to expose the upper portion of the gate polysilicon layer 420.

이와 같이, 비교적 식각 방향성이 균등한 습식 식각 공정을 금속배선 등의 막과 층간 절연막(430)을 제거함으로서, 종래 물리적인 디-프로세서 방법으로 제거하는 것에 비해 단차의 발생을 줄일 수 있다.As described above, by removing the wet etching process having a relatively uniform etching direction by removing the film such as metal wiring and the interlayer insulating film 430, the generation of the step can be reduced as compared with the conventional physical de-processor method.

이러한 습식 식각 공정은 에틸렌 글리콜(Ethylene Glycol)과 49%의 불화 수소산(Hydrofluric Acid)을 25:1로 혼합한 용액을 이용하며, 실리콘 기판(400)을 상기의 용액에 20∼25분 정도 딥(dip)함으로서, 게이트용 폴리실리콘막(420)의 상부가 드러나도록 층간 절연막(430)의 일부 및 금속 배선 등의 막이 제거된다.The wet etching process uses a 25: 1 mixture of ethylene glycol and 49% hydrofluric acid, and dips the silicon substrate 400 into the solution for about 20-25 minutes. By dip), a portion of the interlayer insulating film 430 and a film such as metal wiring are removed so that the upper portion of the gate polysilicon film 420 is exposed.

상기와 같이 층간 절연막(430)의 일부 및 금속 배선 등의 막을 제거하는 도중에 일부 이물질이 발생될 수 있다.As described above, some foreign substances may be generated during the removal of a portion of the interlayer insulating layer 430 and a film such as a metal wire.

이런 이유로, 도 4c에 도시된 바와 같이, 게이트용 폴리실리콘막(420) 및 층간 절연막(430)의 상부에 잔존하는 이물질을 제거하기 위해, 게이트용 폴리실리콘막(420)의 상부 일부가 제거되도록 전면 식각 공정 또는 화학적 기계적 평탄화 공정(CMP : Chemical Mechanical Polishing)을 실시한다. For this reason, as shown in FIG. 4C, in order to remove the foreign matter remaining on the gate polysilicon film 420 and the interlayer insulating film 430, the upper portion of the gate polysilicon film 420 is removed. A full surface etch process or chemical mechanical planarization process (CMP: Chemical Mechanical Polishing) is performed.

그런 다음, 도 4d에 도시된 바와 같이, 폴리실리콘과 산화막 사이의 식각 선택비가 높은 케미컬을 이용하여 게이트 산화막(410)이 드러나도록 게이트용 폴리실리콘막(420)을 제거한다. Next, as shown in FIG. 4D, the gate polysilicon layer 420 is removed to expose the gate oxide layer 410 by using a chemical having a high etching selectivity between the polysilicon and the oxide layer.

이후, 분석자는 상기와 같은 과정을 통해 드러난 게이트 산화막(410)을, 도 5에 도시된 바와 같이, 전자 현미경 등을 이용하여 촬영한 후 이상 유무를 검사한다.Thereafter, the analyst photographs the gate oxide film 410 exposed through the above process, as shown in FIG. 5, by using an electron microscope or the like, and then inspects the abnormality.

본 발명에 따르면, 게이트용 폴리실리콘막(420)을 제거하기 위해 층간 절연막(430) 및 금속 배선 등의 막 제거 시 습식 식각을 이용하고, 게이트용 폴리실리 콘막(420)의 상부에 존재하는 이물질을 제거한 후 게이트용 폴리실리콘막(420)을 제거하여 게이트 산화막(410)을 드러냄으로서, 이물질에 의해 게이트용 폴리실리콘막(420)이 제대로 제거되지 않아 게이트 산화막(410)의 검사가 제대로 이루어지 못하는 종래의 문제점을 해결할 수 있다.According to the present invention, in order to remove the gate polysilicon film 420, a wet etching is used to remove the film such as the interlayer insulating film 430 and the metal wiring, and the foreign material existing on the gate polysilicon film 420. After removing the gate polysilicon film 420 to remove the gate oxide film 410, the gate polysilicon film 420 is not properly removed by the foreign material, so the gate oxide film 410 is not properly inspected. The conventional problem that cannot be solved.

본 발명은 상술한 특정의 바람직한 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위내에 있게 된다.The present invention is not limited to the above-described specific preferred embodiments, and various modifications can be made by any person having ordinary skill in the art without departing from the gist of the present invention claimed in the claims. Of course, such changes will fall within the scope of the claims.

이상 설명한 바와 같이, 본 발명은 게이트용 폴리실리콘막을 제거하기 위해 층간 절연막 및 금속 배선 등의 막 제거 시 습식 식각을 이용함으로서, 종래의 물리적 디-프로세서에 의한 제거 방법에 따른 단차 발생을 줄일 수 있을 뿐만 아니라 이후 이물질의 발생을 최소화시킬 수 있다.As described above, the present invention uses wet etching to remove a film such as an interlayer insulating film and a metal wiring to remove the polysilicon film for the gate, thereby reducing the generation of steps according to the conventional physical de-processor removal method. In addition, it is possible to minimize the generation of foreign matter afterwards.

또한, 본 발명은, 게이트용 폴리실리콘막의 상부에 존재하는 이물질을 제거한 후 게이트용 폴리실리콘막을 제거하여 게이트 산화막을 드러냄으로서, 이물질에 의해 게이트용 폴리실리콘막이 제대로 제거되지 않아 게이트 산화막의 검사가 제대로 이루어지 못하는 종래의 문제점을 해결할 수 있다.In addition, the present invention, by removing the foreign material present on the upper portion of the gate polysilicon film, and then removing the gate polysilicon film to expose the gate oxide film, the gate polysilicon film is not properly removed by the foreign material, so that the inspection of the gate oxide film is properly performed. The conventional problem that cannot be achieved can be solved.

Claims (4)

실리콘 기판 위에 게이트 산화막 및 게이트용 폴리실리콘막이 순차적으로 배치되고, 상기 실리콘 기판, 게이트 산화막 및 게이트용 폴리실리콘막이 층간 절연막에 의해 덮이는 구조를 갖는 반도체 소자의 게이트 산화막 결함 검사 방법으로서,A gate oxide film defect inspection method for a semiconductor device having a structure in which a gate oxide film and a gate polysilicon film are sequentially disposed on a silicon substrate, and the silicon substrate, the gate oxide film, and the gate polysilicon film are covered with an interlayer insulating film. 상기 게이트용 폴리실리콘막의 상부가 드러나도록 습식 식각 공정을 실시하여 상기 층간 절연막의 일부를 제거하는 단계와,Removing a part of the interlayer insulating layer by performing a wet etching process to expose an upper portion of the gate polysilicon layer; 상기 게이트용 폴리실리콘막 및 상기 층간 절연막의 상부에 잔존하는 이물질을 제거하는 단계와,Removing foreign substances remaining on the gate polysilicon layer and the interlayer insulating layer; 상기 게이트 산화막이 드러나도록 상기 게이트용 폴리실리콘막을 제거하는 단계Removing the gate polysilicon layer to expose the gate oxide layer 를 포함하는 반도체 소자의 게이트 산화막 결함 검사 방법.Gate oxide film defect inspection method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 습식 식각 공정은, 에틸렌 글리콜과 49%의 불화 수소산을 25:1로 혼합한 용액을 이용한 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.The wet etching process is a gate oxide film defect inspection method of a semiconductor device, characterized in that using a mixture of ethylene glycol and 49% hydrofluoric acid 25: 1. 제 2 항에 있어서,The method of claim 2, 상기 습식 식각 공정은, 상기 용액에 상기 반도체 소자를 20∼25분 정도 딥하여 상기 게이트용 폴리실리콘막의 상부가 드러나도록 상기 층간 절연막의 일부를 제거하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.In the wet etching process, a portion of the interlayer insulating film is removed so that the upper portion of the gate polysilicon film is exposed by dipping the semiconductor device in the solution for about 20 to 25 minutes. . 제 1 항에 있어서,The method of claim 1, 상기 이물질을 제거하는 단계는, 상기 게이트용 폴리실리콘막의 상부 일부가 제거되도록 전면 식각 공정 또는 씨엠피 공정을 실시하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 결함 검사 방법.The removing of the foreign material may include performing a front surface etching process or a CMP process so that an upper portion of the gate polysilicon film is removed.
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