KR100678739B1 - Method for forming nanocrystalline-si thin film transistor with top gate structure - Google Patents
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Abstract
Description
도 1a 내지 도 1f는 본 발명에 따른 나노결정 실리콘 형성방법을 설명하기 위한 공정별 단면도. 1A to 1F are cross-sectional views for each process for explaining a method of forming nanocrystalline silicon according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 유리기판 2 : Er 박막1: glass substrate 2: Er thin film
2a : Er(erbium) 패턴 3 : 비정질실리콘막2a: Er (erbium) pattern 3: amorphous silicon film
4 : RTA(Rapid Thermal Annealing) 5 : 나노결정-실리콘 박막4: RTA (Rapid Thermal Annealing) 5: nanocrystalline-silicon thin film
6 : 게이트절연막 7 : 게이트전극6 gate
8a : 소오스전극 8b : 드레인전극8a:
10 : 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터10: nanocrystalline-silicon thin film transistor with top gate structure
본 발명은 박막트랜지스터 형성방법에 관한 것으로, 보다 상세하게는, 탑 게이트 구조에 활성층으로서 나노결정-실리콘을 적용한 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터 형성방법에 관한 것이다. The present invention relates to a method for forming a thin film transistor, and more particularly, to a method for forming a nanocrystal-silicon thin film transistor having a top gate structure in which nanocrystal-silicon is applied to the top gate structure as an active layer.
액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치에서 스위칭 소자로 사용되는 박막트랜지스터(Thin Film Transistor)는 상기의 평판표시장치들의 성능에 있어 가장 중요한 구성요소이다. 여기서, 박막트랜지스터의 성능을 판단하는 기준인 이동도(mobility) 또는 누설전류 등은 전하 운반자가 이동하는 경로인 활성층이 어떤 상태(state) 또는 구조를 갖느냐, 즉, 활성층의 재료인 실리콘막이 어떤 상태 또는 구조를 갖느냐에 크게 좌우된다. Thin film transistors used as switching elements in flat panel displays such as liquid crystal displays or organic light emitting displays are the most important components in the performance of the flat panel displays. Here, the mobility or leakage current, which is a criterion for determining the performance of the thin film transistor, is the state or structure of the active layer, which is the path through which the charge carriers move, that is, the state of the silicon film, which is a material of the active layer. Or depends on the structure.
현재 상용화되어 있는 액정표시장치의 경우, 박막트랜지스터의 활성층은 대부분 비정질 실리콘막이다. 그런데, 박막트랜지스터의 활성층으로서 비정질 실리콘막을 적용한 경우는 이동도가 0.5㎠/Vs 내외로 매우 낮기 때문에 빠른 동작 속도를 요구하는 액정표시장치에서의 적용에 한계를 나타내게 되었다. In the case of liquid crystal displays that are currently commercialized, the active layer of the thin film transistor is mostly an amorphous silicon film. However, when the amorphous silicon film is applied as the active layer of the thin film transistor, the mobility is very low at about 0.5
이에, 상기 활성층 물질로서 다결정실리콘(polycrystalline-Si), 단결정실리콘(single crystalline-Si), 미세결정 실리콘(microcrystalline-Si) 및 나노결정-실리콘(nanocrystalline-Si) 등을 적용한 박막트랜지스터가 제안되었다. Accordingly, a thin film transistor using polycrystalline silicon (Si), single crystalline silicon (Si), microcrystalline silicon (Si), nanocrystalline silicon (Si), etc. has been proposed.
이 중에서 상기 나노결정-실리콘을 적용한 나노결정-실리콘 박막트랜지스터는 기존의 비정질실리콘 박막트랜지스터에 비해 이동도가 10배 이상 높기 때문에 주변회로용 구동 소자에 대응 가능한 빠른 구동속도를 낼 수 있으며, 따라서, 차세대 표시장치의 구동 소자로서 기대되고 있다. Among them, the nanocrystalline-silicon thin film transistors to which the nanocrystalline-silicon is applied have a high driving speed more than 10 times higher than the conventional amorphous silicon thin film transistors, and thus can achieve a high driving speed that can correspond to the driving devices for peripheral circuits. It is expected as a driving element of the next generation display device.
한편, 상기 나노결정 실리콘 박막을 형성하기 위해서, 종래에는 반응가스인 SiH2와 H2의 비율을 1:10∼300 정도로 한 PECVD 공정을 이용하고 있으며, H 입자의 핵생성 결정화 에너지에 의해 상기 나노결정-실리콘 박막이 형성된다. On the other hand, in order to form the nanocrystalline silicon thin film, conventionally, a PECVD process using a ratio of
그러나, 종래의 나노결정-실리콘 박막 형성방법 및 이를 적용한 나노결정-실리콘 박막트랜지스터는 다음과 같은 문제점이 있다. However, the conventional nanocrystal-silicon thin film formation method and the nanocrystal-silicon thin film transistor using the same have the following problems.
먼저, 나노결정-실리콘 박막을 형성함에 있어서, SiH2에 대한 H2의 희석비율이 높을수록 Si-H 결합 보다는 H-H 결합의 빈도가 증가하며, 이에 따라, 막 증착률이 떨어진다. First, in forming the nanocrystal-silicon thin film, the higher the dilution ratio of H2 to SiH2, the higher the frequency of H-H bonding than Si-H bonding, and thus, the film deposition rate is lowered.
그런데, 상기 나노결정-실리콘 박막을 박막트랜지스터의 활성층으로 적용하기 위해서는 수 ㎛의 두께를 증착해야 하며, 수 ㎛의 두께를 증착하기 위해서는 상당한 시간이 필요하므로, 결국, 박막트랜지스터의 활성층으로 나노결정-실리콘 박막을 적용하는 것은 양산에 어려움이 있다. However, in order to apply the nanocrystalline-silicon thin film as an active layer of a thin film transistor, a thickness of several μm must be deposited, and a considerable time is required to deposit a few μm thick. Applying a silicon thin film has difficulty in mass production.
그 다음, 나노결정-실리콘 박막은 초기에 a-Si:H 상으로, 즉, 비정질실리콘 상으로 생성되어 깊이에 따라 입자(grain) 성장을 통해 표면부에서 나노결정-실리콘을 형성하게 되고, 이에 따라, 수 ㎛ 두께의 나노결정-실리콘 박막을 형성하더라도 나노결정-실리콘의 대부분은 막 표면부에 존재하게 된다.The nanocrystal-silicon thin film is then initially produced in the a-Si: H phase, i.e., in amorphous silicon phase, to form nanocrystal-silicon at the surface through grain growth with depth, Therefore, even when the nanocrystal-silicon thin film having a thickness of several μm is formed, most of the nanocrystal-silicon is present in the film surface portion.
그런데, 바텀 게이트(bottom gate) 구조의 박막트랜지스터에서는 채널이 활성층의 하부 영역에서 형성되는 바, 상기한 나노결정-실리콘 박막을 바텀 게이트 구조 박막트랜지스터의 활성층으로 적용하더라도 채널은 하부 영역인 비정질실리콘 부분에서 형성되며, 그래서, 기존의 비정질실리콘 박막트랜지스터와 특성이 다를 바 없으므로, 결국, 나노결정-실리콘 박막을 효과적으로 사용할 수 없다. However, in the bottom gate thin film transistor, the channel is formed in the lower region of the active layer. Even though the nanocrystalline silicon thin film is applied as the active layer of the bottom gate structure thin film transistor, the channel is an amorphous silicon portion which is the lower region. Is formed, and thus, the characteristics of the conventional amorphous silicon thin film transistor are not different from each other, and thus, the nanocrystalline-silicon thin film cannot be effectively used.
결국, 종래의 기술로는 박막트랜지스터의 활성층으로서 나노결정-실리콘 박막을 적용하는 것이 쉽지 않다. As a result, it is not easy to apply a nanocrystalline-silicon thin film as an active layer of a thin film transistor by the conventional technique.
따라서, 본 발명은 상기한 바와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 나노결정-실리콘 박막의 증착률을 높임과 아울러 활성층으로서 효과적으로 사용할 수 있는 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the conventional problems as described above, to increase the deposition rate of the nanocrystalline-silicon thin film and to form a nanogate-silicon thin film transistor having a top gate structure that can be effectively used as an active layer. The purpose is to provide a method.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 박막트랜지스터의 활성층 예정 영역에 해당하는 유리기판 부분 상에 Er 패턴을 형성하는 단계; 상기 Er 패턴을 포함한 기판 전면 상에 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막에 대해 RTA를 수행하여 나노결정-실리콘 박막으로 결정화시키는 단계; 상기 Er 패턴 상에만 잔류되게 나노결정-실리콘 박막을 패터닝하는 단계; 상기 기판 결과물의 전면 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 게이트전극을 형성함과 아울러 소오스/드레인 영역에 해당하는 나노결정-실리콘 박막 부분들과 각각 콘택되는 소오스전극과 드레인전극을 형성하는 단계;를 포함하는 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터 형성방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming an Er pattern on the glass substrate portion corresponding to the active layer predetermined region of the thin film transistor; Forming an amorphous silicon film on the entire surface of the substrate including the Er pattern; Performing RTA on the amorphous silicon film to crystallize the nanocrystalline silicon film; Patterning a nanocrystalline-silicon thin film so as to remain only on the Er pattern; Forming a gate insulating film on an entire surface of the substrate resultant; And forming a source electrode and a drain electrode on the gate insulating layer and contacting the nanocrystal-silicon thin film portions corresponding to the source / drain regions, respectively. Provides a method of forming a silicon thin film transistor.
여기서, 상기 나노결정-실리콘 박막은 Er의 열 확산을 통해 비정질실리콘막의 표면에 유도된 Er 입자가 결정화 씨드의 역할을 하여 표면부에 나노결정-실리콘이 가장 많이 분포된 상태로 형성되는 것을 특징으로 한다. Here, the nanocrystal-silicon thin film is characterized in that the Er particles induced on the surface of the amorphous silicon film through the thermal diffusion of Er serves as a crystallization seed, so that the nanocrystal-silicon is most distributed in the surface portion. do.
상기 나노결정-실리콘 박막의 나노결정-실리콘은 10㎚ 이하 크기의 입자로 성장하는 것을 특징으로 한다. The nanocrystal-silicon of the nanocrystal-silicon thin film is characterized by growing to particles of size 10nm or less.
상기 게이트전극 및 소오스/드레인전극은 Mo막으로 형성하는 것을 특징으로 한다. The gate electrode and the source / drain electrode may be formed of a Mo film.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 유리기판 상에 Er 박막을 형성하는 단계; 상기 Er 박막을 패터닝하여 박막트랜지스터의 활성층 예정 영역에 해당하는 유리기판 부분 상에 잔류되는 Er 패턴을 형성하는 단계; 상기 Er 패턴을 포함한 기판 전면 상에 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막에 대해 RTA를 수행하여 Er의 열 확산을 통해 비정질실리콘막의 표면에 유도된 Er 입자가 결정화 씨드의 역할을 하여 표면부에 나노결정-실리콘이 가장 많이 분포된 상태의 나노결정-실리콘 박막을 형성하는 단계; 상기 Er 패턴 상에만 잔류되게 나노결정-실리콘 박막을 패터닝하는 단계; 상기 기판 결과물의 전면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막을 식각하여 소오스/드레인 예정 영역의 나노결정-실리콘 박막 부분들을 각각 노출시키는 비아홀들을 형성하는 단계; 상기 게이트절연막 상에 비아홀들을 매립하도록 배선용 금속막을 형성하는 단계; 및 상기 배선용 금속막을 패터닝하여 게이트전극을 형성함과 아울러 비아홀들을 통해 소오스/드레인 영역의 나노결정-실리콘 박막 부분들과 각각 콘택되는 소오스전극과 드레인전극을 형성하는 단계;를 포함하는 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터 형성방법을 제공한다. In addition, in order to achieve the above object, the present invention comprises the steps of forming an Er thin film on a glass substrate; Patterning the Er thin film to form an Er pattern remaining on a portion of a glass substrate corresponding to a predetermined region of an active layer of a thin film transistor; Forming an amorphous silicon film on the entire surface of the substrate including the Er pattern; RTA is performed on the amorphous silicon film to cause the Er particles induced on the surface of the amorphous silicon film through the thermal diffusion of Er to act as a crystallization seed so that the nanocrystal-silicon in the state where the most nanocrystal-silicon is distributed on the surface thereof Forming a thin film; Patterning a nanocrystalline-silicon thin film so as to remain only on the Er pattern; Forming a gate insulating film on an entire surface of the substrate resultant; Etching the gate insulating film to form via holes exposing the nanocrystalline-silicon thin film portions of a source / drain predetermined region, respectively; Forming a wiring metal film to fill the via holes on the gate insulating film; And forming a gate electrode by patterning the wiring metal layer, and forming a source electrode and a drain electrode respectively contacting the nanocrystal-silicon thin film portions of the source / drain region through via holes. Provided are a method for forming a nanocrystal-silicon thin film transistor.
여기서, 상기 나노결정-실리콘 박막의 나노결정-실리콘은 10㎚ 이하 크기의 입자로 성장하는 것을 특징으로 한다. Here, the nanocrystal-silicon of the nanocrystal-silicon thin film is characterized by growing to particles of size 10nm or less.
상기 배선용 금속막은 Mo막으로 형성하는 것을 특징으로 한다. The wiring metal film is formed of a Mo film.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 나노결정-실리콘 박막의 형성 전 유리기판 상에 희토류 금속의 하나인 에르븀(erbium; 이하, Er)을 금속 촉매로서 형성하며, 아울러, 박막트랜지스터를 바텀 게이트 구조가 아닌 탑 게이트(top gate) 구조로 형성한다. First, briefly describing the technical principle of the present invention, the present invention forms erbium (Er), which is one of rare earth metals, on the glass substrate before forming the nanocrystalline-silicon thin film as a metal catalyst, The thin film transistor is formed as a top gate structure rather than a bottom gate structure.
이 경우, 상기 Er 금속이 비정질실리콘막의 표면부로 열 확산 작용을 유도함으로써 상기 유도된 Er 입자의 결정화 씨드(seed) 역할을 통해서 나노결정-실리콘 박막의 증착률을 높일 수 있으며, 이에 따라, 본 발명은 소망하는 두께의 나노결정-실리콘 박막의 증착을 용이하게 할 수 있어서 양산에의 적용을 가능하게 할 수 있다. In this case, the Er metal may increase the deposition rate of the nanocrystal-silicon thin film through the role of crystallization seed of the induced Er particles by inducing heat diffusion to the surface portion of the amorphous silicon film, and thus, the present invention Silver can facilitate the deposition of nanocrystalline-silicon thin films of desired thickness and can be applied to mass production.
또한, 탑 게이트 구조는 활성층 상에 게이트가 배치되는 구조로서, 채널이 활성층의 하부에서 형성되는 바텀 게이트 구조와는 달리, 이 구조에서는 채널이 활성층의 표면에서 형성된다. 따라서, 대부분의 나노결정-실리콘이 표면에 존재하는 나노결정-실리콘 박막을 박막트랜지스터의 활성층으로 적용할 수 있으며, 그래서, 본 발명은 활성층으로서 나노결정-실리콘 박막을 효과적으로 적용할 수 있어서 빠른 구동속도를 갖는 박막트랜지스터를 구현할 수 있다. In addition, the top gate structure is a structure in which a gate is disposed on the active layer, and unlike the bottom gate structure in which the channel is formed under the active layer, in this structure, the channel is formed on the surface of the active layer. Therefore, the nanocrystal-silicon thin film in which most of the nanocrystal-silicon is present on the surface can be applied as the active layer of the thin film transistor, and thus, the present invention can effectively apply the nanocrystal-silicon thin film as the active layer, thereby providing a high driving speed. A thin film transistor having a can be implemented.
자세하게, 도 1a 내지 도 1f는 본 발명에 따른 나노결정-실리콘 박막트랜지스터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1F are cross-sectional views for each process for explaining a method of forming a nanocrystal-silicon thin film transistor according to the present invention.
도 1a를 참조하면, 유리기판(1) 상에 스퍼터링 공정을 이용해 Er 박막(2)을 형성한다. 상기 Er 박막(2)은 이후에 자세하게 설명되겠지만 후속하는 나노결정-실리콘 박막의 형성시 촉매로 역할함과 아울러 제조 완료된 박막트랜지스터에서 차광막으로 이용하기 위해 형성해주는 것이다. Referring to FIG. 1A, an Er
도 1b를 참조하면, 공지의 포토 공정 및 식각 공정을 이용해 상기 Er 박막을패터닝하여 Er 패턴(2a)을 형성한다. 여기서, 상기 Er 패턴(2a)은 유리기판(1) 상의 모든 박막트랜지스터 형성 지역들 각각에 대해 활성층이 형성될 영역에 배치되도록 형성한다. Referring to FIG. 1B, an
도 1c를 참조하면, 적소에 Er 패턴들(2a)이 형성된 유리기판(1)의 전면 상에 PECVD 공정에 따라 비정질실리콘막(3)을 형성한다. 여기서, 상기 비정질실리콘막(3)은 종래의 그것과 마찬가지로 SiH2와 H2의 비율을 1:6 정도로 하여 형성하며, 이를 통해, 빠른 증착이 이루어지도록 한다. Referring to FIG. 1C, an
도 1d를 참조하면, 기판 결과물에 대해, 보다 정확하게는 비정질실리콘막에 대해 RTA(Rapid Thermal Annealing; 4)을 수행하고, 이를 통해, 상기 비정질실리콘막을 결정화시켜 나노결정-실리콘 박막(5)을 형성한다. Referring to FIG. 1D, RTA (Rapid Thermal Annealing) 4 is performed on the substrate product, more specifically, an amorphous silicon film, through which the amorphous silicon film is crystallized to form a nanocrystal-silicon
이때, 상기 RTA(4)가 수행되는 동안, Er 패턴(2a)으로부터 비정질실리콘막의 상부로 열 확산이 유도되며, 상기 비정질실리콘막의 표면부에 유도된 Er 입자는 결정화 씨드의 역할을 하여 주위의 쇼트 레인지 오더 실리콘 래티스(short range order silicon lattice)들을 10㎚ 이하의 입자(grain)로 만들며, 그래서, 상기 나노결정-실리콘 박막(5)이 형성되는 것이다. At this time, while the
여기서, 본 발명은 H2 가스에 의한 희석 방법이 아닌 Er 금속을 결정화 씨드로 사용하는 방법을 이용해 나노결정-실리콘 박막(5)을 형성하기 때문에 나노결정-실리콘 박막 형성시의 낮은 증착률 문제를 해결할 수 있다. Here, the present invention solves the problem of low deposition rate when forming the nanocrystalline-silicon thin film because the nanocrystalline-silicon
한편, 본 발명에서 금속 촉매로 사용되는 Er 금속은 비정질실리콘의 결정화를 위해 이용되는 다른 금속들, 예컨데, Ni, Cu, Mo 등 보다 소량의 활성화 에너지를 발산하기 때문에 주위의 쇼트 레인지 오더 실리콘 레티스들이 10㎚ 이상의 입자 크기로 무한정 성장되지 않으며, 따라서, 상기 Er 금속은 다른 금속들에 비해 나노크기-실리콘 박막의 형성에 매우 유리하게 이용될 수 있다. Meanwhile, Er metal used as a metal catalyst in the present invention emits a smaller amount of activation energy than other metals used for crystallization of amorphous silicon, such as Ni, Cu, Mo, etc. It does not grow indefinitely to a particle size of 10 nm or more, and therefore, the Er metal can be very advantageously used for forming nanosize-silicon thin films in comparison with other metals.
도 1e를 참조하면, 기판 결과물에 대해서 공지의 포토 공정 및 식각 공정을 차례로 진행해서 상기 나노결정-실리콘 박막(5)을 Er 패턴(2a) 상에만 잔류되도록 만든다. Referring to FIG. 1E, the photoresist and the etching process are sequentially performed on the substrate resultant to leave the nanocrystal-silicon
도 1f를 참조하면, 상기 단계까지의 기판 결과물 상에 실리콘질화막(SiNx)으로 이루어진 게이트절연막(6)을 형성한 후, 상기 게이트절연막(6)을 식각하여 소오스/드레인 영역에 해당하는 나노결정-실리콘 박막 부분들을 각각 노출시키는 비아홀들을 형성한다. Referring to FIG. 1F, a
그런다음, 상기 비아홀들을 매립하도록 게이트절연막(6) 상에 배선용 금속막, 바람직하게, Mo막을 증착한 후, 이를 패터닝하여 게이트전극(7)을 형성함과 아울러 비아홀을 통해 소오스/드레인 영역들과 각각 콘택되는 소오스전극(8a) 및 드레인전극(8b)을 형성하고, 이 결과로서, 본 발명에 따른 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터(10)의 형성을 완성한다. Then, a wiring metal film, preferably a Mo film, is deposited on the
여기서, 본 발명에 따른 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터(10)의 경우는 채널이 나노결정-실리콘 박막의 표면에 형성되는데, 이때, 상기 나노결정-실리콘 박막의 표면에 나노결정-실리콘이 충분히 분포하므로, 결과적으로 본 발명은 나노결정-실리콘 박막을 박막트랜지스터의 활성층으로서 효과적으로 적용할 수 있으며, 따라서, 매우 빠른 구동속도의 박막트랜지스터를 구현할 수 있게 된다. Here, in the case of the nanogate-silicon
특별히, 통상의 탑 게이트 방식의 박막트랜지스터에서는 백라이트로부터 들어오는 빛에 의해 실리콘 활성층의 노화가 일어나는데, 본 발명에 따른 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터(10)의 경우는 나노결정-실리콘 활성층 아래에 Er 패턴(2a)이 존재하므로, 활성층의 노화 현상을 방지할 수 있다. In particular, in the conventional top gate type thin film transistor, aging of the silicon active layer occurs due to the light coming from the backlight. In the case of the top gate structure of the nanocrystal-silicon
이상에서와 같이, 본 발명은 Er 금속의 촉매 작용을 통해 나노결정-실리콘 박막을 형성함으로써 H2 가스의 희석에 의해 나노결정-실리콘 박막을 형성하는 종래 기술과 비교해서 막 증착률을 현저히 높일 수 있으며, 따라서, 박막트랜지스터의 활성층 물질로서 나노결정-실리콘 박막의 양산에의 적용을 가능하게 할 수 있다. As described above, the present invention can significantly increase the film deposition rate as compared with the conventional technology of forming the nanocrystalline-silicon thin film by dilution of H2 gas by forming the nanocrystalline-silicon thin film through the catalysis of Er metal. Therefore, it can be possible to apply to the mass production of nanocrystalline-silicon thin film as the active layer material of the thin film transistor.
또한, 본 발명은 바텀 게이트 방식이 아닌 탑 게이트 방식으로 박막트랜지스터를 형성함으로써 표면부에 나노결정-실리콘이 많이 분포하는 나노결정-실리콘 바막을 활성층 물질로 효과적으로 적용할 수 있으며, 그래서, 빠른 구동속도를 갖는 박막트랜지스터를 구현할 수 있다. In addition, the present invention can effectively apply a nanocrystalline-silicon bar film having a large amount of nanocrystalline-silicon on the surface by forming a thin film transistor by a top gate method rather than a bottom gate method as an active layer material. A thin film transistor having a can be implemented.
게다가, 본 발명은 Er 금속에 의해 백라이트로부터의 빛이 활성층으로 들어가는 것을 차단시켜 줌으로써 활성층의 노화현상을 방지할 수 있으며, 그래서, 박막트랜지스터의 특성 및 수명을 향상시킬 수 있다. In addition, the present invention can prevent the aging phenomenon of the active layer by preventing the light from the backlight from entering the active layer by the Er metal, thereby improving the characteristics and life of the thin film transistor.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050099745A KR100678739B1 (en) | 2005-10-21 | 2005-10-21 | Method for forming nanocrystalline-si thin film transistor with top gate structure |
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| KR1020050099745A KR100678739B1 (en) | 2005-10-21 | 2005-10-21 | Method for forming nanocrystalline-si thin film transistor with top gate structure |
Publications (1)
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| KR100678739B1 true KR100678739B1 (en) | 2007-02-02 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101073786B1 (en) | 2010-04-16 | 2011-10-13 | 선문대학교 산학협력단 | Method for manufacturing thin film transistors |
| US11664474B2 (en) * | 2020-08-12 | 2023-05-30 | Tcl China Star Optoelectronics Technology Co., Ltd | Array substrate, fabrication method for array substrate, and display panel |
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2005
- 2005-10-21 KR KR1020050099745A patent/KR100678739B1/en active IP Right Grant
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