KR100673167B1 - Rransistor in a semiconductor device and method of manufacturing thereof - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 고전압을 부스팅 방식으로 전송하는 트랜지스터의 유효 채널 길이(effective channel length; Leff)는 유지하면서 전송 전압이 인가되는 소오스와 게이트 간의 커패시턴스를 증가시켜 게이트 부스팅 스피드(소오스에 인가된 전압이 게이트에 유기되는 시간)를 증가시킴으로써, 전송 속도를 증가시킴과 동시에 전송 전압이 낮아지는 것을 방지하면서 전송 전압을 정상적으로 전달할 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of manufacturing the same, and increases capacitance between a source and a gate to which a transfer voltage is applied while maintaining an effective channel length (Lef) of a transistor for transmitting a high voltage in a boosting manner. By increasing the gate boosting speed (the time at which the voltage applied to the source is induced in the gate), the transmission voltage can be transferred normally while increasing the transmission speed and preventing the transmission voltage from lowering.

고전압, 부스팅, 커패시턴스High Voltage, Boosting, Capacitance

Description

반도체 소자의 트랜지스터 및 그 제조 방법{Rransistor in a semiconductor device and method of manufacturing thereof} A transistor in a semiconductor device and a method of manufacturing the same             

도 1은 일반적인 트랜지스터의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing the structure of a general transistor.

도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.2A and 2B are cross-sectional views of devices for describing a method of manufacturing a transistor in a semiconductor device according to a first embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.3A to 3C are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device in accordance with a second embodiment of the present invention.

도 4a 및 도 4b는 본 발명의 제3 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
4A and 4B are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device in accordance with a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

101, 201, 301, 401 : 반도체 기판 102, 202, 302, 402 : 게이트 산화막101, 201, 301, 401: semiconductor substrate 102, 202, 302, 402: gate oxide film

103, 203, 303, 403 : 게이트 전극 104, 204, 304, 404 : 소오스103, 203, 303, 403: gate electrode 104, 204, 304, 404: source

105, 205, 305, 405 : 드레인 310, 410 : 포토레지스트 패턴105, 205, 305, 405: drain 310, 410: photoresist pattern

106, 206, 306, 406 : 절연막 스페이서
106, 206, 306, 406: insulating film spacer

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 소오스와 드레인이 비대칭적인(Asymmetric) 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of manufacturing the same, and more particularly, to a transistor of an asymmetric semiconductor device and a method of manufacturing the same.

도 1은 일반적인 트랜지스터의 구조를 나타내는 단면도이다.1 is a cross-sectional view showing the structure of a general transistor.

도 1을 참조하면, 일반적인 트랜지스터는 반도체 기판(101) 상에 적층 구조로 형성된 게이트 산화막(102) 및 게이트 전극(103)과, 게이트 전극(103) 가장자리의 반도체 기판(101)에 형성된 소오스(104) 및 드레인(105)을 포함한다. 게이트 전극(103)의 측벽에는 절연막 스페이서(106)가 형성된다. 미설명된 도면 부호 Leff는 유효 채널 길이를 나타낸다. Referring to FIG. 1, a general transistor includes a gate oxide film 102 and a gate electrode 103 formed in a stacked structure on the semiconductor substrate 101, and a source 104 formed on the semiconductor substrate 101 at the edge of the gate electrode 103. ) And drain 105. An insulating film spacer 106 is formed on the sidewall of the gate electrode 103. Unexplained reference numeral Leff denotes an effective channel length.

상기의 구조로 이루어진 NMOS 트랜지스터를 이용하여 고전압을 전송(transfer)할 경우, 게이트 전극(103)과 소오스(104)가 중첩되는 구간(104a)이 충분하지 않아 전송 시간이 다른 회로의 동작 시간과 일치되지 않는 문제점이 발생된다. 또한, 입력된 전압이 그대로 전달되지 않고, NMOS 트랜지스터를 통과하면서 전송 전압이 낮아지는 문제점이 발생된다.
In the case of transferring the high voltage using the NMOS transistor having the above structure, the section 104a in which the gate electrode 103 and the source 104 overlap is not enough, so the transfer time matches the operation time of another circuit. The problem arises. In addition, the input voltage is not transmitted as it is, a problem arises that the transfer voltage is lowered while passing through the NMOS transistor.

이에 대하여, 본 발명이 제시하는 반도체 소자의 트랜지스터 및 그 제조 방법은 고전압을 부스팅 방식으로 전송하는 트랜지스터의 유효 채널 길이(effective channel length; Leff)는 유지하면서 전송 전압이 인가되는 소오스와 게이트 간의 커패시턴스를 증가시켜 게이트 부스팅 스피드(소오스에 인가된 전압이 게이트에 유기되는 시간)를 증가시킴으로써, 전송 속도를 증가시킴과 동시에 전송 전압이 낮아지는 것을 방지하면서 전송 전압을 정상적으로 전달할 수 있다.
In contrast, a transistor of a semiconductor device and a method of manufacturing the same according to the present invention provide a capacitance between a source and a gate to which a transfer voltage is applied while maintaining an effective channel length (Lef) of a transistor that transmits a high voltage in a boosting manner. By increasing the gate boosting speed (the time at which the voltage applied to the source is induced in the gate), the transmission voltage can be normally transmitted while increasing the transmission speed and preventing the transmission voltage from decreasing.

본 발명의 실시예에 따른 반도체 소자의 트랜지스터는 반도체 기판 상에 적층 구조로 형성된 게이트 산화막 및 게이트 전극과, 게이트 전극 가장자리의 반도체 기판에 형성된 드레인, 및 드레인과 소정의 간격을 유지하면서 드레인보다 게이트 전극과 더 많이 중첩되도록 반도체 기판에 형성된 소오스를 포함하며, 소오스와 게이트 전극간의 중첩 정도에 따라 커패시턴스가 증가되어 소오스로 인가되는 전압의 전송 속도가 증가된다.
A transistor of a semiconductor device according to an embodiment of the present invention includes a gate oxide film and a gate electrode formed in a stacked structure on a semiconductor substrate, a drain formed in a semiconductor substrate at the edge of the gate electrode, and a gate electrode rather than a drain while maintaining a predetermined distance from the drain. And a source formed on the semiconductor substrate so as to overlap more with each other, and the capacitance increases according to the degree of overlap between the source and the gate electrode, thereby increasing the transfer rate of the voltage applied to the source.

본 발명의 다른 실시예에 따른 반도체 소자의 트랜지스터는 반도체 기판 상에 적층 구조로 형성된 게이트 산화막 및 게이트 전극과, 게이트 전극의 양쪽 가장자리의 반도체 기판에 각각 형성된 소오스 및 드레인, 및 소오스보다 더 넓고 깊게 반도체 기판에 형성되어 소오스를 게이트 전극과 보다 더 중첩시키기 위한 소오스 확장 영역을 포함하며, 소오스와 게이트 전극간의 중첩 정도에 따라 커패시턴스가 증가되어 소오스로 인가되는 전압의 전송 속도가 증가된다.
A transistor of a semiconductor device according to another embodiment of the present invention includes a gate oxide film and a gate electrode formed in a stacked structure on a semiconductor substrate, a source and a drain formed on a semiconductor substrate at both edges of the gate electrode, and a semiconductor wider and deeper than a source. And a source extension region formed on the substrate to further overlap the source with the gate electrode. The capacitance is increased according to the degree of overlap between the source and the gate electrode, thereby increasing the transfer rate of the voltage applied to the source.

본 발명의 제1 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막 및 게이트 전극의 적층 구조를 소정의 패턴으로 형성하는 단계, 및 게이트 전극 가장자리의 반도체 기판에 소오스 및 드레인을 형성하되, 드레인보다 소오스가 게이트 전극과 더 많이 중첩되도록 소오스 및 드레인을 형성하는 단계를 포함한다. In the method of manufacturing a transistor of a semiconductor device according to the first embodiment of the present invention, forming a stacked structure of a gate oxide film and a gate electrode on a semiconductor substrate in a predetermined pattern, and forming a source and a drain on the semiconductor substrate at the edge of the gate electrode And forming a source and a drain such that the source overlaps the gate electrode more than the drain.

상기에서, 소오스는 경사 이온 주입 공정에 의해 게이트 전극과 보다 더 많이 중첩된다.
In the above, the source is more overlapped with the gate electrode by the gradient ion implantation process.

본 발명의 제2 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막 및 게이트 전극의 적층 구조를 소정의 패턴으로 형성하는 단계와, 게이트 전극 가장자리의 반도체 기판에 소오스 및 드레인을 형성하는 단계, 및 소오스가 형성된 영역에 소오스보다 더 깊고 넓은 소오스 확장 영역을 형성하는 단계를 포함하여, 드레인보다 소오스가 게이트 전극과 더 많이 중첩된다.
In a method of manufacturing a transistor of a semiconductor device according to a second embodiment of the present invention, forming a stacked structure of a gate oxide film and a gate electrode on a semiconductor substrate in a predetermined pattern, and forming a source and a drain on the semiconductor substrate at the edge of the gate electrode And forming a source extension region deeper and wider than the source in the region where the source is formed, so that the source overlaps more with the gate electrode than with the drain.

본 발명의 제3 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 산화막 및 게이트 전극의 적층 구조를 소정의 패턴으로 형성하는 단계와, 반도체 기판의 소오스 영역에 소오스 확장 영역을 형성하는 단계, 및 게이트 전극 가장자리의 반도체 기판에 소오스 및 드레인을 형성하는 단계를 포함하여, 드레인보다 소오스가 게이트 전극과 더 많이 중첩된다.
In the method of manufacturing a transistor of a semiconductor device according to the third embodiment of the present invention, forming a stacked structure of a gate oxide film and a gate electrode on a semiconductor substrate in a predetermined pattern, and forming a source extension region in the source region of the semiconductor substrate Forming a source and a drain in the semiconductor substrate at the edge of the gate electrode, so that the source overlaps more with the gate electrode than with the drain.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 2a 내지 도 2b는 본 발명의 제1 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.2A to 2B are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device according to a first embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(201) 상에 게이트 산화막(202) 및 게이트 전극(203)의 적층 구조를 소정의 패턴으로 형성한다. 이어서, 이온 주입 공정으로 소오스(204)와 드레인(205)을 형성한다. 이때, 드레인(205)에 비하여 소오스(204)와 게이트 전극(203)이 보다 더 많이 중첩되도록, 이온주입 공정 시 불순물을 경사지게 주입할 수 있다. 구체적으로 설명하면, 1차 이온주입 공정으로 소오스(204) 및 드레인(205)을 형성한 후, 소오스(204)가 게이트 전극(203)과 보다 더 많이 중첩되도록 2차 이온주입 공정으로 불순물을 경사지게 주입할 수 있다. Referring to FIG. 2A, a stacked structure of a gate oxide film 202 and a gate electrode 203 is formed on a semiconductor substrate 201 in a predetermined pattern. Subsequently, the source 204 and the drain 205 are formed by an ion implantation process. In this case, impurities may be inclinedly implanted during the ion implantation process so that the source 204 and the gate electrode 203 overlap more than the drain 205. Specifically, after the source 204 and the drain 205 are formed by the primary ion implantation process, the impurities are inclined by the secondary ion implantation process so that the source 204 overlaps with the gate electrode 203 more. Can be injected.

도 2b를 참조하면, 게이트 전극(203) 측벽에 절연막 스페이서(206)를 형성한다. Referring to FIG. 2B, an insulating film spacer 206 is formed on sidewalls of the gate electrode 203.

상기에서, 소오스(204)와 드레인(205)을 형성하기 위한 이온주입 공정 시 불순물을 경사지게 주입함으로써, 소오스(204)와 드레인(205)이 비대칭적으로 형성된다. 즉, 유효 채널 길이(Leff)는 목표 값을 유지하면서, 소오스(204)와 게이트 전극(203)이 중첩되는 영역(204a)이 넓어진다. 여기서, 유효 채널 길이(Leff)는 유지하면서, 소오스(204)와 게이트 전극(203)이 중첩되는 영역(204a)이 넓어지면, 드레인(205)과 게이트 전극(203)이 중첩되는 영역은 감소하는 것이 불가피합니다. In the above, the source 204 and the drain 205 are asymmetrically formed by inclining impurities in the ion implantation process for forming the source 204 and the drain 205. That is, while the effective channel length Leff is maintained at the target value, the region 204a where the source 204 and the gate electrode 203 overlap is widened. Here, while the effective channel length Leff is maintained and the region 204a where the source 204 and the gate electrode 203 overlap is widened, the region where the drain 205 and the gate electrode 203 overlap is reduced. It is inevitable.

상기의 방법의 방법으로 소오스(204)와 게이트 전극(203) 간의 커패시턴스를 증가시킴으로써, 게이트 부스팅 스피드가 빨라져 트랜지스터의 전송 속도가 증가됨과 동시에 전송 전압이 낮아지는 것을 방지할 수 있다. By increasing the capacitance between the source 204 and the gate electrode 203 by the method of the above method, it is possible to increase the gate boosting speed to increase the transfer speed of the transistor and to prevent the transfer voltage from being lowered.

도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다. 3A to 3C are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device in accordance with a second embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(301) 상에 게이트 산화막(302) 및 게이트 전극(303)의 적층 구조를 소정의 패턴으로 형성한다. 이어서, 이온 주입 공정으로 소오스(304)와 드레인(305)을 형성한다.Referring to FIG. 3A, a stacked structure of a gate oxide film 302 and a gate electrode 303 is formed on a semiconductor substrate 301 in a predetermined pattern. Subsequently, the source 304 and the drain 305 are formed by an ion implantation process.

도 3b를 참조하면, 드레인(305) 영역 상에 포토레지스트 패턴(310)을 형성한 후, 불순물이 소오스(304)보다 깊고 넓게 주입되도록 이온주입 공정을 추가로 실시하여 소오스 확장 영역(307)을 형성한다. 소오스 확장 영역(307)은 후속 공정으로 실시되는 활성화 열처리 의해, 게이트 전극(303)의 하부 가장자리까지 보다 넓게 확산된다. Referring to FIG. 3B, after forming the photoresist pattern 310 on the drain 305 region, an ion implantation process may be further performed to implant impurities deeper and wider than the source 304. Form. The source extension region 307 is spread more widely to the lower edge of the gate electrode 303 by an activation heat treatment performed in a subsequent process.

도 3c를 참조하면, 포토레지스트 패턴(도 3b의 310)을 제거한 후, 게이트 전극(303)의 측벽에 절연막 스페이서(306)를 형성한다. Referring to FIG. 3C, after removing the photoresist pattern 310 (see FIG. 3B), an insulating film spacer 306 is formed on the sidewall of the gate electrode 303.

상기에서, 소오스 확장 영역(307)을 형성함으로써, 소오스(304)와 드레인(305)이 비대칭적으로 형성된다. 즉, 유효 채널 길이(Leff)는 목표 값보다 작아지지만, 소오스(304)와 게이트 전극(303)이 중첩되는 영역(304a)이 넓어진다. 여기서, 유효 채널 길이(Leff)는 유지하면서, 소오스(304)와 게이트 전극(303)이 중첩되는 영역(304a)이 넓어지면, 드레인(305)과 게이트 전극(303)이 중첩되는 영역은 감소하는 것이 불가피합니다. In the above, by forming the source extension region 307, the source 304 and the drain 305 are formed asymmetrically. That is, although the effective channel length Leff becomes smaller than the target value, the region 304a in which the source 304 and the gate electrode 303 overlap is widened. Here, if the region 304a in which the source 304 and the gate electrode 303 overlap with each other while maintaining the effective channel length Leff is enlarged, the region in which the drain 305 and the gate electrode 303 overlap is reduced. It is inevitable.

상기의 방법의 방법으로 소오스(304)와 게이트 전극(303) 간의 커패시턴스를 증가시킴으로써, 게이트 부스팅 스피드가 빨라져 트랜지스터의 전송 속도가 증가됨과 동시에 전송 전압이 낮아지는 것을 방지할 수 있다.
By increasing the capacitance between the source 304 and the gate electrode 303 by the method of the above method, it is possible to increase the gate boosting speed to increase the transfer speed of the transistor and to prevent the transfer voltage from being lowered.

도 4a 내지 도 4b는 본 발명의 제3 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.4A through 4B are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device in accordance with a third embodiment of the present invention.

도 4a를 참조하면, 반도체 기판(401) 상에 게이트 산화막(402) 및 게이트 전극(403)의 적층 구조를 소정의 패턴으로 형성한다. 이어서, 포토레지스트 패턴(410)을 형성하여 소오스 영역만을 개방시킨 후, 이온 주입 공정으로 불순물을 목표 깊이보다 깊고 넓게 주입하여 소오스 확장 영역(407)을 먼저 형성한다. 소오스 확장 영역(407)은 후속 공정으로 실시되는 활성화 열처리 의해, 게이트 전극(403)의 하부 가장자리까지 보다 넓게 확산된다. Referring to FIG. 4A, a stacked structure of the gate oxide film 402 and the gate electrode 403 is formed on a semiconductor substrate 401 in a predetermined pattern. Subsequently, only the source region is opened by forming the photoresist pattern 410, and then the source extension region 407 is first formed by implanting impurities deeper and wider than the target depth by an ion implantation process. The source extension region 407 diffuses more widely to the lower edge of the gate electrode 403 by an activation heat treatment performed in a subsequent process.

도 4b를 참조하면, 포토레지스트 패턴(도 4a의 410)을 제거한다. 이어서, 이온주입 공정으로 게이트 전극(403) 가장자리의 반도체 기판(401)에 소오스(404) 및 드레인(405)을 형성한다. 이후 게이트 전극(403)의 측벽에 절연막 스페이서(406)를 형성한다. Referring to FIG. 4B, the photoresist pattern 410 of FIG. 4A is removed. Subsequently, a source 404 and a drain 405 are formed in the semiconductor substrate 401 at the edge of the gate electrode 403 by an ion implantation process. Thereafter, an insulating film spacer 406 is formed on the sidewall of the gate electrode 403.

상기에서, 소오스 확장 영역(407)을 형성함으로써, 소오스(404)와 드레인(405)이 비대칭적으로 형성되며, 소오스(404)와 게이트 전극(403)이 중첩되는 영역(404a)이 넓어진다. 여기서, 유효 채널 길이(Leff)는 유지하면서, 소오스(404)와 게이트 전극(403)이 중첩되는 영역(404a)이 넓어지면, 드레인(405)과 게이트 전극(403)이 중첩되는 영역은 감소하는 것이 불가피합니다. In the above, by forming the source extension region 407, the source 404 and the drain 405 are formed asymmetrically, and the region 404a where the source 404 and the gate electrode 403 overlap is widened. Here, if the region 404a where the source 404 and the gate electrode 403 overlap with each other while maintaining the effective channel length Leff is widened, the region where the drain 405 and the gate electrode 403 overlap with each other decreases. It is inevitable.

상기의 방법의 방법으로 소오스(404)와 게이트 전극(403) 간의 커패시턴스를 증가시킴으로써, 게이트 부스팅 스피드가 빨라져 트랜지스터의 전송 속도가 증가됨과 동시에 전송 전압이 낮아지는 것을 방지할 수 있다.
By increasing the capacitance between the source 404 and the gate electrode 403 by the method of the above method, it is possible to increase the gate boosting speed so that the transfer speed of the transistor is increased and the transfer voltage can be prevented from being lowered.

상술한 바와 같이, 본 발명은 고전압을 부스팅 방식으로 전송하는 트랜지스터의 유효 채널 길이(effective channel length; Leff)는 유지하면서 전송 전압이 인가되는 소오스와 게이트 간의 커패시턴스를 증가시켜 게이트 부스팅 스피드(소오스에 인가된 전압이 게이트에 유기되는 시간)를 증가시킴으로써, 전송 속도를 증가시킴과 동시에 전송 전압이 낮아지는 것을 방지하면서 전송 전압을 정상적으로 전달할 수 있다. As described above, the present invention increases the capacitance between the source and the gate to which the transfer voltage is applied while maintaining the effective channel length (Lef) of the transistor for transmitting the high voltage in a boosting manner (applying to the source). By increasing the time that the voltage is released to the gate), it is possible to increase the transmission speed and to transmit the transmission voltage normally while preventing the transmission voltage from decreasing.

Claims (6)

반도체 기판 상에 적층 구조로 형성된 게이트 산화막 및 게이트 전극;A gate oxide film and a gate electrode formed in a stacked structure on a semiconductor substrate; 상기 게이트 전극 가장자리의 상기 반도체 기판에 형성된 드레인; 및 A drain formed on the semiconductor substrate at the edge of the gate electrode; And 상기 드레인과 소정의 간격을 유지하면서 상기 드레인보다 상기 게이트 전극과 더 많이 중첩되도록 상기 반도체 기판에 형성된 소오스를 포함하며, A source formed in the semiconductor substrate so as to overlap the gate electrode more than the drain while maintaining a predetermined distance from the drain; 상기 소오스와 상기 게이트 전극간의 중첩 정도에 따라 커패시턴스가 증가되어 상기 소오스로 인가되는 전압의 전송 속도가 증가되는 반도체 소자의 트랜지스터.The capacitance of the semiconductor device according to the overlapping degree between the source and the gate electrode increases the transfer rate of the voltage applied to the source. 반도체 기판 상에 적층 구조로 형성된 게이트 산화막 및 게이트 전극;A gate oxide film and a gate electrode formed in a stacked structure on a semiconductor substrate; 상기 게이트 전극의 양쪽 가장자리의 상기 반도체 기판에 각각 형성된 소오스 및 드레인; 및 Sources and drains respectively formed on the semiconductor substrate at both edges of the gate electrode; And 상기 소오스보다 더 넓고 깊게 상기 반도체 기판에 형성되어 상기 소오스를 상기 게이트 전극과 보다 더 중첩시키기 위한 소오스 확장 영역을 포함하며, A source extension region formed on the semiconductor substrate wider and deeper than the source to overlap the source with the gate electrode; 상기 소오스와 상기 게이트 전극간의 중첩 정도에 따라 커패시턴스가 증가되어 상기 소오스로 인가되는 전압의 전송 속도가 증가되는 반도체 소자의 트랜지스터.The capacitance of the semiconductor device according to the overlapping degree between the source and the gate electrode increases the transfer rate of the voltage applied to the source. 반도체 기판 상에 게이트 산화막 및 게이트 전극의 적층 구조를 소정의 패턴으로 형성하는 단계; 및Forming a stacked structure of a gate oxide film and a gate electrode on a semiconductor substrate in a predetermined pattern; And 상기 게이트 전극 가장자리의 상기 반도체 기판에 소오스 및 드레인을 형성하되, 상기 드레인보다 상기 소오스가 상기 게이트 전극과 더 많이 중첩되도록 상기 소오스 및 드레인을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.Forming a source and a drain in the semiconductor substrate at the edge of the gate electrode, and forming the source and the drain so that the source overlaps the gate electrode more than the drain. 제 3 항에 있어서,The method of claim 3, wherein 상기 소오스는 경사 이온 주입 공정에 의해 상기 게이트 전극과 보다 더 많이 중첩되는 반도체 소자의 트랜지스터 제조 방법.And the source overlaps more with the gate electrode by a gradient ion implantation process. 반도체 기판 상에 게이트 산화막 및 게이트 전극의 적층 구조를 소정의 패턴으로 형성하는 단계;Forming a stacked structure of a gate oxide film and a gate electrode on a semiconductor substrate in a predetermined pattern; 상기 게이트 전극 가장자리의 상기 반도체 기판에 소오스 및 드레인을 형성하는 단계; 및 Forming a source and a drain in the semiconductor substrate at the edge of the gate electrode; And 상기 소오스가 형성된 영역에 상기 소오스보다 더 깊고 넓은 소오스 확장 영역을 형성하는 단계를 포함하여,Forming a source extension region deeper and wider than the source in the region where the source is formed, 상기 드레인보다 상기 소오스가 상기 게이트 전극과 더 많이 중첩되는 반도체 소자의 트랜지스터 제조 방법.And the source overlaps more with the gate electrode than with the drain. 반도체 기판 상에 게이트 산화막 및 게이트 전극의 적층 구조를 소정의 패턴으로 형성하는 단계;Forming a stacked structure of a gate oxide film and a gate electrode on a semiconductor substrate in a predetermined pattern; 상기 반도체 기판의 소오스 영역에 소오스 확장 영역을 형성하는 단계; 및 Forming a source extension region in the source region of the semiconductor substrate; And 상기 게이트 전극 가장자리의 상기 반도체 기판에 소오스 및 드레인을 형성하는 단계를 포함하여,Forming a source and a drain in the semiconductor substrate at the edge of the gate electrode, 상기 드레인보다 상기 소오스가 상기 게이트 전극과 더 많이 중첩되는 반도체 소자의 트랜지스터 제조 방법.And the source overlaps more with the gate electrode than with the drain.
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