KR100672154B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트를 형성한 후에 측벽산화공정을 실시하지 않고 게이트를 포함한 전표면상에 LPCVD 산화막을 형성한 후 질소 가스 분위기에서 열처리함으로써, 터널 산화막과 유전체막의 두께 증가 및 터널 산화막의 퀄리티(quality) 저하를 방지하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a semiconductor device, wherein after forming a gate, an LPCVD oxide film is formed on the entire surface including the gate without performing sidewall oxidation, and then heat-treated in a nitrogen gas atmosphere to increase the thickness of the tunnel oxide film and the dielectric film. And a technique for preventing degradation of the quality of the tunnel oxide film.
이와 같은 본 발명을 이용하면, 프로그램 속도(program speed)를 향상시킬 수 있고, 소자의 신뢰성(reliability)을 개선시킬 수 있는 효과가 있다.By using the present invention as described above, there is an effect that the program speed can be improved and the reliability of the device can be improved.
LPCVD 산화막, 질소 어닐링, 커플링비, 트랩 차지 LPCVD oxide, nitrogen annealing, coupling ratio, trap charge
Description
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with a first embodiment of the present invention.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조공정 단면도2A to 2C are cross-sectional views illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
도 3은 종래 기술과 본 발명에 따른 반도체 소자의 플랫 밴드 전압 쉬프트 특성을 나타낸 그래프3 is a graph showing a flat band voltage shift characteristic of a semiconductor device according to the prior art and the present invention.
도 4 및 도 5는 종래 기술과 본 발명에 따른 반도체 소자의 차지 트랩 특성을 나타낸 그래프4 and 5 are graphs showing charge trap characteristics of a semiconductor device according to the related art and the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
17 : 게이트 18 : LPCVD 산화막17
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 프로그램 속도 (program speed)를 향상시키고 소자의 신뢰성(reliability)을 개선하기 위한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving program speed and improving device reliability.
집적도가 향상됨에 따라서 반도체 메모리 소자 특히, 플래쉬 메모리(flash memory) 소자의 게이트 형성 과정에서 가장 큰 문제점은 게이트 식각 데미지(gate etch damage) 보상 차원에서 실시하는 측벽산화공정시 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate) 사이에 형성하는 ONO(Oxide-Nitride-Oxide)막의 두께가 증가되고 터널 산화막(tunnel oxide)의 퀄리티(quality)가 저하되는 점이다.As the degree of integration increases, the biggest problem in the gate formation process of semiconductor memory devices, especially flash memory devices, is to form floating gates and sidewalls during sidewall oxidation in order to compensate for gate etch damage. The thickness of the oxide-nitride-oxide (ONO) film formed between the control gates is increased, and the quality of the tunnel oxide film is reduced.
90nm급 낸드 플래쉬(NAND flash) 메모리 셀(cell)에서는 측벽산화공정시 ONO막내의 산화막 두께가 10~13Å 정도 증가된다. 이러한 ONO막 두께 증가 현상은 측벽산화공정시 산소(oxygon)가 ONO막의 산화막 속으로 디퓨젼(diffusion)되고 디퓨젼된 산소로 인하여 ONO막 양측의 폴리실리콘으로 이루어진 플로팅 게이트 및 컨트롤 게이트가 산화됨으로 인해 발생된다. 이처럼, ONO막의 두께가 증가되게 되면 플로팅 게이트와 컨트롤 게이트간 커플링비(coupling ratio)가 감소되게 되므로 메모리 셀의 프로그램 속도(program speed)가 감소되게 된다. In a 90nm NAND flash memory cell, the thickness of the oxide layer in the ONO film is increased by about 10 to 13 Å during the sidewall oxidation process. This increase in the thickness of the ONO film is caused by oxygen being diffused into the oxide film of the ONO film during the sidewall oxidation process, and the floating gate and control gate made of polysilicon on both sides of the ONO film are oxidized due to the diffused oxygen. Is generated. As such, when the thickness of the ONO film is increased, the coupling ratio between the floating gate and the control gate is reduced, thereby reducing the program speed of the memory cell.
플래쉬 메모리 소자에서의 소거 동작은 셀 단위가 아닌 섹터(sector)나 블록(block) 단위로 이루어지기 때문에 셀과 셀간의 소거시간의 균일도는 소자의 특성 및 수율증가에 중요한 영향을 미친다. Since the erase operation in the flash memory device is performed in sectors or blocks rather than in cells, the uniformity of erase time between cells has a significant effect on the characteristics and yield of devices.
디자인 룰(design rule)이 타이트(tight)하지 않은 소자에서는 ONO막의 에지(edge) 부분만이 두꺼워지는 ONO 스마일링(smiling) 현상이 발생하지만, 게이트 사 이즈가 90nm 이하로 감소되게 되면 전체적인 ONO막 두께 증가가 일어난다. 그 결과, 게이트 사이즈에 따라 ONO막 두께 증가율에 차이가 발생되어 불균일한 셀이 형성되게 되므로 셀과 셀간의 소거 시간의 균일도가 떨어지게 되어 소자 특성 및 수율이 저하되고 있다.In devices that do not have a tight design rule, ONO smearing occurs where only the edges of the ONO film become thick, but when the gate size is reduced below 90 nm, the overall ONO film is reduced. An increase in thickness occurs. As a result, a difference occurs in the ONO film thickness increase rate depending on the gate size, resulting in non-uniform cells, resulting in poor uniformity of erasing time between cells, resulting in deterioration of device characteristics and yield.
그러나, 최근까지 측벽산화공정은 게이트의 식각 데미지를 보상하기 위하여 반드시 수행하여야 하는 공정으로 인식되어 게이트 형성 후에는 반드시 측벽산화공정을 실시하고 있다. However, until recently, the sidewall oxidation process has been recognized as a process that must be performed to compensate for the etch damage of the gate. Therefore, the sidewall oxidation process is performed after the gate formation.
한편, 게이트 식각 후에 게이트 에지의 터널 산화막 프로파일(profile)은 테일(tail) 형태를 가지며 측벽산화공정 이후 게이트 에지의 터널 산화막 두께는 증가되지만, 게이트 양측 반도체 기판 위에서는 추가로 산화가 발생되지 않는다. 이 같은 터널 산화막은 차지 트랩(charge trap) 특성이 상당히 좋지 않은데, 측벽산화공정에 의해 게이트 측면에 형성되는 측벽산화막의 두께가 얇아 후속 이온 주입 공정시 주입되는 이온들에 의한 어택(attack)으로 게이트 측벽이 손상되기 때문으로 추정된다.On the other hand, after the gate etching, the tunnel oxide profile of the gate edge has a tail shape and the thickness of the tunnel oxide film of the gate edge increases after the sidewall oxidation process, but no further oxidation occurs on the semiconductor substrates on both sides of the gate. Such a tunnel oxide film has a very poor charge trap characteristic. The thickness of the sidewall oxide film formed on the side surface of the gate by the sidewall oxidation process is thin so that the gate is attacked by the ions injected during the subsequent ion implantation process. It is assumed that the side wall is damaged.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, ONO막 및 터널 산화막의 비정상적인 성장을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a method for manufacturing a semiconductor device capable of preventing abnormal growth of the ONO film and the tunnel oxide film.
본 발명의 다른 목적은 소자의 프로그램 속도를 향상시키는데 있다.Another object of the present invention is to improve the program speed of the device.
본 발명의 또 다른 목적은 셀과 셀간의 소거시간의 균일도를 향상시키어 소자의 특성 및 수율을 향상시키는데 있다.It is still another object of the present invention to improve the uniformity of the erase time between cells and to improve the characteristics and yield of the device.
본 발명의 또 다른 목적은 터널 산화막의 트랩 차지 특성을 개선하는데 있다. It is another object of the present invention to improve the trap charge characteristics of tunnel oxide films.
본 발명에 따른 반도체 소자의 제조방법은 (a)반도체 기판상에 게이트를 형성하는 단계와, (b)별도의 측벽산화공정을 실시하지 않고 질소 가스 분위기에서 열처리하는 단계를 포함한다.The method of manufacturing a semiconductor device according to the present invention includes the steps of (a) forming a gate on a semiconductor substrate, and (b) performing heat treatment in a nitrogen gas atmosphere without performing a separate sidewall oxidation process.
바람직하게, 상기 (a) 단계 이후 (b) 단계를 실시하기 전에 상기 게이트를 포함한 반도체 기판 표면상에 저압화학기상증착 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method may further include forming a low pressure chemical vapor deposition oxide film on the surface of the semiconductor substrate including the gate before performing the step (a) and the step (b).
바람직하게, 상기 저압화학기상증착 산화막을 형성하기 전에 전세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method further comprises performing a pre-cleaning process before forming the low pressure chemical vapor deposition oxide film.
바람직하게, 상기 전세정 공정시 세정액으로 SC-1을 사용하는 것을 특징으로 한다.Preferably, SC-1 is used as a cleaning liquid in the pre-cleaning process.
바람직하게, 상기 저압화학기상증착 산화막을 TEOS(Tetra Ethyl Ortho Silicate), SiH4 베이스(based) 산화막, 디클로로사일렌(DiChlorosilanc) 베이스 산화막 중 어느 하나를 이용하여 형성하는 것을 특징으로 한다.Preferably, the low pressure chemical vapor deposition oxide film is formed using any one of a TEOS (Tetra Ethyl Ortho Silicate), an SiH 4 based oxide film, and a DiChlorosilanc base oxide film.
바람직하게, 상기 저압화학기상증착 산화막을 50~120Å의 두께로 형성하는 것을 특징으로 한다.Preferably, the low-pressure chemical vapor deposition oxide film is characterized by forming a thickness of 50 ~ 120 ~.
바람직하게, 상기 저압화학기상증착 산화막 형성시 온도를 600~850℃, 압력을 0.1~5torr로 설정하는 것을 특징으로 한다.Preferably, the low pressure chemical vapor deposition oxide film formation is characterized in that the temperature is set to 600 ~ 850 ℃, the pressure is set to 0.1 to 5 torr.
바람직하게, 상기 질소 가스 분위기의 열처리 공정을 750~900℃의 온도, 0.3~660Torr의 압력 또는 상압 하에서 실시하는 것을 특징으로 한다.Preferably, the heat treatment step of the nitrogen gas atmosphere is characterized in that carried out at a temperature of 750 ~ 900 ℃, pressure of 0.3 ~ 660 Torr or normal pressure.
바람직하게, 상기 (b) 단계에서 상기 질소 가스의 유량을 1~20slm으로 설정하는 것을 특징으로 한다.Preferably, in the step (b) is characterized in that the flow rate of the nitrogen gas is set to 1 ~ 20slm.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조공정 단면도이다.1A to 1D are cross-sectional views illustrating a manufacturing process of a semiconductor device in accordance with a first embodiment of the present invention.
본 발명의 제 1 실시예에 따른 반도체 소자 제조를 위해서는 먼저, 웰(well) 형성을 위한 웰 이온 주입 공정 및 문턱전압(threshold voltage) 조절을 위한 문턱전압 이온주입 공정이 완료된 반도체 기판(10)의 소정 영역에 소자분리막(미도시)을 형성하여 반도체 기판(10)을 활성영역과 필드영역으로 구분한다. In order to manufacture the semiconductor device according to the first embodiment of the present invention, first, a well ion implantation process for forming a well and a threshold voltage ion implantation process for adjusting a threshold voltage are completed. An isolation layer (not shown) is formed in a predetermined region to divide the
그런 다음, 도 1a에 도시하는 바와 같이 전체 구조 상부에 터널 산화막(11)과 제 1 폴리실리콘막(12)과 유전체막(13)과 제 2 폴리실리콘막(14)과 금속막(15) 및 하드마스크막(16)을 순차적으로 형성한다.Then, as shown in FIG. 1A, the
상기 터널 산화막(11)은 그 실효두께(EOT : Effective Oxide Thickness)가 55~70Å이 되도록 형성한다. 상기 유전체막(13)은 산화막, 질화막, 산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조로 형성하고, 그 실효두께는 140~150Å가 되도록 한다. The
그리고, 상기 금속막(15)은 텅스텐 실리사이드(WSix), 텅스텐(W), 코발트 실리사이드(CoSix) 중 어느 하나를 이용하여 형성한다.The
그런 다음, 사진 식각 공정으로 상기 하드마스크막(16)과 금속막(15)과 제 2 폴리실리콘막(14)과 유전체막(13)과 제 1 폴리실리콘막(12)과 터널 산화막(11)을 패터닝하여 게이트(17)를 형성한다.Then, the
이때, 상기 게이트(17) 에지부에 터널 산화막(11)이 잔류되면서 A 부분에 도시된 바와 같이 약간의 테일(tail)이 발생되게 된다.At this time, as the
종래 기술에서는 게이트(17) 형성 후, 게이트(17) 식각공정시 발생되는 데미지를 완화시키기 위하여 측벽산화공정을 수행하였다. 그러나, 측벽산화공정시 유전체막의 두께가 증가되고 터널 산화막의 퀄리티(quality)가 저하되는 문제가 발생되는 바, 본 발명에서는 측벽산화공정을 생략(skip)한다.In the related art, after the
그리고, 도 1b에 도시하는 바와 같이 후속 이온주입 공정시 게이트(17) 측벽 어택(attack)을 최소화시키기 위하여 상기 게이트(17)를 포함한 전면에 LPCVD(Low Pressure Chemical Vapor Deposition) 산화막(18)을 형성하여 상기 게이트(17)를 캡핑(capping)한다.In addition, as shown in FIG. 1B, a low pressure chemical vapor deposition (LPCVD)
상기 LPCVD 산화막(18)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막, SiH4 베이스(based) 산화막, 디클로로사일렌(DiChlorosilanc) 베이스 산화막 중 어느 하나를 사용하여 형성하고, 그 두께는 스텝 커버리지(step coverage) 및 이후 실시되는 소오스 및 드레인 이온주입과의 오프셋(offset)을 고려하여 50~120Å의 두께로 형성한다.The
상기 LPCVD 산화막(18) 형성 공정의 온도는 600~800℃, 압력은 0.1~5Torr가 되도록 한다. 그리고, 상기 LPCVD 산화막(18) 형성을 위하여 게이트(17)가 형성된 반도체 기판(10)을 CVD 증착 장비에 로딩(loading)할 때, 상기 금속막(15)의 산화가 최소화될 수 있도록 장비내의 온도를 200~400℃의 저온으로 유지시키는 것이 좋다.The temperature of the
상기 LPCVD 산화막(18)을 형성하기 전에 전처리 세정공정을 실시하는 것이 바람직하며, 게이트(17)의 측벽의 어택을 최소화시키기 위해서 세정 용액으로 SC-1을 사용하는 것이 좋다.Before forming the
그런 다음, 도 1c에 도시하는 바와 같이 상기 LPCVD 산화막(18)의 치밀화(densification) 및 상기 게이트(17) 형성 이전에 주입한 웰 이온 및 문턱전압 조절 이온의 활성화(activation)를 위하여 750~900℃의 질소 가스(N2) 분위기에서 10~120분간 어닐링(annealing) 공정을 수행한다.Then, as shown in FIG. 1C, for the densification of the
이때, 질소 가스의 유량은 1~20slm, 압력은 0.3~650Torr의 저압 또는 상압(약 760Torr)이 되도록 한다.At this time, the flow rate of nitrogen gas is 1 to 20 slm, the pressure is 0.3 to 650 Torr low or normal pressure (about 760 Torr) to be.
이어서, 대기 전류(stand-by current)를 줄이고 포화 드레인 전류(Idsat)를 증가시키기 위하여 도 2c에 도시하는 바와 같이 더블(double) 이온 주입 방식으로 인(Phosphorous)과 아세닉(Arsenic)을 연속적으로 주입하여 상기 게이트(17) 양측 반도체 기판(10)내에 소오스 및 드레인 접합(19)(20)을 형성한다.Subsequently, in order to reduce the stand-by current and increase the saturation drain current (I dsat ), as shown in FIG. 2C, phosphorous and arsenic are successively connected by a double ion implantation method. Source and
이상으로, 본 발명의 제 1 실시예에 따른 반도체 소자 제조를 완료한다.This completes the manufacture of the semiconductor device according to the first embodiment of the present invention.
이상에서 설명한 제 1 실시예에서는 게이트 형성 후 LPCVD 산화막(17)을 형성한 다음에 질소 어닐링을 실시하였으나, 다음에 설명하는 제 2 실시예에서는 LPCVD 산화막(17)을 형성하는 공정을 생략하고 질소 어닐링 공정만을 실시한다. In the first embodiment described above, nitrogen annealing was performed after the formation of the
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조공정 단면도로, 도 1a 내지 도 1d에 도시된 부분과 동일 부분에 대해서는 동일 도면부호를 사용하였다.2A to 2C are cross-sectional views illustrating a process of manufacturing a semiconductor device according to another exemplary embodiment of the present invention, and like reference numerals refer to like parts illustrated in FIGS. 1A to 1D.
본 발명의 제 2 실시예에 따른 반도체 소자 제조를 위해서는 먼저, 웰(well) 형성을 위한 웰 이온 주입 공정 및 문턱전압 조절을 위한 문턱전압 이온주입 공정이 완료된 반도체 기판(10)의 소정 영역에 소자분리막(미도시)을 형성하여 반도체 기판(10)을 활성영역과 필드영역으로 구분한다. In order to manufacture the semiconductor device according to the second embodiment of the present invention, first, a device is formed in a predetermined region of the
그런 다음, 도 2a에 도시하는 바와 같이 전체 구조 상부에 터널 산화막(11) 과 제 1 폴리실리콘막(12)과 유전체막(13)과 제 2 폴리실리콘막(14)과 금속막(15) 및 하드마스크막(16)을 순차적으로 형성한다.Then, as shown in Fig. 2A, the
상기 터널 산화막(11)은 그 실효두께(EOT : Effective Oxide Thickness)가 55~70Å이 되도록 형성한다. 상기 유전체막(13)은 산화막, 질화막, 산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조로 형성하고, 그 실효두께는 140~150Å가 되도록 한다. The
그리고, 상기 금속막(15)은 텅스텐 실리사이드(WSix), 텅스텐(W), 코발트 실리사이드(CoSix) 중 어느 하나를 이용하여 형성한다.The
그런 다음, 사진 식각 공정으로 상기 하드마스크막(16)과 금속막(15)과 제 2 폴리실리콘막(14)과 유전체막(13)과 제 1 폴리실리콘막(12)과 터널 산화막(11)을 패터닝하여 게이트(17)를 형성한다.Then, the
이때, 상기 게이트(17) 에지부에 터널 산화막(11)이 잔류되면서 A 부분에 도시된 바와 같이 약간의 테일(tail)이 발생되게 된다.At this time, as the
종래 기술에서는 게이트(17) 형성 후, 게이트(17) 식각공정시 발생되는 데미지를 완화시키기 위하여 측벽산화공정을 수행하였다. 그러나, 측벽산화공정시 유전체막의 두께가 증가되고 터널 산화막의 퀄리티(quality)가 저하되는 문제가 발생되는 바, 본 발명에서는 측벽산화공정을 생략(skip)한다.In the related art, after the
그런 다음, 도 2b에 도시하는 바와 같이 상기 게이트(17) 형성 이전에 주입한 웰 이온 및 문턱전압 조절 이온의 활성화(activation)를 위하여 750~900℃의 질 소 가스(N2) 분위기에서 10~120분간 어닐링(annealing) 공정을 수행한다.Then, as shown in FIG. 2B, in the nitrogen gas (N 2 ) atmosphere of 750-900 ° C. for activation of well ions and threshold voltage control ions implanted before the
이때, 질소 가스의 유량은 1~20slm, 압력은 0.3~650Torr의 저압 또는 상압(약 760Torr)이 되도록 한다.At this time, the flow rate of nitrogen gas is 1 to 20 slm, the pressure is 0.3 to 650 Torr low or normal pressure (about 760 Torr) to be.
이어서, 대기 전류(stand-by current)를 줄이고 포화 드레인 전류(Idsat)를 증가시키기 위하여 도 2c에 도시하는 바와 같이 더블(double) 이온 주입 방식으로 인(Phosphorous)과 아세닉(Arsenic) 이온을 연속적으로 주입하여 상기 게이트(17) 양측 반도체 기판(10)내에 소오스 및 드레인 접합(19)(20)을 형성한다.Subsequently, in order to reduce the stand-by current and increase the saturation drain current I dsat , phosphorous and arcenic ions are removed by double ion implantation as shown in FIG. 2C. Successive implantation forms source and drain
이상으로, 본 발명의 제 2 실시예에 따른 반도체 소자 제조를 완료한다.This completes the manufacture of the semiconductor device according to the second embodiment of the present invention.
이상의 제 2 실시예에서는 제 1 실시예에서와 달리 LPCVD 산화막(17)을 형성하지 않고 질소가스 분위기에서 열처리 공정만 수행하고 있는데, LPCVD 산화막(17)을 형성하지 않을 경우 상기 소오스 및 드레인 접합(19)(20) 형성을 위해 주입되는 이온의 스캐터링(scattering)에 의해 게이트(17) 측벽이 어택(attack)되는 문제가 다소 발생되기는 하지만, 터널 산화막(11)과 유전체막(13)의 비정상적인 성장은 방지할 수 있다.Unlike the first embodiment, in the second embodiment, only the heat treatment process is performed in a nitrogen gas atmosphere without forming the
이상의 실시예에서는 플로팅 게이트와 컨트롤 게이트가 적층된 구조의 게이트를 갖는 플래쉬 메모리 소자의 제조방법에 대하여 예를 들어 설명하였으나, 본 발명은 플래쉬 메모리 소자뿐만 아니라 디램(DRAM), 로직 소자(Logic device) 등과 같이 게이트를 형성해야 하는 모든 소자 제조에 적용 가능함을 밝혀 둔다.In the above embodiment, a method of manufacturing a flash memory device having a gate having a structure in which a floating gate and a control gate are stacked is described as an example. However, the present invention is not only a flash memory device but also a DRAM and a logic device. It is found that the present invention can be applied to manufacturing all devices that need to form a gate.
다음 표 1은 종래 기술과 본 발명에 의해 제조된 반도체 소자의 기본적인 파 리미터(parameter)들을 비교한 결과이다.Table 1 shows a result of comparing the basic parameters of the semiconductor device manufactured by the prior art and the present invention.
표 1에 따르면, 본 발명을 이용하여 소자를 형성할 경우 종래 기술을 적용하는 경우보다 프로그램 문턱전압이 높아지고, 프로그램 문턱전압 분포(variation)가 감소되게 되며, 터널 산화막(11) 및 유전체막(13)의 실효두께(EOT)가 감소되게 된다.According to Table 1, when the device is formed using the present invention, the program threshold voltage is increased, the program threshold voltage variation is reduced, and the
프로그램 문턱전압이 높아졌다는 의미는 프로그램 속도(program speed)가 빠르다는 것을 대변하는 것으로 스펙 대비 훨씬 우수한 특성을 나타낸다. The increased program threshold voltage indicates faster program speed, which is much better than the specification.
또한, 잘 알려진 바와 같이 프로그램 문턱전압 분포 증가되게 되면 프로그램 디스터브(program disturb), 패스 디스터브(pass disturb), 리드 디스터브(read disturb) 등과 같은 셀 동작의 에러(error)가 유발되게 되는데, 본 발명을 이용할 경우 프로그램 문턱전압 분포가 감소되게 되므로 셀 동작 에러를 줄일 수 있다.In addition, as is well known, when the program threshold voltage distribution is increased, an error of cell operation such as program disturb, pass disturb, read disturb, etc. is caused. In this case, the program threshold voltage distribution is reduced, thereby reducing cell operation errors.
한편, 본 발명을 적용한 경우 종래 기술에 비하여 터널 산화막(11) 및 유전체막(13)의 실효두께(EOT)가 감소되는 결과를 보이고 있는데, 이는 본 발명에서 측벽산화공정 생략함으로써 터널산화막(11) 및 유전체막(13)의 두께 증가가 억제됨이 반영된 결과이다.On the other hand, when the present invention is applied, the effective thickness (EOT) of the
도 3은 종래 기술과 본 발명에 따른 반도체 소자의 플랫 밴드 전압 쉬프트(Vfb) 특성을 나타낸 그래프이다.3 is a graph showing the flat band voltage shift (V fb ) characteristics of the semiconductor device according to the prior art and the present invention.
도 3에 따르면, 플랫 밴드 전압 쉬프트(Flat band voltage shift : Vfb) 특성에 있어서 측벽산화공정을 실시한 종래 기술과 측벽산화공정을 생략한 본 발명 간에 유의 차이는 거의 없는 것으로 확인된다. According to FIG. 3, there is almost no significant difference between the prior art in which the sidewall oxidation process is performed and the present invention omitting the sidewall oxidation process in the flat band voltage shift (V fb ) characteristics.
이처럼, 측벽산화공정 생략함에 따른 특성 변화가 거의 없으므로 본 발명에서 측벽산화공정을 생략하여도 무방한 것으로 판단된다.As such, since there is almost no change in characteristics due to the omission of the sidewall oxidation process, the sidewall oxidation process may be omitted in the present invention.
도 4 및 도 5는 종래 기술과 본 발명에 따른 반도체 소자의 차지 트랩 특성을 나타낸 그래프로, 본 발명의 경우 종래 기술에 비하여 터널 산화막(11)에 트랩되는 차지(charge)가 현저하게 감소되었음을 확인할 수 있다. 특히, 셀 에지 효과(cell edge effect)를 가장 잘 대변하는 밀러 패턴(miller)에서의 트랩 차지 특성 개선이 월등하다.4 and 5 are graphs showing charge trap characteristics of the semiconductor device according to the prior art and the present invention, and in the case of the present invention, it is confirmed that the charge trapped in the
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.As described above, the present invention has the following effects.
첫째, 게이트 식각 공정 후에 실시하던 측벽산화공정을 생략함으로써 터널 산화막 및 유전체막의 두께 증가를 방지할 수 있다.First, the thickness of the tunnel oxide film and the dielectric film can be prevented by omitting the sidewall oxidation process performed after the gate etching process.
둘째, 유전체막의 두께 증가를 방지할 수 있으므로 플로팅 게이트와 컨트롤 게이트간 커플링비를 확보할 수 있고, 프로그램 스피드를 향상시킬 수 있다. Second, since an increase in the thickness of the dielectric film can be prevented, a coupling ratio between the floating gate and the control gate can be secured, and the program speed can be improved.
셋째, LPCVD 산화막을 증착하여 터널 산화막 및 유전체막의 두께 증가 없이 게이트를 비교적 두껍게 캡핑할 수 있으므로 후속 이온주입시 스캐터링(scattering)된 이온에 의한 게이트 측벽 어택(attack)을 최소화할 수 있다. Third, since the gate can be capped relatively thick without increasing the thickness of the tunnel oxide film and the dielectric film by depositing the LPCVD oxide film, it is possible to minimize the gate sidewall attack caused by scattered ions during subsequent ion implantation.
넷째, 게이트 측벽 어택을 최소화할 수 있으므로 터널 산화막의 트랩 차지를 감소시킬 수 있다.Fourth, since the gate sidewall attack can be minimized, the trap charge of the tunnel oxide film can be reduced.
다섯째, 터널 산화막의 트랩 차지를 감소시킬 수 있으므로 문턱전압 분포 특성이 개선되고 소자의 신뢰성을 향상시킬 수 있다. Fifth, since the trap charge of the tunnel oxide film can be reduced, the threshold voltage distribution characteristic can be improved and the reliability of the device can be improved.
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